FR2693034A1 - Transistor à couche mince et son procédé de fabrication. - Google Patents
Transistor à couche mince et son procédé de fabrication. Download PDFInfo
- Publication number
- FR2693034A1 FR2693034A1 FR9307989A FR9307989A FR2693034A1 FR 2693034 A1 FR2693034 A1 FR 2693034A1 FR 9307989 A FR9307989 A FR 9307989A FR 9307989 A FR9307989 A FR 9307989A FR 2693034 A1 FR2693034 A1 FR 2693034A1
- Authority
- FR
- France
- Prior art keywords
- layer
- source
- forming
- electrode
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 239000010409 thin film Substances 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000004065 semiconductor Substances 0.000 claims description 73
- 238000000034 method Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052804 chromium Inorganic materials 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 claims 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims 1
- 239000010410 layer Substances 0.000 description 125
- 239000004973 liquid crystal related substance Substances 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 7
- 230000009977 dual effect Effects 0.000 description 5
- 239000010408 film Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
Le transistor TFT comporte: un substrat isolant (11); un premier transistor TFT, le premier transistor TFT comprenant une première électrode de source (12) et une première électrode de drain (13), formées sur le substrat isolant, une première couche active (15) formée de manière à être mise en contact avec la première électrode de source (12) et la première électrode de drain (13), et une électrode de porte commune (17) formée à travers une couche isolante sur la première électrode de source (12), la première électrode de drain (13) et la première couche active (15); et un second transistor TFT, le second transistor TFT comprenant l'électrode de porte commune (17), une seconde couche active (19) formée à travers une couche isolante sur l'électrode de porte commune (17), une seconde électrode de source (21) et une seconde électrode de drain (22) formées sur la seconde couche active (19) et mises en contact avec la première électrode de source (12) et la première électrode de drain (13) au niveau d'une partie de ces dernières.
Description
TRANSISTOR A COUCHE MINCE ET SON PROCEDE DE FABRICATION
La présente invention se rapporte à un transistor à couche mince (TFT), ainsi qu'à un procédé de fabrication de celui-ci, et, plus particulièrement, à un transistor à couche mince ayant une structure verticale double et un procédé de
fabrication de celui-ci.
On se réfère à la figure 1, qui représente la structure d'un transistor à couche mince servant d'élément de pilotage, dans un dispositif d'affichage à cristaux liquides classique
du type à matrice active.
Un procédé de fabrication du transistor TFT classique
représenté sur la figure 1 sera décrit ci-après.
Sur un substrat en verre 1, on dépose d'abord un métal, tel que Cr, Al ou Ta pour former une première couche métallique, puis un motif est formé dans le métal pour former
une porte présentant un motif.
Ensuite, une matière isolante, telle qu'un oxyde ou un nitrure, est déposée sur toute la surface du substrat en verre 1, ainsi que sur la porte 2, à l'aide d'une technique de dépôt en phase vapeur au plasma, en tant que première
couche isolante 3.
Ensuite, sur la première couche isolante 3 sont formées une couche semiconductrice servant de couche active 4 et une couche semi-conductrice 5 dopée avec une impureté, dans cet
ordre.
Un motif souhaité est ensuite formé dans la couche active 4 La couche semi-conductrice 5 est utilisée en tant que couche servant à assurer le contact ohmique avec des électrodes de source et de drain qui seront formées par la
suite.
Ensuite, sur toute la surface exposée, une seconde couche métallique est déposée, puis les motifs souhaités y sont formés, pour former ainsi une électrode de source 6 et
une électrode de drain 7.
Un procédé d'attaque par voie sèche est appliqué sur la couche semiconductrice 5 de façon à éliminer de la couche semi-conductrice 5 dopée avec une impureté une partie correspondant à une partie formant canal entre l'électrode de source 6 et l'électrode de drain 7, et à former ainsi un
transistor TFT.
Ensuite, une couche protectrice 8 est formée sur toute la surface exposée du substrat en verre 1, ainsi que sur le transistor TFT, de manière à protéger le transistor TFT formé
comme décrit plus haut.
Dans le cas de l'application du transistor TFT classique, formé de la manière décrite plus haut, à un circuit de pilotage d'un dispositif d'affichage à cristaux liquides de type à matrice active, une multiplicité de transistors TFT est utilisée pour construire un réseau de transistors TFT pour permettre de piloter individuellement chaque pixel du dispositif d'affichage à cristaux liquides de
type à matrice active.
Par contre, plus l'échelle et l'intégration du dispositif d'affichage à cristaux liquides de type à matrice active sont importantes et plus le nombre total de
transistors TFT du réseau de transistors TFT augmente.
Par conséquent, la taille des transistors TFT est réduite, ce qui a un effet défavorable sur leur
caractéristique.
Plus précisément, étant donné que la largeur du canal est également réduite en conséquence de la réduction de la taille des transistors, leur courant de passage à l'état
conducteur est réduit proportionnellement à leur taille.
Par conséquent, il est impossible d'obtenir une image de grande qualité par l'intermédiaire du dispositif d'affichage
à cristaux liquides.
L'accroissement du nombre total de transistors TFT du réseau TFT conduit également à une réduction du taux de production de transistors TFT, lors de leur fabrication, ainsi qu'à la réduction du taux d'ouverture de chacun des pixels du dispositif d'affichage à cristaux liquides, en
fonction de son haut niveau d'intégration.
La présente invention vise donc à résoudre le problème susmentionné et elle a pour objet de proposer un transistor TFT présentant une structure verticale double en vue
d'améliorer la caractéristique du transistor TFT.
La présente invention a également pour objet de proposer un procédé de fabrication d'un transistor TFT capable
d'améliorer la caractéristique de celui-ci.
Conformément à un premier aspect de la présente invention, il est prévu un transistor TFT comportant: un substrat isolant; un premier transistor TFT, le premier transistor TFT comprenant une première électrode de source et une première électrode de drain, formées sur le substrat isolant, une première couche active formée de manière à être mise en contact avec la première électrode de source et la première électrode de drain, et une électrode de porte commune formée à travers une couche isolante sur la première électrode de source, la première électrode de drain et la première couche active; et un second transistor TFT, le second transistor TFT comprenant l'électrode de porte commune, une seconde couche active formée à travers une couche isolante sur l'électrode de porte commune, une seconde électrode de source et une seconde électrode de drain formées sur la seconde couche active et mises en contact avec la première électrode de source et la première électrode de drain au niveau d'une
partie de ces dernières.
Selon un second aspect de la présente invention, il est prévu un procédé de fabrication d'un transistor TFT comportant les étapes consistant: à former une première couche conductrice et une première couche semiconductrice sur un substrat isolant, dans cet ordre, et à former un motif dans la première couche conductrice et dans la première couche semi-conductrice, en formant ainsi une première électrode de source, une première électrode de drain, un premier fil de source et une première couche de contact ohmique; à former une seconde couche semi-conductrice sur toute la surface exposée et à former un motif dans la seconde couche semi-conductrice, en formant ainsi une première couche active; à former une première couche isolante et une seconde couche conductrice sur toute la surface exposée, dans cet ordre, et à former un motif dans la seconde couche conductrice, en formant ainsi une électrode de porte commune; à former une second couche isolante, une troisième couche semi-conductrice et une quatrième couche semi-conductrice sur toute la surface exposée, dans cet ordre, et à former un motif dans la quatrième couche semi-conductrice et la troisième couche semi- conductrice, dans cet ordre, en formant ainsi une seconde couche active; à former une troisième couche conductrice sur toute la surface exposée et à former un motif dans la troisième couche conductrice, pour former une seconde électrode de source, une seconde électrode de drain et un second fil de source; et à attaquer la quatrième couche semi- conductrice en utilisant la seconde électrode de source et la seconde électrode de drain en tant que masque d'attaque, pour former
une seconde couche de contact ohmique.
Selon un troisième aspect de la présente invention, il est prévu un procédé de fabrication d'un transistor TFT comportant les étapes consistant: à former une première couche conductrice et une première couche semi-conductrice sur un substrat isolant, dans cet ordre, et à former un motif dans la première couche conductrice et dans la première couche semi-conductrice, pour former une première électrode de source, une première électrode de drain et une première couche de contact ohmique; à former une seconde couche semi-conductrice, une première couche isolante et une seconde couche conductrice sur toute la surface exposée, dans cet ordre, puis à former un motif dans la seconde couche conductrice pour former une électrode de porte commune; à former une seconde couche isolante, une troisième couche semi- conductrice et une quatrième couche semi-conductrice sur toute la surface exposée, dans cet ordre, et à y former un motif, de telle sorte que des parties sélectionnées de la première électrode de source et de la première électrode de drain soient exposées; à former une troisième couche conductrice sur toute la surface exposée et à y former un motif pour former une seconde électrode de source et une seconde électrode de drain; et à attaquer la quatrième couche semiconductrice en utilisant la seconde électrode de source et la seconde électrode de drain en tant que masque d'attaque, pour former
une seconde couche de contact ohmique.
La figure 1 est une vue en coupe représentant la structure d'un transistor TFT classique; La figure 2 est une vue en coupe représentant la structure d'un transistor TFT selon un premier mode de réalisation de la présente invention; Les figures 3 a à 3 g sont des vues en coupe représentant un procédé de fabrication d'un transistor TFT selon le premier mode de réalisation de la présente invention; La figure 4 est une vue en coupe représentant la structure d'un transistor TFT selon un second mode de réalisation de la présente invention; La figure 5 est une vue en coupe représentant la structure d'un transistor TFT selon un troisième mode de réalisation de la présente invention; Les figures 6 a à 6 g sont des vues en coupe représentant un procédé de fabrication d'un transistor TFT selon le troisième mode de réalisation de la présente invention; La figure 7 est une vue en coupe représentant une structure préférée d'un transistor TFT selon la présente invention. La présente invention va maintenant être décrite de
façon détaillée en référence aux dessins annexés.
On se réfère à la figure 2, qui est une vue en coupe représentant la structure d'un transistor TFT selon un
premier mode de réalisation de la présente invention.
Comme représenté sur la figure 2, le transistor TFT de la présente invention comporte une électrode de porte commune 17 qui se situe au niveau d'une partie centrale dudit transistor, une première électrode de source 12 et une première électrode de drain 13 qui se situent en dessous de l'électrode de porte commune 17 dans une direction verticale par rapport au substrat, et une seconde électrode de source
21 et une seconde électrode de drain 22 qui se situent au-
dessus de l'électrode de porte commune 17 dans une direction
verticale par rapport au substrat.
Le transistor TFT présente ainsi une structure double.
Une couche isolante 16 est formée sur la surface inférieure de l'électrode de porte commune 17 et une couche isolante 18 est formée sur la surface supérieure de l'électrode de porte commune 17, en formant ainsi des couches de contact ohmique 20, 14 pour contacts ohmiques entre les couches actives 19, 15 et les premières électrodes de source/drain 12, 13 et les secondes électrodes de
source/drain 21, 22.
Les premières électrodes source/drain 12, 13 sont reliées à un premier fil de source (non représenté) et les secondes électrodes source/drain 21, 22 sont reliées à un second fil de source (non représenté) Le premier fil de source est relié au second fil de source, au niveau de leurs parties sélectionnées, à travers une ouverture (non représentée) qui est formée dans les couches isolantes 16, 18, ce qui permet aux premières électrodes de source/drain 12, 13 et aux secondes électrodes de source/drain 21, 22
d'être en contact les unes avec les autres.
Par conséquent, un premier transistor TFT comportant l'électrode de porte commune 17 et les premières électrodes de source/drain 12, 13 peut être piloté conjointement avec un second transistor TFT comportant l'électrode de porte 17 et
les secondes électrodes de source/drain 21, 22.
On se réfère maintenant aux figures 3 a à 3 g qui représentent un procédé de fabrication de transistor TFT
ayant la structure double selon la présente invention.
Comme représenté sur la figure 3 a, il est formé d'abord sur la surface d'un substrat isolant 11 une première couche conductrice 12 pour former des électrodes de source/drain et
un fil de source.
Sur la surface de la première couche conductrice 12 est formée une couche semi-conductrice 13 dopée avec des impuretés servant de première couche semi-conductrice pour
former une couche de contact ohmique.
Des motifs sont formés dans la première couche conductrice 12 et la couche semi-conductrice 13 à l'aide d'un procédé photolithographique et d'un procédé d'attaque, pour former ainsi une première électrode de source 12, une première électrode de drain 13, une premier fil de source (non représenté) et une première couche de contact ohmique 14. Comme représenté sur la figure 3 b, par la suite, une seconde couche semi-conductrice est formée sur toute la surface exposée, puis un motif prédéterminé y est formé pour
permettre de former une première couche active 15.
Comme représenté sur la figure 3 c, il est formé sur toute la surface exposée une première couche isolante 16, par
exemple en Si Nx ou en Si O 2.
Comme représenté sur la figure 3 d, une seconde couche conductrice pour former une électrode de porte est formée sur la première couche isolante, puis il y est formé un motif prédéterminé, pour former ainsi une électrode de porte
commune 17.
Par la suite, une seconde couche isolante 18 est formée sur toute la surface du substrat isolant 11, ainsi que sur la surface de l'électrode de porte commune 17, comme représenté
sur la figure 3 e.
Comme représenté sur la figure 3 f, une troisième couche semi- conductrice et une quatrième couche semi-conductrice dopée avec une impureté sont déposées, dans cette ordre, puis il y est formé un motif prédéterminé pour permettre de former
une seconde couche active 19.
Ensuite, une ouverture (non représentée) est formée, au niveau d'une partie sélectionnée de la première couche isolante 16 et de la seconde couche isolante 18 de sorte qu'une partie sélectionnée du fil de source (non représenté)
soit exposée.
Par la suite, comme représenté sur la figure 3 g, une troisième couche conductrice pour former des secondes électrodes de source/drain et un second fil de source est formée, puis il y est formé un motif prédéterminé, pour former ainsi une seconde électrode de source 21, une seconde électrode de drain 22 et un second fil de source (non
représenté).
Ensuite, en utilisant les secondes électrodes de source/drain en tant que masque d'attaque, un procédé d'attaque par voie sèche est appliqué à la quatrième couche semi-conductrice dopée avec une impureté correspondant à la partie formant canal de la seconde couche active 19, pour
former ainsi une seconde couche de contact ohmique 20.
A ce stade, le premier fil de source (non représenté) est relié au second fil de source (non représenté) par l'intermédiaire de l'ouverture (non représentée) formée au niveau de la partie sélectionnée de la première couche isolante 16 et de la seconde couche isolante 18, par conséquent, les premières électrodes de source et de drain 12, 13 et les secondes électrodes de source et de drain 21, 22, formées avec une même couche conductrice conjointement avec les premier et second fils de source/drain, sont mises
en contact les unes avec les autres.
La réalisation d'un transistor TFT ayant une structure
double selon la présente invention est ainsi terminée.
Le transistor TFT comporte: un premier transistor TFT ayant les premières électrodes de source/drain 12, 13 et l'électrode de porte commune 17; et un second transistor TFT ayant les secondes électrodes
de source/drain 21, 22 et l'électrode de porte commune 17.
On se réfère maintenant à la figure 4 représentant un second mode de réalisation de la présente invention et qui présente un diagramme représentant un cas dans lequel le transistor TFT ayant une structure double est appliqué à un
transistor TFT ayant une électrode de pixels double.
Sur la figure 4, les électrodes de pixels 23, 24, réalisées en un film conducteur transparent et présentant une structure double ayant une partie supérieure et une partie inférieure, sont formées de manière à être reliées à la première électrode de drain 12 et à la seconde électrode de
drain 22, respectivement.
Les électrodes de pixels 23, 24 peuvent servir de condensateur d'emmagasinage ne présentant pas de perte en rapport avec le taux d'ouverture Dans un autre mode de réalisation, le transistor TFT représenté sur la figure 2
peut être modifié.
Plus précisément, un transistor NMOS peut être formé pour constituer le transistor inférieur et un transistor PMOS peut être formée pour constituer le transistor supérieur, dans le cas de la formation de transistors TFT dans la partie inférieure et dans la partie supérieure d'une électrode de porte, respectivement, utilisant l'électrode de porte en commun. Bien entendu, il est également possible de former un transistor PMOS pour constituer le transistor inférieur et former un transistor NMOS pour constituer le transistor supérieur. A ce stade, le transistor NMOS est formé en dopant une couche active avec un élément tel que le phosphore (P), et le transistor PMOS est formé en dopant une couche active avec un
élément tel que le bore (B).
On se réfère maintenant aux figures 5 à 7, qui représentent un troisième mode de réalisation de la présente invention. La figure 5 est une vue en coupe d'un transistor TFT selon le troisième mode de réalisation de la présente
invention.
Dans le transistor TFT, les premières électrodes de source/drain 12, 13 sont reliées directement à des secondes électrodes de source/drain 21, 22 et un côté des premières électrodes de source/drain 12, 13 est en contact avec une
électrode de pixels 23.
Un procédé de fabrication du transistor TFT représenté sur la figure 5 va maintenant être décrit de façon détaillée
en référence aux figures 6 a à 6 g.
Comme représenté sur la figure 6 a, un film conducteur transparent d'une épaisseur de 1000 10- 10 à 1500 10-1 lm ( 1 OOO à 1500 ) est déposé sur un substrat isolant 11 à l'aide d'un appareil de pulvérisation cathodique, puis un motif est formé dans le film à l'aide de procédé photolithographique et d'un procédé d'attaque, de manière à former une électrode de
pixels 23.
Comme représenté sur la figure 6 b, il est formé par la suite, sur toute la surface exposée du substrat isolant 11 sur lequel est formée l'électrode de pixels 23 sont formées une première couche conductrice et une première couche semi-conductrice dopée avec une impureté, dans cet ordre, il puis un motif y est formé pour permettre de former une première électrode de source 12 et une première électrode de
drain 13.
A ce stade, la première couche conductrice est réalisée à partir d'un métal sélectionné parmi Al, Cr, Mo, Ta, Ag, Cu et Ti ou leurs alliages La couche semi-conductrice dopée avec une impureté est réalisée à partir d'un silicium amorphe dopé avec un élément tel que le phosphore ou un silicium
microcristallin (Mc-Si).
Les premières électrodes de source/drain 12, 13 peuvent également être réalisées à partir d'un siliciure Plus spécifiquement, une couche semiconductrice amorphe et un métal sont déposés dans cet ordre et il sont soumis à une procédé de recuit, ce qui a pour effet de convertir le métal
en siliciure.
Un motif est alors formé dans le siliciure pour former
les premières électrodes source/drain 12, 13.
A ce stade, un côté des premières électrodes source/drain est mis en contact avec l'électrode de pixels 23 Ensuite, comme représenté sur la figure 6 c, une seconde couche semi-conductrice 15 pour former une couche active d'une épaisseur de 500 10-10 à 1500 10-l m ( 500 à 1500 A) et une première couche isolante 16 réalisée à partir d'une matière isolante tel que Si Nx ou Si O 2 sont formées sur toute la
surface exposée.
La première couche isolante 16 peut être constituée par
un film isolant se composant de plusieurs couches.
Ensuite, comme représenté sur la figure 6 d, une seconde couche conductrice est formée sur la première couche isolante 16, puis il y est formé un motif pour former une électrode de
porte 17.
La seconde couche conductrice est réalisée à partir d'un métal sélectionné parmi Al, Cr, Mo, Ta, Ag, Cu et Ti ou leurs alliages. A ce stade, l'électrode de porte 17 est formée par le procédé de formation de motif de telle sorte qu'elle chevauche les premières électrodes de source/drain 12, 13 de
plus de 0,5 pm au moins.
Comme représenté sur la figure 6 e, une troisième couche semi- conductrice 19 d'une épaisseur de 500 10-1 à 1500 10 'l m ( 500 à 1500 À) est formée sur toute la surface exposée pour constituer une seconde couche isolante 18 et une couche active Ensuite, une quatrième couche semi-conductrice 20 dopée avec une impureté est formée pour constituer une couche
de contact ohmique.
La quatrième couche semi-conductrice 20 peut être formée en dopant la couche de silicium amorphe avec un élément tel
que des ions de phosphore.
La quatrième couche semi-conductrice 20 peut également
être réalisée à partir d'un silicium cristallin.
Ici, la seconde couche isolante 18 est formée en utilisant un procédé identique ou similaire à celui servant à former la première couche isolante 16 De plus, la troisième couche semi-conductrice 19 est formée à l'aide d'un procédé identique ou similaire à celui servant à former la
couche semi-conductrice 15.
Ensuite, comme représenté sur la figure 6 f, un procédé photolithographique et un procédé d'attaque sont utilisés pour former un motif donné dans la première couche semi-conductrice 14, l'empilage comportant la seconde couche semi-conductrice 15, la première couche isolante 16, la seconde couche isolante 18, la troisième couche semi-conductrice 19 et la quatrième couche semi-conductrice , dans cet ordre, ce qui a pour effet d'exposer une partie sélectionnée des premières électrodes de source/drain 12, 13 et de former en même temps une seconde couche active 19 constituée par la troisième couche semi-conductrice 19 A ce stade, le motif de l'empilage a une largeur supérieure de plus de 2 pm à celle de l'électrode de porte 17 et il y est formé un motif tel qu'il est formé en retrait d'une longueur prédéterminée par rapport aux bords des premières électrodes
de source/drain 12, 13.
Ensuite, comme représenté sur la figure 6 g, une troisième couche conductrice est déposée sur toute la surface exposée, puis un motif donné y est formé pour permettre de former une seconde électrode de source 21 et une seconde
électrode de drain 22.
A ce stade, un motif est formé dans la troisième couche conductrice pour permettre de former la seconde électrode de source/drain 21, 22 à l'aide d'un masque qui est identique au masque qui est utilisé lors de la formation des premières électrodes de source/drain 12, 13, ou un peu plus grand que celui-ci. Par conséquent, les premières électrodes de source/drain 12, 13 sont mises en contact avec les secondes électrodes de source/drain 21, 22 par l'intermédiaire de la partie sélectionnée des premières électrodes de source/drain 12, 13
qui est exposée lors de la formation du motif de l'empilage.
Ensuite, un procédé d'attaque par voie sèche est mis en oeuvre pour enlever de la couche semi-conductrice 20 dopée avec une impureté une partie correspondant à la partie formant canal de la seconde couche active 19, et pour former
ainsi une seconde couche de contact ohmique 20.
Ensuite, une couche protectrice 25 est formée sur toute la surface exposée, pour protéger le transistor et l'électrode de pixels On se réfère à la figure 7, qui est une vue en coupe représentant une structure préféré d'un
transistor TFT selon la présente invention.
Le canal (la partie "a") du second transistor TFT se composant de l'électrode de porte commune 17 et des secondes électrodes source/drain 21, 22 peut être formé de façon à présenter une longueur qui est la même que, ou différente de, celle du canal (la partie "b") du premier transistor TFT se composant de l'électrode de porte commune 17 et des premières
électrodes de source/drain 12, 13.
Il est préférable que l'électrode de porte commune 17 chevauche les premières électrodes de source/drain 12, 13, ainsi que les secondes électrodes source/drain 21, 22, d'une
partie (la partie "c") supérieure à au moins 0,5 pm.
Il est également préférable que la longueur horizontale (la partie "d") séparant l'électrode de porte commune 17 et les premières électrodes de source/drain 12, 13 soit supérieure de plus de 2 pm à la longueur verticale (la partie "i") Comme signalé plus haut, étant donné que le dispositif TFT de la présente invention présente la structure double se composant d'une partie supérieure et d'une partie inférieure, la longueur de son canal devient égale à deux fois la longueur du transistor TFT classique, et son courant de passage à l'état conducteur est également doublé par rapport à celui du transistor TFT classique Etant donné que les fils conducteurs de la présente invention présentent une structure double, la résistance du fil est réduite, ce qui
permet d'éviter un retard du signal.
Selon la présente invention, comme décrit plus haut, étant donné que le transistor TFT présente une structure double dans la direction verticale, la largueur du canal est augmentée. Par conséquent, la caractéristique électrique peut être
améliorée grâce à la largueur accrue du canal.
Etant donné que le transistor TFT a une structure de fils double, la résistance des fils est réduite, ce qui
permet d'éviter un retard du signal.
Etant donné que le transistor TFT de la présente invention est capable d'augmenter le taux d'ouverture de pixels par rapport à celui du transistor TFT classique, il est possible d'obtenir un dispositif d'affichage à cristaux
liquides d'une grande qualité d'écran.
Etant donné que la présente invention utilise également la structure double, il est possible de réduire la taille du transistor TFT dans des conditions dans lesquelles le transistor TFT a la même caractéristique que celle du
transistor TFT classique.
Si l'on applique la présente invention à un dispositif d'affichage à cristaux liquides de type à matrice active, il est possible d'augmenter le taux de production des transistors TFT étant donné que le nombre total de transistors TFT peut être réduit dans des conditions identiques à celles des transistors TFT classiques Il est donc possible d'obtenir un dispositif d'affichage à cristaux liquides de type à matrice active qui est plus intégré et qui est à plus grande échelle par comparaison avec un dispositif classique d'affichage à cristaux liquides de type à matrice active.
Claims (15)
1 Transistor à couche mince, caractérisé en ce qu'il comporte: un substrat isolant ( 11); un premier transistor TFT, le premier transistor TFT comprenant une première électrode de source ( 12) et une première électrode de drain ( 13), formées sur le substrat isolant, une première couche active ( 15)formée de manière à être mise en contact avec la première électrode de source ( 12) et la première électrode de drain ( 13), et une électrode de porte commune ( 17) formée à travers une couche isolante sur la première électrode de source ( 12), la première électrode de drain ( 13) et la première couche active ( 15); et un second transistor TFT, le second transistor TFT comprenant l'électrode de porte commune ( 17), une seconde couche active ( 19) formée à travers une couche isolante sur l'électrode de porte commune ( 17), une seconde électrode de source ( 21) et une seconde électrode de drain ( 22) formées sur la seconde couche active ( 19) et mises en contact avec la première électrode de source ( 12) et la première électrode de
drain ( 13) au niveau d'une partie de ces dernières.
2 Transistor à couche mince selon la revendication 1, caractérisé en ce que le premier transistor TFT est un transistor de type N ayant une couche active de type N et le second transistor TFT est un transistor de type P ayant une couche active de type P. 3 Transistor à couche mince selon la revendication 1, caractérisé en ce que le premier transistor TFT est un transistor de type P ayant une couche active de type P et le second transistor TFT est un transistor de type N ayant une couche active de type N. 4 Transistor à couche mince selon la revendication 1, caractérisé en ce qu'il comporte en outre une première couche de contact ohmique ( 14) entre la première couche active ( 15)
et les premières électrodes de source/drain ( 12/13).
Transistor à couche mince selon la revendication 1, caractérisé en ce qu'il comporte en outre une seconde couche de contact ohmique ( 20) entre la seconde couche active ( 19)
et les secondes électrodes de source/drain ( 21/22).
6 Transistor à couche mince selon la revendication 1, caractérisé en ce qu'il comporte en outre des électrodes de pixels transparentes ( 23, 24) qui sont formées d'un côté des premières électrodes de source/drain ( 12/13) et des secondes
électrodes de source/drain ( 21/22).
7 Transistor à couche mince selon la revendication 1, caractérisé en ce qu'il comporte en outre une électrode de pixels transparente qui est formée d'un côté des premières
électrodes de source/drain ( 12/13).
8 Transistor à couche mince selon la revendication 1 caractérisé en ce que les premières électrodes de source/drain ( 12/13) sont mises en contact avec les secondes électrodes de source/drain ( 21/22) à travers une ouverture formée sur les couches isolantes qui sont formées au niveau de la partie supérieure et de la partie inférieure de
l'électrode de porte commune ( 17).
9 Transistor à couche mince selon la revendication 1, caractérisé en ce que les secondes électrodes source/drain ( 21/22) sont mises directement en contact avec une partie sélectionnée des premières électrodes de source/drain
( 12/13).
Transistor à couche mince selon la revendication 1, caractérisé en ce que les premières électrodes de source/drain ( 12/13) ont la même largeur que, ou une largeur différente de, celle des secondes électrodes de source/drain
3 a ( 12/13).
11 procédé de fabrication d'un transistor TFT caractérisé en ce qu'il comporte les étapes consistant: à former une première couche conductrice et une première couche semi-conductrice sur un substrat isolant, dans cet ordre, et à former un motif dans la première couche conductrice et dans la première couche semi-conductrice, en formant ainsi une première électrode de source ( 12), une première électrode de drain ( 13), un premier fil de source et une première couche de contact ohmique ( 14); à former une seconde couche semi-conductrice sur toute la surface exposée et à former un motif dans la seconde couche semi-conductrice, en formant ainsi une première couche active ( 15); à former une première couche isolante et une seconde couche conductrice sur toute la surface exposée, dans cet ordre, et à former un motif dans la seconde couche conductrice, en formant ainsi une électrode de porte commune
( 17);
à former une second couche isolante, une troisième couche semiconductrice et une quatrième couche semi-conductrice sur toute la surface exposée, dans cet ordre, et à former un motif dans la quatrième couche semi-conductrice et la troisième couche semi- conductrice, dans cet ordre, en formant ainsi une seconde couche active
( 19);
à former un motif dans la seconde couche isolante et dans la première couche isolante, pour former une ouverture au niveau d'une partie sélectionnée de celles-ci; à former une troisième couche conductrice sur toute la surface exposée et à former un motif dans la troisième couche conductrice, pour former une seconde électrode de source( 21), une seconde électrode de drain ( 22) et un second fil de source; et à attaquer la quatrième couche semi-conductrice en utilisant la seconde électrode de source ( 21) et la seconde électrode de drain ( 22) en tant que masque d'attaque, pour
former une seconde couche de contact ohmique ( 20).
12 Procédé de fabrication d'un transistor TFT selon la revendication 11, caractérisé en ce que la seconde couche semi-conductrice est réalisée à partir d'un semi-conducteur de type N et la troisième couche semi-conductrice est réalisée à partir d'un semi-conducteur de type P. 13 Procédé de fabrication d'un transistor TFT selon la revendication 11, caractérisé en ce que la seconde couche semi-conductrice est réalisée à partir d'un semi-conducteur de type P et la troisième couche semi-conductrice est réalisée à partir d'un semi-conducteur de type N. 14 Procédé de fabrication d'un transistor de type TFT selon la revendication 11, caractérisé en ce que la première couche semi- conductrice et la quatrième couche semi-conductrice sont réalisées à partir d'un semi-conducteur
dopé avec une impureté.
Procédé de fabrication d'un transistor TFT selon la revendication 11, caractérisé en ce que dans l'étape consistant à former une ouverture an niveau d'une partie sélectionnée de la première couche isolante et de la seconde couche isolante, la première couche isolante et la seconde couche isolante sont attaquées par voie sèche, de telle sorte qu'une partie sélectionnée du premier fil de source soit
exposée.
16 Procédé de fabrication d'un transistor TFT caractérisé en ce qu'il comporte les étapes consistant: à former une première couche conductrice et une première couche semi-conductrice sur un substrat isolant, dans cet ordre, et à former un motif dans la première couche conductrice et dans la première couche semi-conductrice, pour former une première électrode de source ( 12), une première électrode de drain ( 13) et une première couche de contact ohmique ( 14); à former une seconde couche semi-conductrice, une première couche isolante et une seconde couche conductrice sur toute la surface exposée, dans cet ordre, puis à former un motif dans la seconde couche conductrice pour former une électrode de porte commune ( 17); à former une seconde couche isolante, une troisième couche semi-conductrice et une quatrième couche semi-conductrice sur toute la surface exposée, dans cet ordre, et à y former un motif, de telle sorte que des parties sélectionnées de la première électrode de source ( 12) et de la première électrode de drain ( 13) soient exposées; à former une troisième couche conductrice sur toute la surface exposée et à y former un motif pour former une seconde électrode de source ( 21) et une seconde électrode de drain ( 22); et à attaquer la quatrième couche semi-conductrice en utilisant la seconde électrode de source ( 21) et la seconde électrode de drain ( 22) en tant que masque d'attaque, pour
former une seconde couche de contact ohmique ( 20).
17 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce que la première couche
conductrice est réalisée à partir d'un siliciure.
18 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce que la première couche conductrice, la seconde couche conductrice et la troisième couche conductrice sont réalisées à partir d'un élément sélectionné parmi Al, Cr, Mo, Ta, Ag, Cu, Ti et leurs alliages. 19 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce que la première couche semiconductrice et la quatrième couche semi-conductrice sont réalisées à partir d'un semi-conducteur dopé avec une impureté. Procédé de fabrication d'un transistor TFT selon la revendication 19, caractérisé en ce que la couche semi-conductrice dopée avec une impureté est réalisée à partir d'un silicium microcristallin ou en dopant un silicium
amorphe avec une impureté.
21 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce qu'un motif est formé dans les premières électrodes de source/drain ( 21/22) et dans les secondes électrodes de source/drain ( 21/22) à l'aide d'un
même masque.
22 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce qu'un motif est formé dans les secondes électrodes de source/drain ( 21/22) de manière à ce que leur largeur soit supérieure à celle des
premières électrodes de source/drain ( 12/13).
23 Procédé de fabrication d'un transistor TFT selon la revendication 16, caractérisé en ce qu'il comporte en outre une étape consistant à former une électrode de pixels transparente sur le substrat isolant avant de former les premières électrodes de source/drain ( 12/13) et la première
couche de contact ohmique ( 14).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011602A KR940000911A (ko) | 1992-06-30 | 1992-06-30 | 액정표시소자 및 제조방법 |
| KR1019920012069A KR940002645A (ko) | 1992-07-07 | 1992-07-07 | 액티브 매트릭스 액정표시소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2693034A1 true FR2693034A1 (fr) | 1993-12-31 |
| FR2693034B1 FR2693034B1 (fr) | 1995-04-07 |
Family
ID=26629145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9307989A Expired - Fee Related FR2693034B1 (fr) | 1992-06-30 | 1993-06-30 | Transistor à couche mince et son procédé de fabrication. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5396083A (fr) |
| JP (1) | JP3532228B2 (fr) |
| DE (1) | DE4321590B4 (fr) |
| FR (1) | FR2693034B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107845674A (zh) * | 2017-10-27 | 2018-03-27 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和阵列基板 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0166894B1 (ko) * | 1995-02-20 | 1999-03-30 | 구자홍 | 액정표시장치 |
| KR100303134B1 (ko) * | 1995-05-09 | 2002-11-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자및그제조방법. |
| GB9626344D0 (en) * | 1996-12-19 | 1997-02-05 | Philips Electronics Nv | Electronic devices and their manufacture |
| KR100647695B1 (ko) * | 2005-05-27 | 2006-11-23 | 삼성에스디아이 주식회사 | 유기 박막 트랜지스터 및 그의 제조방법과 이를 구비한평판표시장치 |
| JP5289678B2 (ja) * | 2006-01-12 | 2013-09-11 | 富士通株式会社 | 電界効果型トランジスタ |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| JP5637231B2 (ja) * | 2013-03-04 | 2014-12-10 | 富士通株式会社 | 電界効果型トランジスタの製造方法 |
| CN103730485B (zh) * | 2013-12-27 | 2016-09-07 | 京东方科技集团股份有限公司 | 双面显示的oled阵列基板及其制备方法、显示装置 |
| CN104049428B (zh) * | 2014-06-16 | 2017-02-22 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法和显示装置 |
| CN104576755A (zh) * | 2014-12-30 | 2015-04-29 | 深圳市华星光电技术有限公司 | 一种薄膜晶体管、陈列基板及显示装置 |
| GB2601257B (en) * | 2017-03-31 | 2022-09-14 | Pragmatic Printing Ltd | Electronic structures and their methods of manufacture |
| GB2561004B (en) * | 2017-03-31 | 2022-06-01 | Pragmatic Printing Ltd | Electronic structures and their methods of manufacture |
| KR102015570B1 (ko) * | 2018-01-16 | 2019-08-28 | 국민대학교산학협력단 | 하이브리드형 적층회로 및 그 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102057A (ja) * | 1984-10-25 | 1986-05-20 | Sony Corp | 半導体装置の製造方法 |
| JPH01246863A (ja) * | 1988-03-29 | 1989-10-02 | Seiko Epson Corp | 半導体装置及び製造方法 |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
-
1993
- 1993-06-23 US US08/080,237 patent/US5396083A/en not_active Expired - Lifetime
- 1993-06-25 JP JP15567293A patent/JP3532228B2/ja not_active Expired - Fee Related
- 1993-06-29 DE DE4321590A patent/DE4321590B4/de not_active Expired - Fee Related
- 1993-06-30 FR FR9307989A patent/FR2693034B1/fr not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102057A (ja) * | 1984-10-25 | 1986-05-20 | Sony Corp | 半導体装置の製造方法 |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| JPH01246863A (ja) * | 1988-03-29 | 1989-10-02 | Seiko Epson Corp | 半導体装置及び製造方法 |
Non-Patent Citations (2)
| Title |
|---|
| PATENT ABSTRACTS OF JAPAN vol. 010, no. 283 (E - 440) 26 September 1986 (1986-09-26) * |
| PATENT ABSTRACTS OF JAPAN vol. 013, no. 584 (E - 866) 22 December 1989 (1989-12-22) * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107845674A (zh) * | 2017-10-27 | 2018-03-27 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和阵列基板 |
| CN107845674B (zh) * | 2017-10-27 | 2020-07-03 | 合肥鑫晟光电科技有限公司 | 薄膜晶体管及其制备方法和阵列基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06196697A (ja) | 1994-07-15 |
| JP3532228B2 (ja) | 2004-05-31 |
| US5396083A (en) | 1995-03-07 |
| DE4321590B4 (de) | 2006-09-14 |
| DE4321590A1 (de) | 1994-01-20 |
| FR2693034B1 (fr) | 1995-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0216673B1 (fr) | Procédé de fabrication d'un transistor de commande pour écran plat de visualisation, et élément de commande réalisé selon ce procédé | |
| EP0267824B1 (fr) | Ecran de visualisation électrooptique à transistors de commande et procédé de réalisation | |
| KR100225098B1 (ko) | 박막트랜지스터의 제조방법 | |
| FR2693034A1 (fr) | Transistor à couche mince et son procédé de fabrication. | |
| FR2563048A1 (fr) | Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre | |
| FR2546664A1 (fr) | Procede de fabrication de transistors a effet de champ | |
| EP1073110A1 (fr) | Procédé de fabrication de composants unipolaires | |
| EP0463972A1 (fr) | Procédé de fabrication d'un contact électrique sur un élément actif d'un circuit intégré MIS | |
| WO2007110507A2 (fr) | Procede de realisation d'un transistor a effet de champ a grilles auto-alignees | |
| FR2974239A1 (fr) | Procede de realisation d'un capteur d'images a eclairement par la face arriere | |
| FR2753806A1 (fr) | Afficheur a cristal liquide a transistor en couche mince et son procede de fabrication | |
| FR3030113A1 (fr) | Capteur d'image eclaire et connecte par sa face arriere | |
| EP0506528B1 (fr) | Structure de commande matricielle pour écran de visualisation | |
| EP0082783B1 (fr) | Procédé de fabrication de transistors en couches minces en silicium sur substrat isolant | |
| EP1483793B1 (fr) | Diode schottky de puissance a substrat sicoi, et procede de realisation d'une telle diode | |
| EP0414618B1 (fr) | Transistor MOS en couche mince avec la zone de canal reliée à la source et son procédé de fabrication | |
| FR3040538A1 (fr) | Transistor mos et son procede de fabrication | |
| EP3550622B1 (fr) | Circuit intégré à transistors bipolaires | |
| EP1622203A2 (fr) | Transistor DMOS et méthode de fabrication correspondante. | |
| EP3550621B1 (fr) | Circuit intégré à transistors à base commune | |
| EP2567418B1 (fr) | Dispositif microelectronique a portions disjointes de semi-conducteur et procede de realisation d'un tel dispositif | |
| FR3030881A1 (fr) | Procede de realisation d'un circuit integre en trois dimensions | |
| FR2819637A1 (fr) | Circuit integre comportant un dispositif semiconducteur de type photodiode, et procede de fabrication | |
| FR2720191A1 (fr) | Transistor à effet de champ à grille isolée, et procédé de fabrication correspondant. | |
| FR2691578A1 (fr) | Procédé de fabrication d'un transistor en couches minces à silicium polycristallin et à grille décalée par rapport au drain. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name | ||
| CJ | Change in legal form | ||
| TP | Transmission of property | ||
| ST | Notification of lapse |
Effective date: 20100226 |