JPS61102057A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61102057A JPS61102057A JP59224330A JP22433084A JPS61102057A JP S61102057 A JPS61102057 A JP S61102057A JP 59224330 A JP59224330 A JP 59224330A JP 22433084 A JP22433084 A JP 22433084A JP S61102057 A JPS61102057 A JP S61102057A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- gate electrode
- semiconductor device
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に第１の半導
体装置の上那に第２の半導体装置を形成してなる半導体
装置の製造方法に関する。
体装置の上那に第２の半導体装置を形成してなる半導体
装置の製造方法に関する。
薄膜トランジスタ（Ｔ Ｆ Ｔ ： Ｔｈ１ｎ Ｆｉ
１ｍ Ｔｒａ−ｎｓｉｓｔｏｒ）は、通常、絶縁性基体
上に形成さ九る几め、その製造工程におけるいわゆる分
離が非常に容易であり、Ｃ−ＭＯ８構造のＬＳＩ（大規
模集積回路）ｔ−製造するのに好適である。
１ｍ Ｔｒａ−ｎｓｉｓｔｏｒ）は、通常、絶縁性基体
上に形成さ九る几め、その製造工程におけるいわゆる分
離が非常に容易であり、Ｃ−ＭＯ８構造のＬＳＩ（大規
模集積回路）ｔ−製造するのに好適である。
将来的に考え、上記ＬＳＩにおける素子数を現在より更
に増加させることが望′１ｔ′Ｌるが、そのためには、
上記薄膜トランジスタを２層あるいは３層と３次元的に
積層する必要がある。たとえば、２層構造の半導体装置
を製造する場合、単純に１層目のトランジスタの上に２
層目のトランジスタを形成するのでは、製造工程数が２
倍になってしまい利点が薄膜てしまう。
に増加させることが望′１ｔ′Ｌるが、そのためには、
上記薄膜トランジスタを２層あるいは３層と３次元的に
積層する必要がある。たとえば、２層構造の半導体装置
を製造する場合、単純に１層目のトランジスタの上に２
層目のトランジスタを形成するのでは、製造工程数が２
倍になってしまい利点が薄膜てしまう。
しかし、Ｃ−ＭＯ８構造の基本回路であるインバータ回
路では、通常Ｎチャンネル型のＦＥＴ（電界効果型トラ
ンジスタンとＰチャンネル型のＦＥＴの各ゲート電極を
接続して入力端子として使用するため、２層構造にした
場合には１つのゲートを上下のＦＥＴで共通に使用する
ことができる。
路では、通常Ｎチャンネル型のＦＥＴ（電界効果型トラ
ンジスタンとＰチャンネル型のＦＥＴの各ゲート電極を
接続して入力端子として使用するため、２層構造にした
場合には１つのゲートを上下のＦＥＴで共通に使用する
ことができる。
このような２層構造を有するインバータ回路の半導体装
置として、たとえば第１７図に示すようないわゆるＪ−
ＭＯ８構造の半導体装置が提案されている。すなわち、
この第１７図において、Ｎ型（ＤシＩ）コン基板１には
Ｐ＋のソース領域２ｓおよびドレイン領域２Ｄが形成さ
几てお９、該ソース領域２Ｓとドレイン領域２Ｄとで挾
ｊＱ２チャンネル領域２Ｃの上部には絶縁膜３を介して
不純物添加多結晶シリコンからなるゲート電極４が形成
されている。ここで、第１のＦＥＴ５は上記ソース領域
２８． ドレイン領域２Ｄ、およびゲート電極４から
なっている。
置として、たとえば第１７図に示すようないわゆるＪ−
ＭＯ８構造の半導体装置が提案されている。すなわち、
この第１７図において、Ｎ型（ＤシＩ）コン基板１には
Ｐ＋のソース領域２ｓおよびドレイン領域２Ｄが形成さ
几てお９、該ソース領域２Ｓとドレイン領域２Ｄとで挾
ｊＱ２チャンネル領域２Ｃの上部には絶縁膜３を介して
不純物添加多結晶シリコンからなるゲート電極４が形成
されている。ここで、第１のＦＥＴ５は上記ソース領域
２８． ドレイン領域２Ｄ、およびゲート電極４から
なっている。
また、上記ゲート電極４上には絶縁膜６を介して多結晶
シリコン層７が被着形成されており、この多結晶シリコ
ン層７にはＮ のソース領域７Ｓおよびドレイン領域７
Ｄが形成さｎている。なお、上記ソース領域７Ｓとドレ
イン領域７Ｄの間の領域はチャンネル領域７Ｃとなって
いる。ここで、第２のＦＥＴ８は上記ソース領域７Ｓ、
ドレイン領域７Ｄ、および上記第１のＦＥＴ５と共
通のゲート電極４からなっている。
シリコン層７が被着形成されており、この多結晶シリコ
ン層７にはＮ のソース領域７Ｓおよびドレイン領域７
Ｄが形成さｎている。なお、上記ソース領域７Ｓとドレ
イン領域７Ｄの間の領域はチャンネル領域７Ｃとなって
いる。ここで、第２のＦＥＴ８は上記ソース領域７Ｓ、
ドレイン領域７Ｄ、および上記第１のＦＥＴ５と共
通のゲート電極４からなっている。
ところで、上述したような構成を有するＪ−ＭＯ８構造
の半導体装置では、第２のＦＥＴ８’を第１のＦＥＴ５
のチャンネル領域２Ｃの上部領域に形成する構造であり
、該第２のＦＥＴａを構成する多結晶シリコン層７の長
さを確保するためには該チャンネル領域２Ｃのチャンネ
ル長り。を短くすることはできない。この几め、素子の
高密度化が難しい上、第１のＦＥＴ５の相互コンダクタ
ンスｇｍの値が大きくなってしまう。ま几、上記チャン
ネル長り。を無理に短くしてしまうと、上記多結晶シリ
コン層７に段差が生じキャリアの易動度が下ってしまい
好ましくない。更に、第２のＦＥＴ８にとっては、共通
のゲート電極４の長さが長すぎるため、ゲート電極４・
ソース領域７８問およびゲート電極４・ドレイン領域７
Ｄ間のいわゆるオーバーランプ容量が非常に大きくなっ
てしまう。
の半導体装置では、第２のＦＥＴ８’を第１のＦＥＴ５
のチャンネル領域２Ｃの上部領域に形成する構造であり
、該第２のＦＥＴａを構成する多結晶シリコン層７の長
さを確保するためには該チャンネル領域２Ｃのチャンネ
ル長り。を短くすることはできない。この几め、素子の
高密度化が難しい上、第１のＦＥＴ５の相互コンダクタ
ンスｇｍの値が大きくなってしまう。ま几、上記チャン
ネル長り。を無理に短くしてしまうと、上記多結晶シリ
コン層７に段差が生じキャリアの易動度が下ってしまい
好ましくない。更に、第２のＦＥＴ８にとっては、共通
のゲート電極４の長さが長すぎるため、ゲート電極４・
ソース領域７８問およびゲート電極４・ドレイン領域７
Ｄ間のいわゆるオーバーランプ容量が非常に大きくなっ
てしまう。
そこで、本発明は上述しｔ従来の問題点に鑑みて提案さ
Ａたものであり、第１の半導体装置のチャンネル長金短
くできるようにし、素子の高密度化全実現するとともに
該第１の半導体装置の相互コンダクタンスの値を小さく
することを目的とする。また、本発明は上記第１の半導
体装置の上部に形成さｎる第２の半導体装置におけるゲ
ート電極・ソース領域間およびゲート電極・ドレイン領
域間のオーバーランプ容量を小さくすることを他の目的
とする。
Ａたものであり、第１の半導体装置のチャンネル長金短
くできるようにし、素子の高密度化全実現するとともに
該第１の半導体装置の相互コンダクタンスの値を小さく
することを目的とする。また、本発明は上記第１の半導
体装置の上部に形成さｎる第２の半導体装置におけるゲ
ート電極・ソース領域間およびゲート電極・ドレイン領
域間のオーバーランプ容量を小さくすることを他の目的
とする。
本発明に係る半導体装置の製造方法は、上述した目的を
達成するために、第１のソース領域、ドレイン領域と、
ゲート電極からなる第１の半導体装置上に絶縁膜を形成
する工程と、異方性エツチングによシ上記絶縁膜表面を
上記ゲート電極表面と略同じ高さの平面とする工程と、
上記ゲート電極上の絶縁膜を介して上記平面上に半導体
層全形成する工程と、該半導体層に第２のソース領域、
ドレイン領域と、上記ゲート電極からなる纂２の半導体
装置を形成する工程とからなることを特徴とするもので
ある。
達成するために、第１のソース領域、ドレイン領域と、
ゲート電極からなる第１の半導体装置上に絶縁膜を形成
する工程と、異方性エツチングによシ上記絶縁膜表面を
上記ゲート電極表面と略同じ高さの平面とする工程と、
上記ゲート電極上の絶縁膜を介して上記平面上に半導体
層全形成する工程と、該半導体層に第２のソース領域、
ドレイン領域と、上記ゲート電極からなる纂２の半導体
装置を形成する工程とからなることを特徴とするもので
ある。
本発明によれば、第１の半導体装置上に形成さ九を絶縁
膜の表面がゲート電極の表面と略同じ高さの平面となる
ように異方性エツチングにより平坦化さ几、この平面上
に第２の半導体装置の能動領域となる半導体層が形成さ
几る。このため、上記半導体層を必要な長さだけ段差が
生じることなく形成することができ、半導体装置のチャ
ンネル長を短くすることができる。
膜の表面がゲート電極の表面と略同じ高さの平面となる
ように異方性エツチングにより平坦化さ几、この平面上
に第２の半導体装置の能動領域となる半導体層が形成さ
几る。このため、上記半導体層を必要な長さだけ段差が
生じることなく形成することができ、半導体装置のチャ
ンネル長を短くすることができる。
以下、本発明に係る半導体装置の製造方法の実施例につ
いて、図面を用いて詳細に説明する。なお、以下に述べ
る実施例はＣ−ＭＯ８構造のインバータ回路を構成する
半導体装置の製造方法に本発明を適用したものである。
いて、図面を用いて詳細に説明する。なお、以下に述べ
る実施例はＣ−ＭＯ８構造のインバータ回路を構成する
半導体装置の製造方法に本発明を適用したものである。
第１図〜第９図は第１の実施例の半導体装置の製造方法
を工程順に示す概略断面図である。
を工程順に示す概略断面図である。
まず、第１図に示すように、二酸化シリコン（ＳｉＯ：
）からなる絶縁性基板１１上全面に多結晶シリコン１ｃ
ＶＤ法（化学的気相成長法）等により被着形成した後、
エツチング処理ヲ施して不要な領域全除去することによ
シ多結晶シリコン層１２を形成する。そして、たとえば
、熱酸化を施してゲート絶縁膜となる絶縁膜１３を形成
した後、ゲート電極となる不純物添加多結晶シリコン層
１４’ｒｃＶＤ法等により被着形成する。
）からなる絶縁性基板１１上全面に多結晶シリコン１ｃ
ＶＤ法（化学的気相成長法）等により被着形成した後、
エツチング処理ヲ施して不要な領域全除去することによ
シ多結晶シリコン層１２を形成する。そして、たとえば
、熱酸化を施してゲート絶縁膜となる絶縁膜１３を形成
した後、ゲート電極となる不純物添加多結晶シリコン層
１４’ｒｃＶＤ法等により被着形成する。
次に、エツチング処理を施して上記不純物添加多結晶シ
リコン層１４の不要な領域を除去することにより、第２
図に示すように、ゲート電極１４Ｇ’ｒ形成する。続い
て、このゲート電極１４Ｇ？マスクとするセルファライ
ン法等により上記多結２Ｓおよびドレイン領域１２ＤＫ
−形成する。なお、このソース領域１２Ｓとドレイン領
域１２Ｄの間の領域はチャンネル領域１２Ｃとなる。
リコン層１４の不要な領域を除去することにより、第２
図に示すように、ゲート電極１４Ｇ’ｒ形成する。続い
て、このゲート電極１４Ｇ？マスクとするセルファライ
ン法等により上記多結２Ｓおよびドレイン領域１２ＤＫ
−形成する。なお、このソース領域１２Ｓとドレイン領
域１２Ｄの間の領域はチャンネル領域１２Ｃとなる。
次に、第３図に示すように、二酸化シリコンからなる絶
縁膜１５ｔＣＶＤ法等により被着形成する。この時、上
記絶縁膜１５は、膜厚が上記ゲート電極１４Ｇの膜厚以
上になるように形成する。
縁膜１５ｔＣＶＤ法等により被着形成する。この時、上
記絶縁膜１５は、膜厚が上記ゲート電極１４Ｇの膜厚以
上になるように形成する。
次に、第４図に示すように、表面が略平坦となるように
レジスト１６を塗布する。このレジスト１６はたとえば
スピンコード法を用いて塗布すれば良く、これによって
、高さの高い領域よりも低い領域により多量のレジスト
が塗布さ几るため段差が緩和され表面を略平坦化するこ
とができる。
レジスト１６を塗布する。このレジスト１６はたとえば
スピンコード法を用いて塗布すれば良く、これによって
、高さの高い領域よりも低い領域により多量のレジスト
が塗布さ几るため段差が緩和され表面を略平坦化するこ
とができる。
次に、反応性イオンエツチング（ＲＩＥ）等の異方性エ
ツチングを施して、第５図に示すように、上記ソース領
域゛１２Ｓおよびドレイン領域１２Ｄの上方の絶縁膜１
５０表面全上記ゲート電極１４の表面と略同じ高さの平
面とする。
ツチングを施して、第５図に示すように、上記ソース領
域゛１２Ｓおよびドレイン領域１２Ｄの上方の絶縁膜１
５０表面全上記ゲート電極１４の表面と略同じ高さの平
面とする。
次に、たとえば、上記ゲート電極１４の表面を適当な厚
みだけエツチング処理により除去し、熱酸化を施すこと
によシ第６図に示すように、二酸化シリコンからなるゲ
ート絶縁膜１７Ｇを形成する。そして、その後、表面全
体に多結晶シリコン層１８をＣＶＤ法等により被着形成
する。なお、上記ゲート絶縁膜１７ＧはＣＶＤ法により
形成するようにしても良い。
みだけエツチング処理により除去し、熱酸化を施すこと
によシ第６図に示すように、二酸化シリコンからなるゲ
ート絶縁膜１７Ｇを形成する。そして、その後、表面全
体に多結晶シリコン層１８をＣＶＤ法等により被着形成
する。なお、上記ゲート絶縁膜１７ＧはＣＶＤ法により
形成するようにしても良い。
次に、エツチング処理全施して上記多結晶シリコン層１
８の不要な領域を除去し之後、更にエツチング処理２施
して上記絶縁膜１５および絶縁膜１３の不要な領域全除
去することにより、第７図に示すように、能動領域とな
る多結晶シリコン層１８と該多結晶シリコン層１８の下
部領域の絶縁膜１５とゲート絶縁膜１３Ｇ’を形成する
。
８の不要な領域を除去し之後、更にエツチング処理２施
して上記絶縁膜１５および絶縁膜１３の不要な領域全除
去することにより、第７図に示すように、能動領域とな
る多結晶シリコン層１８と該多結晶シリコン層１８の下
部領域の絶縁膜１５とゲート絶縁膜１３Ｇ’を形成する
。
次に、第８図に示すように、たとえば二酸化シリコンか
らなる絶縁膜１９をＣＶＤ法等により被着形成した後、
コンタクト用の窓部２０，２１゜２２、および２３を開
設する。そして、上記窓部中 ２１．２２の下部の多結晶シリコン層１８にＢ（ボロン
イオン）を注入してアニール処理を施すことによシＰ
のソース領域１８Ｓおよびドレイン領域１８Ｄｔ−形成
する。なお、このソース領域１８Ｓとドレイン領域１８
Ｄの間の領域はチャンネル領域１８Ｃとなる。
らなる絶縁膜１９をＣＶＤ法等により被着形成した後、
コンタクト用の窓部２０，２１゜２２、および２３を開
設する。そして、上記窓部中 ２１．２２の下部の多結晶シリコン層１８にＢ（ボロン
イオン）を注入してアニール処理を施すことによシＰ
のソース領域１８Ｓおよびドレイン領域１８Ｄｔ−形成
する。なお、このソース領域１８Ｓとドレイン領域１８
Ｄの間の領域はチャンネル領域１８Ｃとなる。
そして、最後に、たとえばアルミニウム（ＡＪりｔ−蒸
着し几後、エツチング処理を施して第９図に示すように
、ソース電極２４、ソース電極２５、および共通のドレ
イン電極２６を形成する。
着し几後、エツチング処理を施して第９図に示すように
、ソース電極２４、ソース電極２５、および共通のドレ
イン電極２６を形成する。
このようにして製造さｎた半導体装置は、Ｃ−ＭＯ８構
造のインバータ回路を構成している。すなわち、Ｎチャ
ンネル温の第１のＦＥＴ３１はソース領域１２Ｓ１ ド
レイ／領域１２Ｄ１およびゲート電極１４Ｇからなって
おり、Ｐチャンネル型の第２のＦＥＴ３２はソース領域
１８Ｓ、ドレイン領域１８Ｄ１および上記ゲート電極１
４Ｇからなっている。そして、第１のＦＥＴ３１のソー
ス電極２４を接地するとともに、第２のＦＥＴ ３２の
ソース電極２５に電源電圧ＶＤＤ を印加しておき、上
記ゲート電極１４Ｇに入力信号を供給すｎば、ドレイ／
電極２６から出力信号が得ら九るようになりている。な
お、上記ドレイ／電極２６は第１のＦＥＴ３１と第２の
ＦＥＴ３２に共通の電極として形成したが、別々に形成
するようにしても良い。
造のインバータ回路を構成している。すなわち、Ｎチャ
ンネル温の第１のＦＥＴ３１はソース領域１２Ｓ１ ド
レイ／領域１２Ｄ１およびゲート電極１４Ｇからなって
おり、Ｐチャンネル型の第２のＦＥＴ３２はソース領域
１８Ｓ、ドレイン領域１８Ｄ１および上記ゲート電極１
４Ｇからなっている。そして、第１のＦＥＴ３１のソー
ス電極２４を接地するとともに、第２のＦＥＴ ３２の
ソース電極２５に電源電圧ＶＤＤ を印加しておき、上
記ゲート電極１４Ｇに入力信号を供給すｎば、ドレイ／
電極２６から出力信号が得ら九るようになりている。な
お、上記ドレイ／電極２６は第１のＦＥＴ３１と第２の
ＦＥＴ３２に共通の電極として形成したが、別々に形成
するようにしても良い。
上述したようなこの実施例の半導体装置の製造方法では
、第１のＦＥＴ３１上に絶縁膜１５全形成し該絶縁膜１
５の表面全ゲート電極１４０表面と略同じ高さの平面と
なるように異方性エツチングにより平坦化しており、こ
の平面上に第２のＦＥＴ３２の能動領域となる多結晶シ
リコン層１８を形成するようにしている。このため、上
記多結晶シリコン層１８は、段差が生じることなく必要
な長さだけ形成することができ、第１のＦＥＴ３１のチ
ャンネル長り、全従来よりも短くすることができる。よ
って、素子の高密度化全実現できるとともに、第１のＦ
ＥＴ３１の相互コンダクタンスの値を小さくすることが
できる。また、ゲート電極１４Ｇは第２のＦＥＴ３２に
とって長いものではなくなり、ゲート電極１４ＧΦンー
ス領域１８Ｓ問およびゲート電極１４Ｇ−ドレイン領域
１８Ｄ間のオーバーラツプ容量を小さくすることもでき
る。
、第１のＦＥＴ３１上に絶縁膜１５全形成し該絶縁膜１
５の表面全ゲート電極１４０表面と略同じ高さの平面と
なるように異方性エツチングにより平坦化しており、こ
の平面上に第２のＦＥＴ３２の能動領域となる多結晶シ
リコン層１８を形成するようにしている。このため、上
記多結晶シリコン層１８は、段差が生じることなく必要
な長さだけ形成することができ、第１のＦＥＴ３１のチ
ャンネル長り、全従来よりも短くすることができる。よ
って、素子の高密度化全実現できるとともに、第１のＦ
ＥＴ３１の相互コンダクタンスの値を小さくすることが
できる。また、ゲート電極１４Ｇは第２のＦＥＴ３２に
とって長いものではなくなり、ゲート電極１４ＧΦンー
ス領域１８Ｓ問およびゲート電極１４Ｇ−ドレイン領域
１８Ｄ間のオーバーラツプ容量を小さくすることもでき
る。
続いて、第２の実施例について説明する。第１０図〜第
１６図は第２の実施例の半導体装置の製造方法を工程順
に示す概略断面図である。
１６図は第２の実施例の半導体装置の製造方法を工程順
に示す概略断面図である。
まず、第１０図に示すように、二酸化シリコンからなる
絶縁性基板４１上全面に多結晶シリコン’？ＣＶＤ法等
によシ被着形成した後、エツチング処理を施して不要な
領域を除去することにより多結晶シリコン層４２を形成
する。続いて、二酸化シリコン等の絶縁膜、不純物添加
多結晶ンリコンｒｃＶＤ法等により被着形成した後、エ
ツチング処理２施して不要な領域全除去することにより
ゲート電極４３Ｇおよびゲート絶縁膜４４Ｇ全形成する
。
絶縁性基板４１上全面に多結晶シリコン’？ＣＶＤ法等
によシ被着形成した後、エツチング処理を施して不要な
領域を除去することにより多結晶シリコン層４２を形成
する。続いて、二酸化シリコン等の絶縁膜、不純物添加
多結晶ンリコンｒｃＶＤ法等により被着形成した後、エ
ツチング処理２施して不要な領域全除去することにより
ゲート電極４３Ｇおよびゲート絶縁膜４４Ｇ全形成する
。
そして、上記ゲート電極４３１マスクとするセルファラ
イン法等により上記多結晶シリコン層４２にＰ （リン
イオン）を注入する。ここで、上記多結晶ンリコ／層４
２のＰ イオンの注入さｎた各領域＋２Ａ、４２Ｂは後
にソース領域およびドレイン領域とさｎる。
イン法等により上記多結晶シリコン層４２にＰ （リン
イオン）を注入する。ここで、上記多結晶ンリコ／層４
２のＰ イオンの注入さｎた各領域＋２Ａ、４２Ｂは後
にソース領域およびドレイン領域とさｎる。
次に、第１１図に示すように、二酸化シリコンからなる
絶縁膜４５およびＢＳＧ（ボロンシリケートガラス）膜
４６をＣＶＤ法等により被着形成する。
絶縁膜４５およびＢＳＧ（ボロンシリケートガラス）膜
４６をＣＶＤ法等により被着形成する。
この時、上記絶縁膜４５およびＢＳＧ膜４膜上６合計の
膜厚が上記ゲート絶縁膜４４Ｇとゲート電極４３Ｇの合
計の膜厚以上になるように形成する０ 次に、第１２図に示すように、表面が略平坦となるよう
にレジスト４７ｔ−塗布する。このレジスト４７は前述
した第１の実施例と同様に、たとえばスピンコード法を
用いて塗布すれば良い。
膜厚が上記ゲート絶縁膜４４Ｇとゲート電極４３Ｇの合
計の膜厚以上になるように形成する０ 次に、第１２図に示すように、表面が略平坦となるよう
にレジスト４７ｔ−塗布する。このレジスト４７は前述
した第１の実施例と同様に、たとえばスピンコード法を
用いて塗布すれば良い。
次に、反応性イオンエツチング等の異方性エツチングｋ
ｌｌｉ＋して、第１３図に示すように、上記多結晶シリ
コン層４２のＰ イオンの注入さｎた領域４２Ａ、４２
Ｂの上方のＢＳＧ膜４膜上６面を上記ゲート電極４３の
表面と略同じ高さの平面とする。
ｌｌｉ＋して、第１３図に示すように、上記多結晶シリ
コン層４２のＰ イオンの注入さｎた領域４２Ａ、４２
Ｂの上方のＢＳＧ膜４膜上６面を上記ゲート電極４３の
表面と略同じ高さの平面とする。
次に、たとえば、上記ゲート電極４３Ｇの表面を適当な
厚みだけエンチング処理によシ除去し、熱酸化を施すこ
とによシ第１４図に示すように、二酸化シリコンからな
るゲート絶縁膜４８Ｇｅ形成する。そして、多結晶シリ
コンｔｃＶＤ法等によシ被着形成した後、エツチング処
理２施して多結晶シリコン層４９を形成する。
厚みだけエンチング処理によシ除去し、熱酸化を施すこ
とによシ第１４図に示すように、二酸化シリコンからな
るゲート絶縁膜４８Ｇｅ形成する。そして、多結晶シリ
コンｔｃＶＤ法等によシ被着形成した後、エツチング処
理２施して多結晶シリコン層４９を形成する。
次に、第１５図に示すように５二酸化シリコンからなる
絶縁膜５０をＣＶＤ法等により被着形成した後、アニー
ル処理を施して１層目の多結晶シリコン層４２のＰイオ
ンの注入さＡた各領域４２Ａ、４２Ｂを活性化し、該各
領域４２Ａ、４２ＢをそれぞれＮ のソース領域４２Ｓ
１ ドレイン領域４゛２Ｄとする。な訃、このソース領
域４２８とドレイン領域４２Ｄの間の領域はチャンネル
領域４２０となる。そして、続いて、ＢＳＧ膜４膜上６
２層目の多結晶シリコン層４９に不純物としてたとえば
ボロン（Ｂ渣拡散しＰ のソース領域４９Ｓおよびドレ
イン領域４９Ｄｔ−形成する。なお、このソース領域４
９８とドレイン領域４９Ｄ間の領域はチャンネル領域４
９０となる。
絶縁膜５０をＣＶＤ法等により被着形成した後、アニー
ル処理を施して１層目の多結晶シリコン層４２のＰイオ
ンの注入さＡた各領域４２Ａ、４２Ｂを活性化し、該各
領域４２Ａ、４２ＢをそれぞれＮ のソース領域４２Ｓ
１ ドレイン領域４゛２Ｄとする。な訃、このソース領
域４２８とドレイン領域４２Ｄの間の領域はチャンネル
領域４２０となる。そして、続いて、ＢＳＧ膜４膜上６
２層目の多結晶シリコン層４９に不純物としてたとえば
ボロン（Ｂ渣拡散しＰ のソース領域４９Ｓおよびドレ
イン領域４９Ｄｔ−形成する。なお、このソース領域４
９８とドレイン領域４９Ｄ間の領域はチャンネル領域４
９０となる。
そして、最後に、コンタクト用の窓開は全行い、たとえ
ば、アルミニウムを蒸着した後、エツチング処理を施す
ことにより、第１６図に示すように、ソース電極５１、
ソース電極５２、および共通のドレイン電極５３を形成
する。
ば、アルミニウムを蒸着した後、エツチング処理を施す
ことにより、第１６図に示すように、ソース電極５１、
ソース電極５２、および共通のドレイン電極５３を形成
する。
このようにして製造さｆ′した半導体装置は、Ｃ−ＭＯ
８構造のインバータ回路を構成している。すなわち、Ｎ
チャン洋ルをの第１０ＦＥＴ６１はソース領域４２Ｓ１
ドレイン領域４２Ｄ１およびゲート電極４３Ｇからな
っており、Ｐチャンネル型のＭ２のＦＥＴ６２はソース
領域４９Ｓ１ ドレイン領域４９Ｄ、および上記ゲート
電極４３Ｇからなっている。なお、ドレイン電極５３は
第１のＦＥＴ６１と第２のＦＥＴ６２に共通の電極とし
て形成しｋが、別々に形成するようにしても良い。
８構造のインバータ回路を構成している。すなわち、Ｎ
チャン洋ルをの第１０ＦＥＴ６１はソース領域４２Ｓ１
ドレイン領域４２Ｄ１およびゲート電極４３Ｇからな
っており、Ｐチャンネル型のＭ２のＦＥＴ６２はソース
領域４９Ｓ１ ドレイン領域４９Ｄ、および上記ゲート
電極４３Ｇからなっている。なお、ドレイン電極５３は
第１のＦＥＴ６１と第２のＦＥＴ６２に共通の電極とし
て形成しｋが、別々に形成するようにしても良い。
上述したようなこの実施例の半導体装置の製造方法によ
れば、前述した第１の実施例と同様の効果が得ら几る。
れば、前述した第１の実施例と同様の効果が得ら几る。
なふ・、第１５図に示したボロンの拡散工程において、
絶縁膜４５によシオフセットがなさｎでおシセル７アラ
インによりボロンが拡散さｎるため、ボロンは多結晶シ
リコン層４９のゲート電極４３Ｇの上部領域まで拡散さ
ｎるようなことはない。よって、ゲート電極４３Ｇ−ソ
ース領域４９８問およびゲート電極４３Ｇ−ドレイン領
域４９Ｄ間のオーバーラツプ容量は、第１の実施例にお
ける半導体装置よシも更に小さくなる０〔発明の効果〕 上述した実施例の説明から明らかなように、本発明では
、第１の半導体装置上に絶縁膜を形成し該絶縁膜の表面
をゲート電極の表面と略同じ高さの平面となるように異
方性エツチングにより平坦化しており、この平面上に第
２の半導体装置の能動領域となる半導体Ｍｔ−形成する
ようにしている。
絶縁膜４５によシオフセットがなさｎでおシセル７アラ
インによりボロンが拡散さｎるため、ボロンは多結晶シ
リコン層４９のゲート電極４３Ｇの上部領域まで拡散さ
ｎるようなことはない。よって、ゲート電極４３Ｇ−ソ
ース領域４９８問およびゲート電極４３Ｇ−ドレイン領
域４９Ｄ間のオーバーラツプ容量は、第１の実施例にお
ける半導体装置よシも更に小さくなる０〔発明の効果〕 上述した実施例の説明から明らかなように、本発明では
、第１の半導体装置上に絶縁膜を形成し該絶縁膜の表面
をゲート電極の表面と略同じ高さの平面となるように異
方性エツチングにより平坦化しており、この平面上に第
２の半導体装置の能動領域となる半導体Ｍｔ−形成する
ようにしている。
このため、この半導体層は、段差が生じること雇ぐ必要
な長さだけ形成することができ、第１の半導体装置のチ
ャンネル長を短くすることができる。
な長さだけ形成することができ、第１の半導体装置のチ
ャンネル長を短くすることができる。
よって、素子の高密度化が実現できるとともに、第１の
半導体装置の相互コンダクタンスの値を小さくすること
ができる。また、ゲート１極は第２の半導体装置にとっ
て長いものではなくなり、ゲート電極−ソース領域間お
よびゲート電極・ドレイ／領域間のオーバーランプ容ｔ
ｔ−小さくすることもできる。
半導体装置の相互コンダクタンスの値を小さくすること
ができる。また、ゲート１極は第２の半導体装置にとっ
て長いものではなくなり、ゲート電極−ソース領域間お
よびゲート電極・ドレイ／領域間のオーバーランプ容ｔ
ｔ−小さくすることもできる。
第１図〜第９図は本発明に係る半導体装置の製造方法の
第１の実施例を工程順に示す各概略断面図、第１０図〜
第１６図は同じく第２の実施例を工程順に示す各概略断
面図である。 第１７図は２層構造を有する半導体装置の一例としてＪ
−ＭＯ８構造の半導体装置を示す概略断面図である。 １２Ｓ、１８Ｓ、４２Ｓ、４９Ｓ・・−ソース領域１２
Ｄ、１８Ｄ、４２Ｄ、４９Ｄ・・・ ドレイン領域 １４Ｇ、４３Ｇ・・・ゲート電極 １５・・・絶縁膜 ４６・・・ＢＳＧ膜 １６．４７・・・ レジスト
第１の実施例を工程順に示す各概略断面図、第１０図〜
第１６図は同じく第２の実施例を工程順に示す各概略断
面図である。 第１７図は２層構造を有する半導体装置の一例としてＪ
−ＭＯ８構造の半導体装置を示す概略断面図である。 １２Ｓ、１８Ｓ、４２Ｓ、４９Ｓ・・−ソース領域１２
Ｄ、１８Ｄ、４２Ｄ、４９Ｄ・・・ ドレイン領域 １４Ｇ、４３Ｇ・・・ゲート電極 １５・・・絶縁膜 ４６・・・ＢＳＧ膜 １６．４７・・・ レジスト
Claims (1)
- 第１のソース領域、ドレイン領域と、ゲート電極から
なる第１の半導体装置上に絶縁膜を形成する工程と、異
方性エッチングにより上記絶縁膜表面を上記ゲート電極
表面と略同じ高さの平面とする工程と、上記ゲート電極
上の絶縁膜を介して上記平面上に半導体層を形成する工
程と、該半導体層に第２のソース領域、ドレイン領域と
、上記ゲート電極からなる第２の半導体装置を形成する
工程とからなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224330A JPS61102057A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59224330A JPS61102057A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61102057A true JPS61102057A (ja) | 1986-05-20 |
Family
ID=16812063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59224330A Pending JPS61102057A (ja) | 1984-10-25 | 1984-10-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61102057A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641275A (en) * | 1987-06-23 | 1989-01-05 | Mitsubishi Electric Corp | Semiconductor device |
| FR2693034A1 (fr) * | 1992-06-30 | 1993-12-31 | Gold Star Co | Transistor à couche mince et son procédé de fabrication. |
-
1984
- 1984-10-25 JP JP59224330A patent/JPS61102057A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS641275A (en) * | 1987-06-23 | 1989-01-05 | Mitsubishi Electric Corp | Semiconductor device |
| FR2693034A1 (fr) * | 1992-06-30 | 1993-12-31 | Gold Star Co | Transistor à couche mince et son procédé de fabrication. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3793808B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH039631B2 (ja) | ||
| JP2000164830A (ja) | 半導体記憶装置の製造方法 | |
| JPH04102317A (ja) | 半導体装置の製造方法 | |
| JPH01175260A (ja) | 絶縁ゲート電界効果トランジスタの製造方法 | |
| JPS626671B2 (ja) | ||
| US8034695B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPS61102057A (ja) | 半導体装置の製造方法 | |
| JPH01253956A (ja) | 半導体記憶装置及びその製法 | |
| JPH04116846A (ja) | 半導体装置及びその製造方法 | |
| JPH03227024A (ja) | 半導体装置の製造方法 | |
| JPH03109739A (ja) | 薄膜半導体装置の製法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JPH0481327B2 (ja) | ||
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| KR100370144B1 (ko) | 반도체 소자의 이중게이트 형성 방법 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS60117658A (ja) | Ｍｏｓダイナミツクメモリ装置の製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPS59210659A (ja) | Ｍｏｓ半導体装置の製造法 | |
| JPH0569313B2 (ja) | ||
| JPH02117166A (ja) | 半導体装置 | |
| JPH0296376A (ja) | 半導体装置 | |
| JPH04192472A (ja) | 薄膜トランジスタの製造方法 | |
| JPS62293677A (ja) | 高耐圧ｍｏｓ・ｆｅｔの製造方法 |