JPH0296376A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH0296376A
JPH0296376A JP3975289A JP3975289A JPH0296376A JP H0296376 A JPH0296376 A JP H0296376A JP 3975289 A JP3975289 A JP 3975289A JP 3975289 A JP3975289 A JP 3975289A JP H0296376 A JPH0296376 A JP H0296376A
Authority
JP
Japan
Prior art keywords
layer
gate insulating
gate electrode
semiconductor device
onto
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3975289A
Other languages
English (en)
Inventor
Yoshitaka Goto
吉孝 後藤
Tetsuo Fujii
哲夫 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NipponDenso Co Ltd filed Critical NipponDenso Co Ltd
Priority to JP3975289A priority Critical patent/JPH0296376A/ja
Publication of JPH0296376A publication Critical patent/JPH0296376A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Thin Film Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁体上に設けられる半導体装置に関するも
のである。
〔従来の技術〕
第7図は絶縁体上に形成される半導体装置を示す。これ
は、シリコンウェハ上に絶縁体として酸化シリコン膜1
を形成し、更にその上にシリコン単結晶層2を形成した
後、不純物注入によるソース層2b、  ドレインFi
2aの形成及びエツチングによって形成された一般にS
 O1+R造(S 1liconOn  I n5ul
ator)といわれる半導体装置である。
このSol構造の半導体装置は、高耐圧かつラッチアッ
プの防止、さらには基板の3次元化等に非常に有用なも
のとして近年知られている構造である。
しかし、第7図のように、従来の半導体装置では次のよ
うな問題が存在する。
つまり、従来ではシリコン単結晶層2の堆積後にエツチ
ングを行っているが、そのエツチングによって削除され
た断面であるエツジ部3には凹凸が存在する。そして、
ゲート絶縁膜4の形成後、ゲート電極6をシリコン単結
晶層2を縦断するように形成するため、凹凸な断面3の
直上にもゲート絶縁膜4を介してゲート電極6が形成さ
れることになる。そのため、シリコン単結晶層2のエツ
ジ部3とゲート絶縁膜4との接触が均一に行っておらず
、ゲート電極4への加電圧によるチャンネル領域の形成
時には、断面3の直下に不安定なチャンネル領域が形成
され、この半導体装置の特性の不安定化、さらには高電
圧が印加された時の絶縁破壊等による素子の動作不良が
生じていた。
〔発明が解決しようとする課題〕
そこで本発明では、常に安定なチャンネル領域を得るこ
とができる半導体素子を提供する。
〔課題を解決するための手段〕
上記課題を解決するために、絶縁体上に形成された半導
体層と、 この半導体層の前記絶縁体と対向する面に形成され、前
記半導体層の表面を絶縁するゲート絶縁膜と、 このゲート絶縁膜上に平板状に積層されるゲート電極と
からなる半導体装置とする。
〔作用〕
上記手段を採用することにより、半導体層の表面に形成
されたゲート絶縁膜上に積層されるゲート電極が平板状
であるの、で、このゲート電極は半導体基板のエツチン
グによって表出される断面であるエツジ部には形成され
ない。そのために、従来このエツジ部直下に形成される
不安定なチャンネル領域を除去することができる。
〔実施例] 第1図において、絶縁体12上に設けられるP型の単結
晶シリコン層13には、ソース層13a。
ドレイン層13bが不純物イオンの注入によって形成さ
れている。さらに、ソースN 13 aとドレイン層1
3bの電極取り出し部以外にはゲート絶縁膜14が形成
され、このゲート絶縁膜14を介してソース層13aと
ドレイン層13bの間の上にはゲート電極15が設けら
れて、MO3型半導体装置を形成している。
第2図(a)乃至山)により本発明半導体装置の製造方
法を説明する。
第2図(a)は、単結晶シリコン基板11の主表面上に
、例えば1050°C,wetHCLの条件にて熱酸化
して0.4μm程度の絶縁体である酸化シリコン膜12
を形成し、さらにはその酸化シリコン膜12上にCVD
法等により0.1〜1μmの半導体層である多結晶シリ
コン層を形成後、レーザ再結晶法により単結晶シリコン
層13を形成させる。
次に第2図(b)の如く、シリコン層13の表面を10
00°CDry Ozによって熱酸化膜であるゲート絶
縁膜14を形成する。その後、不純物濃度が1〜3 X
 10 l6cm”’になるようにボロンをゲート酸化
膜14よりイオン打ち込みし、シリコン層13をP型と
した。次に第2図(C)に示す如く、ゲート絶縁膜14
上にCVD法等により厚さO13〜0.8μmの多結晶
シリコン層15を形成した。
そして、第2図(d)の如く第1のレジスト16によっ
てゲート電極のパターンを形成し、RIE法によるエツ
チングを行い、ゲート電極15を形成した。
さらに第2図(e)の如く、第2のレジスト17をソー
ス層、ドレイン層のパターンに形成する。その後、RI
E法によってエツチングを行う。この時、ゲート電極1
5は第1のレジストによりセルファラインで形成される
ことにより、トランジスタのさらなる小型化が可能とな
る。
さらに、第2図げ)の如く全面にリンまたはヒ素をイオ
ン注入することによって、不純物濃度が1〜5 X 1
0 ”cm−’のソース層13a、ドレイン層13bを
形成する。
その後は第2図(川の如く保護膜18、アルミ配線19
、保護膜20等も堆積させ、本発明半導体装置が得られ
る。第2図(h)は、第1実施例によって得られた半導
体素子の保護膜20を除いた状態の平面図である。
次に本発明半導体装置の作用を第3図を用いて説明する
本発明の半導体装置では、ゲート電極15に電圧を印加
することによってソース、ドレイン間に電流が流れるよ
うに、単結晶シリコン13にチャンネル領域20が形成
される。しかし、ゲート電極15が平板状に形成されて
いるので、半導体基板13の凹凸が形成されたエツジ部
22の直上にはゲート電極15が設けられないので、ゲ
ート絶縁膜14とエツジ部22との接触不良による不安
定なチャンネル領域が形成されない。
以上より、本発明半導体装置では常に安定なチャンネル
領域を得ることができる。
第4図は第2実施例として基板電位をとることができる
構造の半導体装置を示す。
この半導体装置は第2図(d)まで同時工程であり、第
4図(a)の如く第2図(d)のゲートを形成するレジ
ストパターン41を形成した後、さらに基板電極用のレ
ジスト43とソース、ドレイン用のレジスト42を形成
する。そしてRrE法によってエツチングを行い、その
後レジストを除去する。
そして第4図(b)の如く、再び基板電位用電極44の
上にレジスト45を形成した後、リンをイオン注入する
ことによってソース層、ドレイン層を形成する。
そして、ソース・ドレイン領域をレジストによりマスク
した後、基板電位用電極44領域にP型不純物を高濃度
にイオン注入し、第4図(C)の如く各領域に接続する
アルミ配線を形成する。
第4図(d)はPチャンネルトランジスタの基板電位電
極を、また第4図(e)はNチャンネルトランジスタの
基板電位電極を、それぞれソース層及びドレイン層と同
時に形成する場合のレジスト46゜47の形成方法を示
す。
第5図(a)乃至(b)は第3実施例である本発明を用
いた高耐圧構造の半導体装置の製造過程を示す。
その製造方法としては、第2図(f)の半導体基板を第
5図(a)の如く、レジスト51をソース層13aのゲ
ート電極15より側をマスクするように形成した後、不
純物であるリンをイオン注入する。
この後、レジスト5Iを除去することにより、第5図(
b)の如く実効チャンネル長を短くすると同時に、パン
チスルー耐圧を改善した高耐圧構造の半導体装置を得る
ことができた。
第6図は第4実施例の半導体装置を示す。第4実施例で
は半導体装置のゲート電極50が他の半導体装置と連続
的に接続されている。さらにこの2つの半導体装置を分
離するために、互いの半導体装置の間に寄生するチャン
ネル領域を防止するようにP゛イオン打ち込み、分離層
61を形成する。
本実施例を採用することによって、互いの半導体装置の
ゲート電極を共通とすることができ、製造工程の短縮を
行うことができる。
さらに、本実施例では、互いの半導体装置の分離にイオ
ンの打ち込みによる分離層61を形成したが、選択酸化
による分離、さらには半導体素子の島構造化としてもよ
い。
とができる。
【図面の簡単な説明】
第1図は本発明半導体装置の第1実施例を示す斜視図、
第2図(a)乃至(紛は第1実施例の製造工程図、第3
図は第1実施例のゲート層の縦断面図、第4図(a)乃
至(e)は第2実施例を示す製造工程図、第5図(a)
、 (b)は第3実施例を示す製造工程図、第6図(a
)、 (b)は第4実施例を示す断面図、第7図(a)
は従来の半導体装置の正面図、第7図(b)は従来の半
導体装置の縦断面図である。 12・・・絶縁体、14・・・半導体層、15・・・ゲ
ート絶縁膜。 〔発明の効果〕 本発明を採用することによって、半導体層に安定なチャ
ンネル領域のみを形成することができるので、常に安定
な特性を得ることのできるばかりでなく、高電圧が印加
された時の絶縁破壊等による素子の動作不良の起きない
半導体装置を得るこ代理人弁理士  岡 部   隆 (ばか1名) CD) 第 図 (a) 日1 (b) 第 図 第 図

Claims (1)

  1. 【特許請求の範囲】  絶縁体上に形成された半導体層と、 この半導体層の前記絶縁体と対向する面に形成され前記
    半導体層の表面を絶縁するゲート絶縁膜と、 このゲート絶縁膜上に平板状に積層されるゲート電極と
    からなることを特徴とする半導体装置。
JP3975289A 1988-06-03 1989-02-20 半導体装置 Pending JPH0296376A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3975289A JPH0296376A (ja) 1988-06-03 1989-02-20 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP13801888 1988-06-03
JP63-138018 1988-06-03
JP3975289A JPH0296376A (ja) 1988-06-03 1989-02-20 半導体装置

Publications (1)

Publication Number Publication Date
JPH0296376A true JPH0296376A (ja) 1990-04-09

Family

ID=26379126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3975289A Pending JPH0296376A (ja) 1988-06-03 1989-02-20 半導体装置

Country Status (1)

Country Link
JP (1) JPH0296376A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005783A (ja) * 2005-05-27 2007-01-11 Interuniv Micro Electronica Centrum Vzw 高トポグラフィ・パターニング方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5248475A (en) * 1975-10-16 1977-04-18 Agency Of Ind Science & Technol Semiconductor device
JPS5727068A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type semiconductor device
JPS5828870A (ja) * 1981-08-12 1983-02-19 Toshiba Corp 薄膜半導体装置
JPS6143475A (ja) * 1984-08-08 1986-03-03 Agency Of Ind Science & Technol Mos型半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5248475A (en) * 1975-10-16 1977-04-18 Agency Of Ind Science & Technol Semiconductor device
JPS5727068A (en) * 1980-07-25 1982-02-13 Toshiba Corp Mos type semiconductor device
JPS5828870A (ja) * 1981-08-12 1983-02-19 Toshiba Corp 薄膜半導体装置
JPS6143475A (ja) * 1984-08-08 1986-03-03 Agency Of Ind Science & Technol Mos型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007005783A (ja) * 2005-05-27 2007-01-11 Interuniv Micro Electronica Centrum Vzw 高トポグラフィ・パターニング方法

Similar Documents

Publication Publication Date Title
JP2804539B2 (ja) 半導体装置およびその製造方法
JPH0355984B2 (ja)
JP2003298063A (ja) 電界効果トランジスタ
JP2571004B2 (ja) 薄膜トランジスタ
JP3196229B2 (ja) 半導体装置
JPH04116846A (ja) 半導体装置及びその製造方法
JPS6251216A (ja) 半導体装置の製造方法
JPH0296376A (ja) 半導体装置
JPH04258160A (ja) 半導体装置
JPH0379035A (ja) Mosトランジスタ及びその製造方法
JPH01112746A (ja) 半導体装置
JPH0586074B2 (ja)
JPS63211762A (ja) 絶縁ゲ−ト型半導体装置とその製法
JP3049255B2 (ja) Cmis半導体装置の製造方法
JPH04250667A (ja) 半導体装置及びその製造方法
JPH04146627A (ja) 電界効果型半導体装置およびその製造方法
JPH0794721A (ja) 半導体装置及びその製造方法
JPH04165629A (ja) Mos型半導体装置
JPS6235569A (ja) Mis型トランジスタ及びその製造方法
JP2511399B2 (ja) 半導体装置およびその製造方法
JPS6211516B2 (ja)
JPS59138377A (ja) Misトランジスタ及びその製造方法
JPH0567634A (ja) Mis型半導体装置の製造方法
JPH02143461A (ja) 半導体装置の製造方法
KR100250686B1 (ko) 반도체 소자 제조 방법