JP3196229B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ構造を有する
半導体装置に関するものである。
半導体装置に関するものである。
【０００２】
【従来の技術】従来、半導体装置においては、外部から
の影響を受けにくくするために絶縁体上に形成されたＳ
ＯＩデバイスが必要である。又、ＳＯＩ層の厚さを１０
００Å以下にすると電流駆動能力及び移動度を向上させ
ることができ、耐環境性高速素子として機能させること
ができる。
の影響を受けにくくするために絶縁体上に形成されたＳ
ＯＩデバイスが必要である。又、ＳＯＩ層の厚さを１０
００Å以下にすると電流駆動能力及び移動度を向上させ
ることができ、耐環境性高速素子として機能させること
ができる。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
は、ＳＯＩ層の膜厚を１０００Å以下にするには、例え
ば時間制御でＳＯＩ層を研磨する必要があり（特開平１
−３０２７３９号公報等）、精度よくＳＯＩ層を薄くす
ることは困難であった。又、ＳＯＩ層の厚さを変えたい
くつかの領域を同時に形成することも困難である。つま
り、例えば、大電流駆動能力を持つ超薄膜ＳＯＩ素子
と、高耐圧が要求されるような厚いＳＯＩ素子を同時に
形成することが困難である。
は、ＳＯＩ層の膜厚を１０００Å以下にするには、例え
ば時間制御でＳＯＩ層を研磨する必要があり（特開平１
−３０２７３９号公報等）、精度よくＳＯＩ層を薄くす
ることは困難であった。又、ＳＯＩ層の厚さを変えたい
くつかの領域を同時に形成することも困難である。つま
り、例えば、大電流駆動能力を持つ超薄膜ＳＯＩ素子
と、高耐圧が要求されるような厚いＳＯＩ素子を同時に
形成することが困難である。
【０００４】この発明の目的は、単結晶ＳＯＩ層に厚さ
の異なるＳＯＩ領域が高精度に形成された半導体装置を
提供することにある。
の異なるＳＯＩ領域が高精度に形成された半導体装置を
提供することにある。
【０００５】
【課題を解決するための手段】この発明は、厚さの異な
る少なくとも２つの連続する絶縁体層を持ち、当該絶縁
体層の厚い領域上及び薄い領域上には単結晶ＳＯＩ層が
連続して配置されると共に、当該単結晶ＳＯＩ層は前記
絶縁体層の厚い領域上に配置される第１領域が前記絶縁
体層の薄い領域上に配置される第２領域よりも薄い厚さ
で、かつ、前記第１，第２領域の表面が略同一高さとな
っており、前記絶縁体層の厚い領域はＬＯＣＯＳ酸化に
よる酸化膜であることをその要旨とする。また、前記絶
縁体層の厚い領域上には、前記単結晶ＳＯＩ層における
前記第１，第２領域間を絶縁して区画するための絶縁体
が配置されていることをその要旨とする。また、前記単
結晶ＳＯＩ層の下方には、前記絶縁体層を挟んで前記第
１，第２領域の下方に跨る下部半導体層が配置されてい
ることをその要旨とする。また、前記下部半導体は導電
性を有し、前記単結晶ＳＯＩ層の第２領域の下面側と電
気的に接触していることをその要旨とする。
る少なくとも２つの連続する絶縁体層を持ち、当該絶縁
体層の厚い領域上及び薄い領域上には単結晶ＳＯＩ層が
連続して配置されると共に、当該単結晶ＳＯＩ層は前記
絶縁体層の厚い領域上に配置される第１領域が前記絶縁
体層の薄い領域上に配置される第２領域よりも薄い厚さ
で、かつ、前記第１，第２領域の表面が略同一高さとな
っており、前記絶縁体層の厚い領域はＬＯＣＯＳ酸化に
よる酸化膜であることをその要旨とする。また、前記絶
縁体層の厚い領域上には、前記単結晶ＳＯＩ層における
前記第１，第２領域間を絶縁して区画するための絶縁体
が配置されていることをその要旨とする。また、前記単
結晶ＳＯＩ層の下方には、前記絶縁体層を挟んで前記第
１，第２領域の下方に跨る下部半導体層が配置されてい
ることをその要旨とする。また、前記下部半導体は導電
性を有し、前記単結晶ＳＯＩ層の第２領域の下面側と電
気的に接触していることをその要旨とする。
【０００６】
【作用】本発明によれば、単結晶ＳＯＩ層を厚さの異な
る絶縁体層上に配置することで、前記単結晶ＳＯＩ層の
第１，第２領域に設けられた半導体素子の特性を良好に
保つことができる。
る絶縁体層上に配置することで、前記単結晶ＳＯＩ層の
第１，第２領域に設けられた半導体素子の特性を良好に
保つことができる。
【０００７】
【実施例】（第１実施例） 以下、この発明を具体化した一実施例を図面に従って説
明する。図１には本実施例の半導体装置を示し、図２〜
９にはその製造工程を示す。まず、図２に示すように、
単結晶ＳＯＩ層としてのシリコン基板１の主表面にシリ
コン酸化膜２（絶縁体層の薄い領域に相当する。）を形
成するとともに、その上の所定領域にシリコン窒化膜
（Ｓｉ3Ｎ4膜）３を形成する。そして、ＬＯＣＯＳ酸化
を行い絶縁体層としてのフィールド酸化膜４を形成す
る。その後、図３に示すように、シリコン窒化膜３にお
ける所定領域３ａ以外の同シリコン窒化膜を除去する。
そして、図４に示すように、再度ＬＯＣＯＳ酸化を行い
前記フィールド酸化膜４より薄いフィールド酸化膜５
（絶縁体層の厚い領域に相当する。）を形成する。この
膜厚の調整は、酸化時間や酸化温度の調整にて行われ
る。
明する。図１には本実施例の半導体装置を示し、図２〜
９にはその製造工程を示す。まず、図２に示すように、
単結晶ＳＯＩ層としてのシリコン基板１の主表面にシリ
コン酸化膜２（絶縁体層の薄い領域に相当する。）を形
成するとともに、その上の所定領域にシリコン窒化膜
（Ｓｉ3Ｎ4膜）３を形成する。そして、ＬＯＣＯＳ酸化
を行い絶縁体層としてのフィールド酸化膜４を形成す
る。その後、図３に示すように、シリコン窒化膜３にお
ける所定領域３ａ以外の同シリコン窒化膜を除去する。
そして、図４に示すように、再度ＬＯＣＯＳ酸化を行い
前記フィールド酸化膜４より薄いフィールド酸化膜５
（絶縁体層の厚い領域に相当する。）を形成する。この
膜厚の調整は、酸化時間や酸化温度の調整にて行われ
る。
【０００８】次に、図５に示すように、シリコン基板１
上の全面に下部半導体としてのポリシリコン層６を形成
する。そして、図６に示すように、ポリシリコン層６を
研磨し、その表面に熱酸化膜７を形成する。一方、図７
に示すように、シリコン基板８を用意し、この基板８を
熱酸化膜７を介してシリコン基板１と直接接合する。そ
して、図８に示すように、シリコン基板１の裏面側をフ
ィールド酸化膜４の表面が表れるまで研磨する。
上の全面に下部半導体としてのポリシリコン層６を形成
する。そして、図６に示すように、ポリシリコン層６を
研磨し、その表面に熱酸化膜７を形成する。一方、図７
に示すように、シリコン基板８を用意し、この基板８を
熱酸化膜７を介してシリコン基板１と直接接合する。そ
して、図８に示すように、シリコン基板１の裏面側をフ
ィールド酸化膜４の表面が表れるまで研磨する。
【０００９】さらに、図９に示すように、前記フィール
ド酸化膜５上のシリコン基板１における所定領域（絶縁
体層の厚い領域上に配置された単結晶ＳＯＩ層の薄い方
の領域（第１領域））にフィールド酸化膜５に至る絶縁
体としてのフィールド酸化膜９ａ，９ｂを形成する。そ
の結果、シリコン基板１がフィールド酸化膜４，５，９
ａ，９ｂにて第１〜第３の半導体層Ｚ１〜Ｚ３に区画さ
れる。尚、フィールド酸化膜９ａ，９ｂを形成する代わ
りにトレンチ構造を用いてもよい。
ド酸化膜５上のシリコン基板１における所定領域（絶縁
体層の厚い領域上に配置された単結晶ＳＯＩ層の薄い方
の領域（第１領域））にフィールド酸化膜５に至る絶縁
体としてのフィールド酸化膜９ａ，９ｂを形成する。そ
の結果、シリコン基板１がフィールド酸化膜４，５，９
ａ，９ｂにて第１〜第３の半導体層Ｚ１〜Ｚ３に区画さ
れる。尚、フィールド酸化膜９ａ，９ｂを形成する代わ
りにトレンチ構造を用いてもよい。
【００１０】引き続き、図１に示すように、半導体層Ｚ
１〜Ｚ３に通常のＭＯＳ工程を用いてゲート酸化膜１０
及びゲート１１を形成し、さらに、イオン注入等により
所定の導電型の不純物拡散領域を形成し、その後に、層
間絶縁膜１２、電極部１３を形成する。その結果、ｎチ
ャネルＭＯＳトランジスタ１４、ｐチャネルＭＯＳトラ
ンジスタ１５、ｎチャネルパワーＭＯＳトランジスタ１
６が形成される。
１〜Ｚ３に通常のＭＯＳ工程を用いてゲート酸化膜１０
及びゲート１１を形成し、さらに、イオン注入等により
所定の導電型の不純物拡散領域を形成し、その後に、層
間絶縁膜１２、電極部１３を形成する。その結果、ｎチ
ャネルＭＯＳトランジスタ１４、ｐチャネルＭＯＳトラ
ンジスタ１５、ｎチャネルパワーＭＯＳトランジスタ１
６が形成される。
【００１１】このように本実施例では、シリコン基板１
（第１の半導体基板）の主表面に、選択酸化による厚さ
の異なるフィールド酸化膜４，５を形成し（第１工
程）、シリコン基板１の主表面側とシリコン基板８（第
２の基板）とを接合し（第２工程）、シリコン基板１の
裏面側から当該基板１をフィールド酸化膜４が表れるま
で除去し（第３工程）、シリコン基板１の裏面からフィ
ールド酸化膜４に至るフィールド酸化膜９ａ，９ｂ（絶
縁体）を形成してシリコン基板１を複数の半導体層Ｚ１
〜Ｚ３に区画した（第４工程）。その結果、フィールド
酸化膜の成膜条件で各種のＳＯＩ層の膜厚を高精度に制
御できる。又、ポリシリコン層６は冷却用の放熱部材と
することができ、ｎチャネルパワーＭＯＳトランジスタ
１６が発熱した場合に熱を逃がしやすくできる。
（第１の半導体基板）の主表面に、選択酸化による厚さ
の異なるフィールド酸化膜４，５を形成し（第１工
程）、シリコン基板１の主表面側とシリコン基板８（第
２の基板）とを接合し（第２工程）、シリコン基板１の
裏面側から当該基板１をフィールド酸化膜４が表れるま
で除去し（第３工程）、シリコン基板１の裏面からフィ
ールド酸化膜４に至るフィールド酸化膜９ａ，９ｂ（絶
縁体）を形成してシリコン基板１を複数の半導体層Ｚ１
〜Ｚ３に区画した（第４工程）。その結果、フィールド
酸化膜の成膜条件で各種のＳＯＩ層の膜厚を高精度に制
御できる。又、ポリシリコン層６は冷却用の放熱部材と
することができ、ｎチャネルパワーＭＯＳトランジスタ
１６が発熱した場合に熱を逃がしやすくできる。
【００１２】さらに、薄い酸化膜（シリコン酸化膜２）
上にパワーＭＯＳトランジスタ１６を形成し、厚い酸化
膜（フィールド酸化膜５）上に高速デバイス（ＭＯＳト
ランジスタ１４，１５）を形成することによりパワーＭ
ＯＳ等が発熱した時その影響が高速デバイス１４，１５
に及ばない。 （第２実施例）次に、第２実施例を説明する。
上にパワーＭＯＳトランジスタ１６を形成し、厚い酸化
膜（フィールド酸化膜５）上に高速デバイス（ＭＯＳト
ランジスタ１４，１５）を形成することによりパワーＭ
ＯＳ等が発熱した時その影響が高速デバイス１４，１５
に及ばない。 （第２実施例）次に、第２実施例を説明する。
【００１３】本実施例は、図１０に示すように、第１の
実施例のポリシリコン層６をｎ+ （又はｐ+ ）不純物拡
散領域にしてシールド層として利用するものである。ま
ず、図１１に示すように、単結晶のシリコン基板１７の
主表面にシリコン酸化膜１８を形成するとともに、その
上の所定領域にシリコン窒化膜１９を配置する。その
後、ＬＯＣＯＳ酸化を行い、フィールド酸化膜２０を形
成する。
実施例のポリシリコン層６をｎ+ （又はｐ+ ）不純物拡
散領域にしてシールド層として利用するものである。ま
ず、図１１に示すように、単結晶のシリコン基板１７の
主表面にシリコン酸化膜１８を形成するとともに、その
上の所定領域にシリコン窒化膜１９を配置する。その
後、ＬＯＣＯＳ酸化を行い、フィールド酸化膜２０を形
成する。
【００１４】そして、図１２に示すように、シリコン窒
化膜１９を除去した後に、所定領域にシリコン窒化膜２
１をパターニングする。さらに、図１３に示すように、
ＬＯＣＯＳ酸化を行いフィールド酸化膜２０より薄いフ
ィールド酸化膜２２を形成する。又、シリコン基板１７
とコンタクトを取るためにシリコン酸化膜１８にコンタ
クトホール２３を形成する。
化膜１９を除去した後に、所定領域にシリコン窒化膜２
１をパターニングする。さらに、図１３に示すように、
ＬＯＣＯＳ酸化を行いフィールド酸化膜２０より薄いフ
ィールド酸化膜２２を形成する。又、シリコン基板１７
とコンタクトを取るためにシリコン酸化膜１８にコンタ
クトホール２３を形成する。
【００１５】引き続き、図１４に示すように、シリコン
基板１７上の全面にリンによるｎ+ポリシリコン層２４
を形成する。よって、コンタクトホール２３により、単
結晶ＳＯＩ層の厚い方の領域（単結晶ＳＯＩ層の第２領
域）においてシリコン基板１７とポリシリコン層２４と
が電気的に接触することになる。尚、 ｎ+ポリシリコン
層２４はポリシリコン層にＡｓ等のイオン注入を行って
形成してもよい。又、ｎ+ポリシリコン層２４は、Ｗ，
ＷＳｉ2等でもよい。そして、図１５に示すように、ｎ+
ポリシリコン層２４を研磨し、その後、シリコン酸化膜
２５を形成する。さらに、接合用のポリシリコン層２６
を形成し、その表面を研磨する。
基板１７上の全面にリンによるｎ+ポリシリコン層２４
を形成する。よって、コンタクトホール２３により、単
結晶ＳＯＩ層の厚い方の領域（単結晶ＳＯＩ層の第２領
域）においてシリコン基板１７とポリシリコン層２４と
が電気的に接触することになる。尚、 ｎ+ポリシリコン
層２４はポリシリコン層にＡｓ等のイオン注入を行って
形成してもよい。又、ｎ+ポリシリコン層２４は、Ｗ，
ＷＳｉ2等でもよい。そして、図１５に示すように、ｎ+
ポリシリコン層２４を研磨し、その後、シリコン酸化膜
２５を形成する。さらに、接合用のポリシリコン層２６
を形成し、その表面を研磨する。
【００１６】次に、図１６に示すように、シリコン基板
２７を用意して、ポリシリコン膜２６を介して直接接合
する。そして、図１７に示すように、シリコン基板１７
の裏面側を研磨し、フィールド酸化膜２０の表面が表れ
るまでこれを行なう。さらに、図１８に示すように、シ
リコン基板１７の所定領域（前記単結晶ＳＯＩ層の第１
領域）にフィールド酸化膜２８ａ，２８ｂを形成し、第
１〜第３の半導体層Ｚ１〜Ｚ３を形成する。次に、図１
０のように通常のＭＯＳ工程を用いて、ｎチャネルＭＯ
Ｓトランジスタ２９，ｐチャネルＭＯＳトランジスタ３
０、シールド用ｎ+シリコン層３１を形成する。よっ
て、ｎ+ポリシリコン層２４はシールド用ｎ+シリコン層
３１を介してシールド用端子３２と接続される。
２７を用意して、ポリシリコン膜２６を介して直接接合
する。そして、図１７に示すように、シリコン基板１７
の裏面側を研磨し、フィールド酸化膜２０の表面が表れ
るまでこれを行なう。さらに、図１８に示すように、シ
リコン基板１７の所定領域（前記単結晶ＳＯＩ層の第１
領域）にフィールド酸化膜２８ａ，２８ｂを形成し、第
１〜第３の半導体層Ｚ１〜Ｚ３を形成する。次に、図１
０のように通常のＭＯＳ工程を用いて、ｎチャネルＭＯ
Ｓトランジスタ２９，ｐチャネルＭＯＳトランジスタ３
０、シールド用ｎ+シリコン層３１を形成する。よっ
て、ｎ+ポリシリコン層２４はシールド用ｎ+シリコン層
３１を介してシールド用端子３２と接続される。
【００１７】このように、本実施例では、ポリシリコン
層２４を放熱用部材（ヒートシンク）、シールド層、及
びゲッタリング層として利用することができる。尚、こ
の実施例の応用としては、図１９のようにパワーＭＯＳ
デバイス（ｎチャネルパワーＭＯＳトランジスタ３３）
にシールド層（ｎ+ ポリシリコン層２４）を設けた複合
型としてもよい。 （第３実施例）次に、第３実施例を説明する。
層２４を放熱用部材（ヒートシンク）、シールド層、及
びゲッタリング層として利用することができる。尚、こ
の実施例の応用としては、図１９のようにパワーＭＯＳ
デバイス（ｎチャネルパワーＭＯＳトランジスタ３３）
にシールド層（ｎ+ ポリシリコン層２４）を設けた複合
型としてもよい。 （第３実施例）次に、第３実施例を説明する。
【００１８】本実施例は、図２０に示すように、エピ成
長を利用して、シリコン層の厚さｔ１を厚くしている。
まず、図２１に示すように、単結晶のシリコン基板３４
の表面にシリコン酸化膜３５を形成し、その上の所定領
域にシリコン窒化膜３６を形成する。そして、ＬＯＣＯ
Ｓ酸化を行いフィールド酸化膜３７を形成する。その
後、図２２に示すように、シリコン窒化膜３６を除去し
た後に、所定領域にシリコン窒化膜３８を形成し、図２
３に示すように、フィールド酸化膜３７より薄いフィー
ルド酸化膜３９を形成する。又、シリコン酸化膜３５に
コンタクトホール４０を形成するとともに領域Ａ１での
シリコン基板３４を露出させる。
長を利用して、シリコン層の厚さｔ１を厚くしている。
まず、図２１に示すように、単結晶のシリコン基板３４
の表面にシリコン酸化膜３５を形成し、その上の所定領
域にシリコン窒化膜３６を形成する。そして、ＬＯＣＯ
Ｓ酸化を行いフィールド酸化膜３７を形成する。その
後、図２２に示すように、シリコン窒化膜３６を除去し
た後に、所定領域にシリコン窒化膜３８を形成し、図２
３に示すように、フィールド酸化膜３７より薄いフィー
ルド酸化膜３９を形成する。又、シリコン酸化膜３５に
コンタクトホール４０を形成するとともに領域Ａ１での
シリコン基板３４を露出させる。
【００１９】さらに、図２４に示すように、エピタキシ
ャル成長を行い、シリコン基板３４上にエピタキシャル
層４１を形成する。このとき、エピタキシャル層４１に
おける前記領域Ａ１及び前記コンタクトホール４０の形
成領域Ａ２では単結晶シリコンが形成されている。ま
た、コンタクトホール４０により、単結晶ＳＯＩ層の厚
い方の領域（単結晶ＳＯＩ層の第２領域）においてシリ
コン基板３４とエピタキシャル層４１とが電気的に接触
することになる。そして、図２５に示すように、エピタ
キシャル層４１の表面を研磨し、フィールド酸化膜３７
の表面が表れるまでこれを行なう。その後、エピタキシ
ャル層４１をイオン注入等によりｎ+型不純物拡散領域
にする。このとき、エピタキシャル層４１での領域Ａ１
はマスク４２により不純物が導入されないようにする。
その後、フィールド酸化膜３９上のエピタキシャル層４
１にフィールド酸化膜４３を形成する。
ャル成長を行い、シリコン基板３４上にエピタキシャル
層４１を形成する。このとき、エピタキシャル層４１に
おける前記領域Ａ１及び前記コンタクトホール４０の形
成領域Ａ２では単結晶シリコンが形成されている。ま
た、コンタクトホール４０により、単結晶ＳＯＩ層の厚
い方の領域（単結晶ＳＯＩ層の第２領域）においてシリ
コン基板３４とエピタキシャル層４１とが電気的に接触
することになる。そして、図２５に示すように、エピタ
キシャル層４１の表面を研磨し、フィールド酸化膜３７
の表面が表れるまでこれを行なう。その後、エピタキシ
ャル層４１をイオン注入等によりｎ+型不純物拡散領域
にする。このとき、エピタキシャル層４１での領域Ａ１
はマスク４２により不純物が導入されないようにする。
その後、フィールド酸化膜３９上のエピタキシャル層４
１にフィールド酸化膜４３を形成する。
【００２０】次に、図２６に示すように、フィールド酸
化膜４３を研磨するとともに熱酸化により表面にシリコ
ン酸化膜４４を形成する。引き続き、図２７に示すよう
に、シリコン酸化膜４４にその下のｎ+ エピタキシャル
層４１とコンタクトがとれるようにコンタクトホール４
５を形成し、その後に、ｎ+ ドープドポリシリコン層４
６をＬＰＣＶＤにより形成する。一方、図２８に示すよ
うに、別のシリコン基板４７を用意し、その表面に酸化
膜４８を形成し、このシリコン基板４７とｎ+ ドープド
ポリシリコン層４６を介してシリコン基板３４と直接接
合する。
化膜４３を研磨するとともに熱酸化により表面にシリコ
ン酸化膜４４を形成する。引き続き、図２７に示すよう
に、シリコン酸化膜４４にその下のｎ+ エピタキシャル
層４１とコンタクトがとれるようにコンタクトホール４
５を形成し、その後に、ｎ+ ドープドポリシリコン層４
６をＬＰＣＶＤにより形成する。一方、図２８に示すよ
うに、別のシリコン基板４７を用意し、その表面に酸化
膜４８を形成し、このシリコン基板４７とｎ+ ドープド
ポリシリコン層４６を介してシリコン基板３４と直接接
合する。
【００２１】そして、図２９に示すように、シリコン基
板３４の裏面側をフィールド酸化膜３７が表れるまで研
磨する。さらに、図３０に示すように、単結晶ＳＯＩ層
の薄い方の領域（前記単結晶ＳＯＩ層の第１領域）にフ
ィールド酸化膜４９ａ，４９ｂを形成し、その後、図２
０に示すように、通常の工程を経てＳＯＩ型Ｂi −ＣＭ
ＯＳトランジスタを形成する。その結果、ｎｐｎバイポ
ーラトランジスタ形成領域においては、エピタキシャル
層４１の厚さ分だけシリコン層の厚さｔ１を厚くでき
る。
板３４の裏面側をフィールド酸化膜３７が表れるまで研
磨する。さらに、図３０に示すように、単結晶ＳＯＩ層
の薄い方の領域（前記単結晶ＳＯＩ層の第１領域）にフ
ィールド酸化膜４９ａ，４９ｂを形成し、その後、図２
０に示すように、通常の工程を経てＳＯＩ型Ｂi −ＣＭ
ＯＳトランジスタを形成する。その結果、ｎｐｎバイポ
ーラトランジスタ形成領域においては、エピタキシャル
層４１の厚さ分だけシリコン層の厚さｔ１を厚くでき
る。
【００２２】
【発明の効果】以上詳述したようにこの発明によれば、
単結晶ＳＯＩ層にフィールド酸化膜の成膜条件で厚さの
異なるＳＯＩ領域を高精度に形成できる。また、単結晶
ＳＯＩ層を厚さの異なる絶縁体層上に配置することで、
単結晶ＳＯＩ層の各領域に設けられる半導体素子の特性
を良好に保つことができる。
単結晶ＳＯＩ層にフィールド酸化膜の成膜条件で厚さの
異なるＳＯＩ領域を高精度に形成できる。また、単結晶
ＳＯＩ層を厚さの異なる絶縁体層上に配置することで、
単結晶ＳＯＩ層の各領域に設けられる半導体素子の特性
を良好に保つことができる。
【図１】半導体装置の断面図である。
【図２】半導体装置の製造工程を説明するための図であ
る。
る。
【図３】半導体装置の製造工程を説明するための図であ
る。
る。
【図４】半導体装置の製造工程を説明するための図であ
る。
る。
【図５】半導体装置の製造工程を説明するための図であ
る。
る。
【図６】半導体装置の製造工程を説明するための図であ
る。
る。
【図７】半導体装置の製造工程を説明するための図であ
る。
る。
【図８】半導体装置の製造工程を説明するための図であ
る。
る。
【図９】半導体装置の製造工程を説明するための図であ
る。
る。
【図１０】半導体装置の断面図である。
【図１１】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１２】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１３】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１４】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１５】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１６】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１７】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１８】半導体装置の製造工程を説明するための図で
ある。
ある。
【図１９】半導体装置の断面図である。
【図２０】半導体装置の断面図である。
【図２１】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２２】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２３】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２４】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２５】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２６】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２７】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２８】半導体装置の製造工程を説明するための図で
ある。
ある。
【図２９】半導体装置の製造工程を説明するための図で
ある。
ある。
【図３０】半導体装置の製造工程を説明するための図で
ある。
ある。
１，１７，３４ 単結晶ＳＯＩ層としてのシリコン基板２，１８，３５ 絶縁体層（薄い領域）としてのシリコ
ン酸化膜 ４，２０，３７ フィールド酸化膜 ５，２２，３９ 絶縁体層（厚い領域）としてのフィー
ルド酸化膜 ６，２４ 下部半導体層としてのポリシリコン層 ９ａ，２８ａ，４９ａ 絶縁体としてのフィールド酸化
膜 ９ｂ，２８ｂ，４９ｂ 絶縁体としてのフィールド酸化
膜 ４１ 下部半導体層としてのエピタキシャル層
ン酸化膜 ４，２０，３７ フィールド酸化膜 ５，２２，３９ 絶縁体層（厚い領域）としてのフィー
ルド酸化膜 ６，２４ 下部半導体層としてのポリシリコン層 ９ａ，２８ａ，４９ａ 絶縁体としてのフィールド酸化
膜 ９ｂ，２８ｂ，４９ｂ 絶縁体としてのフィールド酸化
膜 ４１ 下部半導体層としてのエピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−7467（ＪＰ，Ａ) 特開 平１−302739（ＪＰ，Ａ) 特開 平２−148855（ＪＰ，Ａ) 特開 平１−226166（ＪＰ，Ａ) 特開 昭59−197147（ＪＰ，Ａ) 特開 昭60−58633（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/762 H01L 27/12
Claims (4)
- 【請求項１】 厚さの異なる少なくとも２つの連続する
絶縁体層を持ち、当該絶縁体層の厚い領域上及び薄い領
域上には単結晶ＳＯＩ層が連続して配置されると共に、
当該単結晶ＳＯＩ層は前記絶縁体層の厚い領域上に配置
される第１領域が前記絶縁体層の薄い領域上に配置され
る第２領域よりも薄い厚さで、かつ、前記第１，第２領
域の表面が略同一高さとなっており、 前記絶縁体層の厚い領域はＬＯＣＯＳ酸化による酸化膜
である 半導体装置。 - 【請求項２】 前記絶縁体層の厚い領域上には、前記単
結晶ＳＯＩ層における前記第１，第２領域間を絶縁して
区画するための絶縁体が配置されている請求項１に記載
の半導体装置。 - 【請求項３】 前記単結晶ＳＯＩ層の下方には、前記絶
縁体層を挟んで前記第１，第２領域の下方に跨る下部半
導体層が配置されている請求項１又は請求項２に記載の
半導体装置。 - 【請求項４】 前記下部半導体は導電性を有し、前記単
結晶ＳＯＩ層の第２領域の下面側と電気的に接触してい
る請求項３に記載の半導体装置。
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|---|---|---|---|
| JP09242891A JP3196229B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置 |
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| JP09242891A JP3196229B2 (ja) | 1991-04-23 | 1991-04-23 | 半導体装置 |
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| JP4481013B2 (ja) * | 2002-04-16 | 2010-06-16 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 基板および基板の製造法 |
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| EP2757580A1 (en) * | 2013-01-22 | 2014-07-23 | Nxp B.V. | Bipolar cmos dmos (bcd) processes |
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-
1991
- 1991-04-23 JP JP09242891A patent/JP3196229B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH04323851A (ja) | 1992-11-13 |
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