JP2003142667A

JP2003142667A - 半導体基板の製造方法、半導体基板、電気光学装置並びに電子機器

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Publication number: JP2003142667A
Application number: JP2002227547A
Authority: JP
Inventors: Yasushi Yamazaki; 泰志山崎
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-08-24
Filing date: 2002-08-05
Publication date: 2003-05-16

Abstract

(57)【要約】【課題】ＳＯＩ構造を有し、かつ、部分的に異なる厚さ
の単結晶半導体層を備える半導体基板を形成可能な半導
体基板の製造方法、半導体基板、電気光学装置並びに電
子機器を提供すること。【解決手段】ＳＯＩ構造の貼り合わせ基板６００を製
造するにあたって、単結晶シリコン基板２００の第1の
面２０１にＬＯＣＯＳ技術を用いて犠牲酸化膜２１０を
形成した後、その第１の面２０１側を平坦化し、しかる
後に、単結晶シリコン基板２００の第1の面５０１と、
支持基板５００の表面とを貼り合わす。その結果、犠牲
酸化膜２１０の上層には、薄い第1の単結晶半導体層２
２０が残され、その他の領域には、厚い第２の単結晶半
導体層２３０が残される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＯＩ構造を備え
た半導体基板の製造方法、この方法で製造した半導体基
板、この半導体基板を用いた半導体装置並びに電気光学
装置用アクティブマトリクス基板、このアクティブマト
リクス基板を用いた液晶装置、この液晶装置を用いた電
子機器並びに投射型表示装置に関するものである、さら
に詳しくは、半導体基板へのＳＯＩ構造の形成技術に関
するものである。

【０００２】

【従来の技術】絶縁体層上に設けられたシリコン層を半
導体装置の形成に利用するＳＯＩ（ＳｉｌｉｃｏｎＯ
ｎＩｎｓｕｌａｔｏｒ）技術は、α線耐性、ラッチア
ップ特性、あるいはショートチャネルの抑制効果など、
通常の単結晶シリコン基板では達成し得ない優れた特性
を示すため、半導体装置の高集積化を目的として開発が
進められている。

【０００３】最近では、１００ｎｍ以下の厚さにまで薄
膜化されたＳＯＩ層にデバイスを形成したものによっ
て、優れたショートチャネル抑制効果が見いだされてい
る。また、このようにして形成されたＳＯＩデバイス
は、放射線耐性に優れていることによる高信頼性を備え
るとともに、寄生容量の低減による素子の高速化や低消
費電力化を図れること、あるいは完全空乏型電界効果ト
ランジスタを作製できることによるプロセスルールの微
細化を図れることなどの優れた点を備えている。

【０００４】このようなＳＯＩ構造を形成する方法とし
て、単結晶シリコン基板の貼り合わせによるＳＯＩ基板
の製造方法がある。一般に貼り合わせ法と呼ばれるこの
方法は、単結晶シリコン基板と支持基板とを貼り合わせ
た後、熱処理によって貼り合わせ強度を強化し、次に単
結晶シリコン基板を研削や研磨、またはエッチングによ
って薄膜化することにより、単結晶シリコン層を支持基
板上に形成するものである。この手法では、単結晶シリ
コン基板を直接、薄膜化するので、シリコン薄膜の結晶
性に優れ、高性能のデバイスを作成できる。

【０００５】また、この貼り合わせ法を応用したものと
して、単結晶シリコン基板に水素イオンを注入し、これ
を支持基板と貼り合わせた後、熱処理によって薄膜シリ
コン層を単結晶シリコン基板の水素注入領域から分離す
る手法（ＵＳＰａｔｅｎｔＮｏ.５,３７４,５６４）
や、表面を多孔質化したシリコン基板上に単結晶シリコ
ン層をエピタキシャル成長させ、これを支持基板と貼り
合わせた後にシリコン基板を除去し、多孔質シリコン層
をエッチングすることにより支持基板上にエピタキシャ
ル単結晶シリコン薄膜を形成する手法（特開平４−３４
６４１８号）などが知られている。

【０００６】貼り合わせ法によるＳＯＩ基板は通常のバ
ルク半導体基板（半導体集積回路）と同様に、様々なデ
バイスの作製に用いることができるが、従来のバルク基
板と異なる点として、支持基板に様々な材料を使用する
ことが可能である点を挙げることができる。すなわち、
支持基板としては、通常のシリコン基板はもちろんのこ
と、透光性を備えた石英基板、あるいはガラス基板など
を用いることができる。従って、透光性基板上に単結晶
シリコン薄膜を形成することによって、光透過性を必要
とするデバイス、例えば、透過型の液晶装置などの電気
光学装置においても、アクティブマトリクス基板上に、
結晶性に優れた単結晶シリコン層を用いて高性能なトラ
ンジスタ素子を形成することができる。すなわち、画素
電極を駆動する画素スイッチング用ＭＩＳ形トランジス
タや、画像表示領域の周辺領域で駆動回路を構成する駆
動回路用ＭＩＳ形トランジスタを単結晶シリコン層であ
るＳＯＩ層に形成することにより表示の微細化、高速化
を図ることができる。

【０００７】

【発明が解決しようとする課題】ここで、画像表示領域
で画素スイッチング用ＭＩＳ形トランジスタを構成する
単結晶シリコン層は、光リーク電流を抑制するために極
めて薄くすることが好ましい。これに対して、駆動回路
用ＭＩＳ形トランジスタには高速動作が求められること
から、駆動回路用ＭＩＳ形トランジスタを構成する単結
晶シリコン層についてはシート抵抗を小さくしておくこ
とが好ましい。従って、画像表示領域周辺の単結晶シリ
コン層は厚く形成しておくことが好ましい。

【０００８】しかしながら、従来の製造方法では、単結
晶シリコン層の厚さが一定の半導体基板しか作製するこ
とができない。このため、単結晶シリコン層全体を画像
表示領域で要求される１００ｎｍ以下の厚さを形成する
と、周辺の駆動回路の動作速度が低下する。逆に、駆動
回路での高速動作を達成するために単結晶シリコン層全
体を２００ｎｍ程度の厚さで形成した場合には、画素ス
イッチング用ＭＩＳ形トランジスタで光リーク電流の影
響が発現しやすくなる。

【０００９】そこで、単結晶シリコン基板の表面を選択
的に酸化した後、この表面酸化によって形成された犠牲
酸化膜をウエットエッチングにより除去する方法が考え
られる。この方法によれば、犠牲酸化膜を除去した後の
状態において、犠牲酸化膜が形成されていた領域では、
単結晶シリコン層が薄く残るのに対して、犠牲酸化膜が
形成されていなかった領域には、単結晶シリコン層が厚
く残ることになる。

【００１０】しかしながら、表面酸化とウエットエッチ
ングを用いる方法を貼り合せ基板に適用すると、ウエッ
トエッチングに用いたエッチング液が単結晶半導体基板
と支持基板との間に入り込んで、単結晶半導体基板と支
持基板とを貼り合せている酸化膜もエッチング除去して
しまう結果、単結晶シリコン基板が支持基板から剥がれ
てしまうという問題点がある。

【００１１】かかる問題点に鑑みて、本発明の課題は、
単結晶シリコン層がはがれることなく、ＳＯＩ構造を有
し、かつ、部分的に異なる厚さの単結晶半導体層を備え
る半導体基板を形成可能な半導体基板の製造方法、この
方法で製造した半導体基板、この半導体基板を用いた電
気光学装並びに電子機器を提供することにある。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体基板の製造方法では、単結晶半
導体基板の第１の面および第２の面のうち、第１の面の
所定領域を選択的に酸化して犠牲酸化膜を形成する犠牲
酸化工程と、前記単結晶半導体基板の前記第１の面の側
を支持基板と貼り合せて、前記単結晶半導体基板の前記
第２の面側に、前記犠牲酸化膜の上層側で残る第１の単
結晶半導体層、および前記犠牲酸化膜の非形成領域で前
記第１の単結晶半導体層より厚く残された第２の単結晶
半導体層を備えた貼り合せ基板（半導体基板）を形成す
る貼り合せ工程とを有することを特徴とする。

【００１３】本発明に係る半導体基板の製造方法におい
て、単結晶半導体基板の第１の面の所定領域を選択的に
酸化して犠牲酸化膜を形成した後（犠牲酸化工程）、前
記単結晶半導体基板の前記第１の面の側を支持基板と貼
り合せると（貼り合わせ工程）、この貼り合わせ基板か
らなる半導体基板には、単結晶半導体基板の前記第２の
面側に、前記犠牲酸化膜の上層側で残る第１の単結晶半
導体層と、前記犠牲酸化膜の非形成領域で前記第１の単
結晶半導体層より厚く残された第２の単結晶半導体層と
を備える貼り合せ基板が形成される。

【００１４】従って、ＳＯＩ構造を有し、かつ、部分的
に異なる厚さの単結晶半導体層を備える半導体基板を製
造することができる。それ故、半導体基板に形成される
半導体デバイスのうち、大電流、高周波で駆動される半
導体デバイスは、厚い第2の単結晶半導体層に形成し、
低電圧で駆動される半導体デバイスは、薄い第1の単結
晶半導体層に形成するなどといった設計を行うことがで
きる。よって、半導体基板に形成される個々の半導体デ
バイスに対して最適な厚さの単結晶半導体層を提供でき
るので、単結晶半導体層に形成される半導体デバイスの
特性を最大限に利用することができる。また、膜厚調整
のためのウエットエッチングを行う必要がないため、ウ
エットエッチングに用いたエッチング液が単結晶半導体
基板と支持基板との間に入り込んで単結晶半導体基板と
支持基板とを貼り合せている酸化膜をエッチング除去し
てしまうということがない。それ故、貼り合わせ基板に
おいて、単結晶シリコン基板が支持基板から剥がれてし
まうという問題を回避できる。

【００１５】本発明において、前記犠牲酸化工程では、
例えば、前記単結晶半導体基板の前記第１の面側に所定
のマスクパターンを備えた耐酸化マスク層を形成し、こ
の状態で前記単結晶半導体基板を前記第１の面の側から
酸化して前記犠牲酸化膜を形成する。ここで、前記単結
晶半導体基板として単結晶シリコン基板を用いた場合に
は、前記耐酸化マスク層としては、素子分離用の局所酸
化膜を形成する場合と同様、シリコン窒化膜などを用い
ることができる。

【００１６】本発明において、前記単結晶半導体基板
は、例えば、単結晶シリコン基板である。また、単結晶
半導体基板としては単結晶シリコン基板以外にも、単結
晶ゲルマニウム基板などを用いてもよい。

【００１７】本発明において、前記犠牲酸化工程の後、
前記貼り合せ工程の前に、前記犠牲酸化膜によって形成
された段差を解消して前記第1の面側を平坦化する平坦
化工程を行うことが好ましい。このような平坦化工程で
は、前記犠牲酸化膜によって形成された凸部を化学機械
研磨法（以下、ＣＭＰ法と称す／ＣｈｅｍｉｃａｌＭｅ
ｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）によって除去
して前記第1の面側を平坦化する方法、あるいは、前記
第１の面側に流動性を備えた絶縁材料を塗布して前記犠
牲酸化膜によって相対的に低くなった部分を埋めた後、
前記第１の面側をＣＭＰ法によって研磨して前記第1の
面側を平坦化する方法がある。ここで、前記犠牲酸化工
程の後、前記貼り合せ工程の前に、前記耐酸化マスクを
ストッパにして、前記犠牲酸化膜によって形成された凸
部をＣＭＰ法によって除去して前記第1の面側を平坦化
してもよい。

【００１８】本発明において、前記犠牲酸化工程では、
前記第１の面側のうち、前記第２の面側に素子分離用酸
化膜が形成される領域と平面的に重なる領域にも前記犠
牲酸化膜を形成することが好ましい。このように構成す
ると、犠牲酸化工程で第１の面側に形成した犠牲酸化膜
を、第２の単結晶半導体層の深い部分での素子分離膜と
して利用することができる。

【００１９】本発明では、支持基板に様々な材料を使用
することが可能である。すなわち、支持基板としては、
通常のシリコン基板はもちろんのこと、透光性を備えた
石英基板、あるいはガラス基板などの透光性基板を用い
ることができる。従って、透光性基板上に単結晶半導体
層を形成することによって、光透過性を必要とするデバ
イス、例えば、透過型の液晶装置などの電気光学装置に
おいても、アクティブマトリクス基板上に、結晶性に優
れた単結晶半導体層を用いて高性能なトランジスタ素子
を形成することができる。すなわち、画素電極を駆動す
る画素スイッチング用ＭＩＳ形トランジスタや、画像表
示領域の周辺領域で駆動回路を構成する駆動回路用ＭＩ
Ｓ形トランジスタを単結晶シリコン層であるＳＯＩ層に
形成することにより表示の微細化、高速化を図ることが
できる。

【００２０】ここで、支持基板としてガラス基板を用い
れば、例えば、液晶装置のように比較的安価で汎用的な
デバイスにも本発明を適用することが可能となる。

【００２１】また、支持基板として石英基板を用いた場
合には、支持基板の耐熱性が高いので、単結晶半導体層
へのデバイスプロセスにおいて、高温での熱処理などが
可能になる。例えば、ＭＩＳ形トランジスタなどの半導
体デバイスの特性を向上させるための熱処理や、熱酸化
膜の形成、高温アニール等のプロセスを適用することに
より、高性能の半導体デバイスを半導体基板上に形成す
ることができる。

【００２２】本発明に係る半導体基板については各種半
導体装置の製造に用いることができる。例えば、液晶装
置などといった電気光学装置用のアクティブマトリクス
基板を製造することができる。

【００２３】この場合、前記半導体基板の表面側のう
ち、前記第１の単結晶半導体層を利用して画素スイッチ
ング用ＭＩＳ形トランジスタをマトリクス状に形成し、
前記第２の単結晶半導体層を利用して前記画素スイッチ
ング用ＭＩＳ形トランジスタを駆動するための駆動回路
用ＭＩＳ形トランジスタを形成することが好ましい。こ
のように構成すると、画素スイッチング用ＭＩＳ形トラ
ンジスタについては、それを構成する第１の単結晶半導
体層が薄いので、光の入射による光電効果で発生するリ
ーク電流を抑制することができる、また、駆動回路では
単結晶半導体層のシート抵抗を低く抑えることができる
ので、大電流駆動や高周波駆動させる状況下においても
特性が劣化し難い。それ故、駆動回路用ＭＩＳ形トラン
ジスタについては信頼性を高めることができる。

【００２４】このような電気光学装置用アクティブマト
リクス基板を用いて液晶装置を構成する場合には、アク
ティブマトリクス基板と、このアクティブマトリクス基
板に対向配置した対向基板との間に液晶を保持させる。

【００２５】本発明に係る液晶装置は、投射型表示装置
のライトバルブ、あるいは、モバイルコンピュータなど
といった電子機器の表示部として用いられる。このよう
な電子機器のうち、投射型表示装置は、光源と、この光
源から出射される光が入射されて画像情報に対応した変
調を施す光変調手段と、該光変調手段により変調された
光を投射する投射手段とを有し、光変調手段として、本
発明を適用した電気光学装置を用いることができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００２７】［実施の形態１］図１（Ａ）〜（Ｄ）、お
よび図２（Ａ）〜（Ｃ）はそれぞれ、本発明の実施の形
態１に係るＳＯＩ構造の半導体基板（貼り合せ基板）の
製造方法を示す工程断面図である。

【００２８】本形態では、まず、図１（Ａ）に示すよう
に、厚さが例えば、６００μｍの単結晶シリコン基板２
００（単結晶半導体基板）を準備した後、その第１の面
２０１および第２の面２０２のうち、第１の面２０１の
全面にシリコン酸化膜２６０およびシリコン窒化膜２７
０をこの順に積層する。

【００２９】次に、シリコン酸化膜２６０およびシリコ
ン窒化膜２７０をフォトリソグラフィ技術を用いて、図
１（Ｂ）に示すように、パターニングする。その結果、
単結晶シリコン基板２００の第１の面２０１には、シリ
コン窒化膜からなる耐酸化マスク層２７５が形成され、
この耐酸化マスク層２７５と単結晶シリコン基板２００
との間には薄いシリコン酸化膜２６０が介在している。
ここで、シリコン酸化膜２６０は、応力などを緩和する
目的で形成されており、省略することも可能である。

【００３０】次に、図１（Ｃ）に示すように、水蒸気を
含む雰囲気での熱処理によって、結晶シリコン基板２０
０の第１の面２０１で耐酸化マスク層２７５から露出し
ている部分を酸化し、シリコン酸化膜からなる犠牲酸化
膜２１０を形成する（犠牲酸化工程）。

【００３１】次に、シリコン窒化膜からなる耐酸化マス
ク層２７５、および緩衝用のシリコン酸化膜２６０を除
去した後、ＣＭＰ法によって、犠牲酸化膜２１０によっ
て生じた凸部を除去し、図１（Ｄ）に示すように、第１
の面２０１側を平坦化する（平坦化工程）。

【００３２】ここで、ＣＭＰ法は、薬液による化学的な
エッチングと、研磨材による機械的な研摩を行うことに
より平坦化するものである。従って、シリコン酸化膜と
シリコン窒化膜の化学的性質の差を利用すれば、シリコ
ン窒化膜からなる耐酸化マスク層２７５をストッパとし
て利用できる。同様に、耐酸化マスク層２７５を除去し
た後、シリコン酸化膜とシリコン膜の化学的性質の差を
利用して平坦化を行ってもよい。

【００３３】また、図示を省略するが、第１の面２０１
側を平坦化するには、第１の面２０１の側に流動性を備
えた絶縁材料、例えば、ＳＯＧを塗布して犠牲酸化膜２
１０によって相対的に低くなった部分を埋めた後、第１
の面２０１側をＣＭＰ法によって研磨することにより、
第1の面２０１側を平坦化してもよい。

【００３４】次に、図２（Ａ）に示すように、支持基板
５００を準備した後、支持基板５００の表面全体に、ス
パッタリング法、ＣＶＤ法などにより、シリコン酸化
膜、ＮＳＧ（ノンドープトシリケートガラス）、ＰＳＧ
（リンシリケートガラス）、ＢＳＧ（ボロンシリケート
ガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）な
どの酸化膜５１０を形成した後、この酸化膜５１０の表
面をＣＭＰ法などの方法を用いて研磨して、表面を平坦
化しておく。ここで、酸化膜５１０の膜厚は、例えば、
約４００〜１０００ｎｍ、より好ましくは８００ｎｍ程
度とする。なお、支持基板が石英などのＳｉＯ₂を主成
分とする基板の場合には酸化膜形成の工程を省いてもよ
い。

【００３５】これに対して、単結晶シリコン基板２００
の第１の面２０１にもシリコン酸化膜２４０を形成す
る。このシリコン酸化膜２４０は貼り合わせ工程におい
て、第1の面２０１が親水性となる厚さ以上あればよ
い。また、ＣＭＰ法などの方法を用いて研磨して、表面
を平滑化しておくとよい。この酸化膜２４０の形成方法
は、特に限定されるものではないが、単結晶シリコン基
板２００を熱酸化するほか、ＣＶＤ法により酸化膜を形
成する方法などがある。ここで、単結晶シリコン基板２
００が厚さ３００μｍ〜９００μｍであれば、酸化膜２
４０は、例えば、２００ｎｍ〜８００ｎｍの厚さとす
る。続いて、第１の面２０１側から水素イオン４をシリ
コン酸化膜２１０が形成された単結晶シリコン基板２０
０に注入する。シリコンと酸化シリコンの水素イオンに
対する減速能は同じであるので、一定の進入深さ分布を
備えるイオン注入層が単結晶シリコン基板２００の内部
に形成される。この時のイオン注入条件は例えば、加速
エネルギー１００ｋｅＶ、ドーズ量５×１０¹⁶ｃｍ^-2〜
１０×１０¹⁶ｃｍ^-2である。

【００３６】ここで、酸化膜２４０、５１０は、単結晶
シリコン基板２００と支持基板５００の密着性を確保す
るために設けられるものである。なお、支持基板５００
には、シリコン基板のほか、ガラス、石英ガラスなどの
可透性を有する基板であっても構わない。支持基板５０
０として、ガラスや石英ガラスなどの光透過性材料から
なる基板を用いるならば、本発明を透過型の電気光学装
置などへの応用することが可能になる。

【００３７】次に、図２（Ｂ）に示すように、単結晶シ
リコン基板２００の第１の面５０１と、支持基板５００
の表面とを絶縁膜２４０、５１０が接合面となるように
重ねた状態で、例えば、３００℃で２時間熱処理するこ
とにより、図２（Ｃ）に示すように、単結晶シリコン基
板２００と支持基板５００とを貼り合わせ、単結晶シリ
コン基板２００と支持基板５００とが絶縁膜５５０（酸
化膜２４０、５１０）を介して貼り合わされた貼り合わ
せ基板６００（半導体基板）を形成する（貼り合せ工
程）。続いて、例えば、４００℃〜６００℃の低温で熱
処理することにより、前記イオン注入層の位置で単結晶
シリコン基板２００が分離切断され、単結晶シリコン層
が薄膜化される。この現象は単結晶シリコン基板２００
内に導入されたイオンにより半導体結晶の結合が分断さ
れるために生じるものであり、イオン注入層におけるイ
オン濃度のピーク位置でより顕著なものとなる、従って
熱処理により分離切断される位置は、前記イオン濃度の
ピーク位置と同一となる。なお、上記の分離切断により
露出した単結晶半導体層２２０の表面は数ｎｍ程度の凹
凸を有するため、ＣＭＰ法により平滑化を行うか、もし
くは水素雰囲気中で熱処理を行う水素アニール法によっ
て表面の平滑化しておくことが好ましい。

【００３８】このようにして形成した貼り合わせ基板６
００において、犠牲酸化膜２１０は単結晶シリコン基板
２００を部分的に酸化してなるものであるため、その上
層には、薄い第１の単結晶半導体層２２０が残される。
これに対して、単結晶シリコン基板２００において犠牲
酸化膜２１０が形成されなかった領域には、犠牲酸化膜
２１０を平坦化した後に残る酸化膜の厚さ相当の厚い第
２の単結晶半導体層２３０が形成され、その厚さは、第
１の単結晶半導体層２２０と比較してかなり分厚い。ま
た、第１の単結晶半導体層２２０および第２の単結晶半
導体層２３０のいずれにおいても、その下層側には、犠
牲酸化膜２１０および絶縁膜５５０が形成されている。

【００３９】なお、支持基板５００の表面において、酸
化膜５１０の下層側に、モリブデン、タングステンなど
の膜を形成しておいてもよい。このような膜は、例え
ば、熱伝導性膜として機能するので、支持基板５００の
温度分布を改善することができる。従って、例えば、支
持基板５００と単結晶シリコン基板２００とを貼り合わ
せる工程においては、この熱伝導性膜によって貼り合わ
せ界面の温度分布が均一化するので、この界面での貼り
合わせが均一になり、貼り合わせ強度を向上させること
ができる。さらに、透過型の液晶装置などに用いる場合
には、モリブデン、タングステンなどの膜は、遮光層と
して機能する。なお、このような膜に用いることができ
る材料は上記に挙げたもの以外にも、タンタル、コバル
ト、チタン等の高融点金属またはそれらを含む合金、も
しくは多結晶シリコン、タングステンシリサイド、モリ
ブデンシリサイド等に代表されるシリサイド膜などを用
いてもよい。

【００４０】このように本形態では、ＳＯＩ構造の貼り
合せ基板６００（半導体基板）を製造するにあたって、
単結晶シリコン基板２００の第１の面２０１の所定領域
を選択的に酸化して犠牲酸化膜２１０を形成した後（犠
牲酸化工程）、単結晶シリコン基板２００の第１の面２
０１の側を支持基板５００と貼り合せる（貼り合わせ工
程）。その結果、貼り合わせ基板６００（半導体基板）
において、単結晶シリコン基板２００の第２の面２０２
の側には、犠牲酸化膜２１０の上層側で薄く残る第１の
単結晶半導体層２２０と、犠牲酸化膜２１０の非形成領
域で厚く残された第２の単結晶半導体層２３０とが形成
される。

【００４１】従って、ＳＯＩ構造を有し、かつ、部分的
に異なる厚さの単結晶半導体層２２０、２３０を備える
貼り合わせ基板６００を製造することができる。それ
故、貼り合わせ基板６００に形成される半導体デバイス
のうち、大電流、高周波で駆動される半導体デバイス
は、厚い第２の単結晶半導体層２３０に形成し、低電圧
で駆動される半導体デバイスは、薄い第１の単結晶半導
体層２２０に形成するなどといった設計を行うことがで
きる。よって、貼り合わせ基板６００のに形成される個
々の半導体デバイスに対して最適な厚さの単結晶半導体
層を提供できるので、半導体デバイスの特性を最大限に
利用することができる。

【００４２】また、ウエットエッチングを行う必要がな
いため、ウエットエッチングに用いたエッチング液が単
結晶シリコン基板２００と支持基板５００との間に入り
込んで単結晶シリコン基板２００と支持基板５００とを
貼り合せている絶縁膜５５０（酸化膜２４０、５１０）
もエッチング除去してしまうということがない。それ
故、貼り合わせ基板６００において、単結晶シリコン基
板２００が支持基板５００から剥がれてしまうという問
題を回避できる。

【００４３】さらに、耐酸化マスク層２７５のパターン
形状によって、単結晶シリコン基板２００において犠牲
酸化を行う領域を任意の場所に設定できるので、単結晶
シリコン基板２００の表面上の任意の位置に第１の単結
晶半導体層２２０、および第２の単結晶半導体層２３０
を形成することができる。また、Ｎチャネル型のＭＩＳ
型トランジスタやＰチャネル型のＭＩＳ型トランジスタ
などで単結晶半導体層膜厚を最適化することもできる。

【００４４】［実施の形態２］図３（Ａ）〜（Ｄ）、お
よび図４（Ａ）〜（Ｃ）はそれぞれ、本発明の実施の形
態２に係るＳＯＩ構造の半導体基板（貼り合せ基板）の
製造工程のうち、特徴的な工程を示す工程断面図であ
る。なお、本形態は、基本的な内容が実施の形態１と同
様であるため、共通する機能を有する部分には同一の符
号を付してそれらの説明を省略する。

【００４５】本形態では、まず、図３（Ａ）に示すよう
に、厚さが例えば、６００μｍの単結晶シリコン基板２
００（単結晶半導体基板）の第１の面２０１および第２
の面２０２のうち、第１の面２０１の全面にシリコン酸
化膜およびシリコン窒化膜をこの順に積層した後、シリ
コン酸化膜およびシリコン窒化膜をフォトリソグラフィ
技術を用いて、パターニングし、単結晶シリコン基板２
００の第１の面２０１には、シリコン窒化膜２７０から
なる耐酸化マスク層２７５を形成する。なお、耐酸化マ
スク層２７５と単結晶シリコン基板２００との間には薄
いシリコン酸化膜２６０が介在している。

【００４６】ここで、本形態では、耐酸化マスク層２７
５では、薄い単結晶半導体領域を形成すべき部分に開口
２７６が形成されているとともに、後述する素子分離用
の局所酸化膜が形成される予定の部分にも開口２７７が
形成されている。

【００４７】次に、図３（Ｂ）に示すように、水蒸気を
含む雰囲気での熱処理によって、結晶シリコン基板２０
０の第1の面２０１で耐酸化マスク層２７５の開口２７
６、２７から露出している部分を酸化し、シリコン酸化
膜からなる犠牲酸化膜２１０、２１１を形成する（犠牲
酸化工程）。

【００４８】次に、シリコン窒化膜２７０からなる耐酸
化マスク層２７５、および緩衝用のシリコン酸化膜２６
０を除去した後、ＣＭＰ法によって、犠牲酸化膜２１
０、２１１によって生じた凸部を除去し、図３（Ｃ）に
示すように、第１の面２０１側を平坦化する（平坦化工
程）。このＣＭＰ法において、シリコン酸化膜とシリコ
ン窒化膜の化学的性質の差を利用すれば、シリコン窒化
膜からなる耐酸化マスク層２７５をストッパとして利用
できる。

【００４９】次に、図３（Ｄ）に示すように、実施の形
態１で説明した方法と同様な方法で単結晶シリコン基板
２００の第１の面２０１と支持基板５００の表面とを絶
縁膜５５０を介して貼り合わせて貼り合わせ基板６００
（半導体基板）を形成する（貼り合せ工程）。

【００５０】このような貼り合わせ基板６００におい
て、犠牲酸化膜２１０は単結晶シリコン基板２００を部
分的に酸化してなるものであるため、その上層には、薄
い第１の単結晶半導体層２２０が残される。これに対し
て、単結晶シリコン基板２００において犠牲酸化膜２１
０が形成されなかった領域には、犠牲酸化膜２１０を平
坦化した後に残る酸化膜の厚さ相当の厚い第２の単結晶
半導体層２３０が形成され、その厚さは、第１の単結晶
半導体層２２０と比較してかなり分厚い。また、第１の
単結晶半導体層２２０および第２の単結晶半導体層２３
０のいずれにおいても、その下層側には、犠牲酸化膜２
１０および絶縁膜５５０が形成されている。さらに、第
２の単結晶半導体層２３０には犠牲酸化膜２１１が局所
酸化膜のように形成されている。

【００５１】このようにして製造した貼り合せ基板６０
０を用いて各種の半導体装置を製造する際には、図４
（Ａ）に示すように、貼り合せ基板６００において表面
側に位置する単結晶シリコン基板２００の第２の面２０
２の全面に、シリコン酸化膜およびシリコン窒化膜をこ
の順に積層した後、シリコン酸化膜およびシリコン窒化
膜をフォトリソグラフィ技術を用いてパターニングし、
単結晶シリコン基板２００の第２の面２０２に、シリコ
ン窒化膜からなる耐酸化マスク層２８５を形成する。な
お、耐酸化マスク層２８５と単結晶シリコン基板２００
との間には薄いシリコン酸化膜２８６が介在している。

【００５２】ここで、耐酸化マスク層２８５では、素子
分離用の局所酸化膜を形成すべき部分に開口２８７が形
成されており、この開口２８７が形成されている領域
は、図３（Ｂ）を参照して説明した工程で犠牲酸化膜２
１１を形成した領域と平面的に重なっている。

【００５３】次に、図４（Ｂ）に示すように、水蒸気を
含む雰囲気での熱処理によって、結晶シリコン基板２０
０の第２の面２０２で耐酸化マスク層２８５の開口２８
７から露出している部分を酸化し、シリコン酸化膜から
なる局所酸化膜２９０を形成する。その結果、局所酸化
膜２９０は、底部が犠牲酸化膜２１１と繋がる。

【００５４】次に、図４（Ｃ）に示すように、シリコン
窒化膜からなる耐酸化マスク層２８５、および緩衝用の
シリコン酸化膜２７６を除去する。

【００５５】その結果、貼り合せ基板６００において、
第２の単結晶半導体層２３０には、短い酸化時間で局所
酸化膜２９０、犠牲酸化膜２１１および絶縁膜５５０で
完全に絶縁分離された素子形成領域２３５を形成するこ
とができる。なお、局所酸化膜２９０が犠牲酸化膜２１
１とつながらないようにして、周辺回路のボディコンタ
クトを一括でとってもよい。なお、ここではＬＯＣＯＳ
分離（LOcal Oxydation of Si）技術によって素子分離
を行っているが、これに限らず、例えばメサ分離或いは
トレンチ分離を行っても良い。また、第１の単結晶半導
体層と第２の単結晶半導体層の素子分離領域の半導体層
の厚さが同じであるため、同時に素子分離を行うことが
容易となる。

【００５６】［実施の形態３］上記の実施の形態１、２
で説明したいずれの方法も各種半導体装置の製造に適用
できる。そこで、本形態では、実施の形態１で説明した
貼り合せ基板６００を用いて、液晶装置のアクティブマ
トリクス基板（半導体装置）を構成した例を説明する。

【００５７】（液晶装置の全体構成）図５は、液晶装置
をその上に形成された各構成要素と共に対向基板の側か
ら見た平面図であり、図６は、対向基板を含めて示す図
５のＨ−Ｈ′断面図である。

【００５８】図５において、液晶装置１００のアクティ
ブマトリクス基板１０の上には、シール材５２がその縁
に沿って設けれられており、その内側領域には、遮光性
材料からなる額縁５３が形成されている。シール材５２
の外側の領域には、データ線駆動回路１０１および実装
端子１０２がアクティブマトリクス基板１０の一辺に沿
って設けられており、走査線駆動回路１０４が、この一
辺に隣接する２辺に沿って形成されている。

【００５９】走査線に供給される走査信号の遅延が問題
にならないのならば、走査線駆動回路１０４は片側だけ
でも良いことは言うまでもない。また、データ線駆動回
路１０１を画像表示領域１０ａの辺に沿って両側に配列
しても良い。例えば、奇数列のデータ線は画像表示領域
１０ａの一方の辺に沿って配設されたデータ線駆動回路
から画像信号を供給し、偶数列のデータ線は画像表示領
域１０ａの反対側の辺に沿って配設されたデータ線駆動
回路から画像信号を供給するようにしても良い。この様
にデータ線を櫛歯状に駆動するようにすれば、データ線
駆動回路１０１の形成面積を拡張することが出来るた
め、複雑な回路を構成することが可能となる。更にアク
ティブマトリクス基板１０の残る一辺には、画像表示領
域１０ａの両側に設けられた走査線駆動回路１０４間を
つなぐための複数の配線１０５が設けられており、更
に、額縁５３の下などを利用して、プリチャージ回路や
検査回路が設けられることもある。また、対向基板２０
のコーナー部の少なくとも１箇所においては、アクティ
ブマトリクス基板１０と対向基板２０との間で電気的導
通をとるための上下導通材１０６が形成されている。

【００６０】そして、図６に示すように、図５に示した
シール材５２とほぼ同じ輪郭をもつ対向基板２０がこの
シール材５２によりアクティブマトリクス基板１０に固
着されている。なお、シール材５２は、アクティブマト
リクス基板１０と対向基板２０とをそれらの周辺で貼り
合わせるための光硬化樹脂や熱硬化性樹脂などからなる
接着剤であり、両基板間の距離を所定値とするためのグ
ラスファイバー、あるいはガラスビーズ等のギャップ材
が配合されている。

【００６１】詳しくは後述するが、アクティブマトリク
ス基板１０には、画素電極９aがマトリクス状に形成さ
れている。これに対して、対向基板２０には、アクティ
ブマトリクス基板１０に形成されている画素電極（後述
する）の縦横の境界領域と対向する領域にブラックマト
リクス、あるいはブラックストライプなどと称せられる
遮光膜２３が形成され、その上層側には、ＩＴＯ膜から
なる対向電極２１が形成されている。

【００６２】このように形成した液晶装置は、たとえ
ば、後述する投射型液晶表示装置（液晶プロジェクタ）
において使用される。この場合、３枚の液晶装置１００
がＲＧＢ用のライトバルブとして各々使用され、各液晶
装置１００の各々には、ＲＧＢ色分解用のダイクロイッ
クミラーを介して分解された各色の光が投射光として各
々入射されることになる。従って、前記した各形態の液
晶装置１００にはカラーフィルタが形成されていない。

【００６３】但し、対向基板２０において各画素電極９
ａに対向する領域にＲＧＢのカラーフィルタをその保護
膜とともに形成することにより、投射型液晶表示装置以
外にも、後述するモバイルコンピュータ、携帯電話機、
液晶テレビなどといった電子機器のカラー液晶表示装置
として用いることができる。

【００６４】さらに、対向基板２０に対して、各画素に
対応するようにマイクロレンズを形成することにより、
入射光の画素電極９ａに対する集光効率を高めることが
できるので、明るい表示を行うことができる。さらにま
た、対向基板２０に何層もの屈折率の異なる干渉層を積
層することにより、光の干渉作用を利用して、ＲＧＢ色
をつくり出すダイクロイックフィルタを形成してもよ
い。このダイクロイックフィルタ付きの対向基板によれ
ば、より明るいカラー表示を行うことができる。

【００６５】（液晶装置１００の構成および動作）次
に、アクティブマトリクス型の液晶装置（電気光学装
置）の電気的構成および動作について、図７ないし図９
を参照して説明する。

【００６６】図７は、液晶装置１００の画像表示領域１
０aを構成するためにマトリクス状に形成された複数の
画素における各種素子、および配線などの等価回路図で
ある。図８は、データ線、走査線、画素電極などが形成
されたアクティブマトリクス基板において相隣接する画
素の平面図である。図９は、図８のＡ−Ａ′線に相当す
る位置での断面、およびアクティブマトリクス基板と対
向基板との間に電気光学物質としての液晶を封入した状
態の断面を示す説明図である。なお、これらの図におい
ては、各層や各部材を図面上で認識可能な程度の大きさ
とするため、各層や各部材毎に縮尺を異ならしめてあ
る。

【００６７】図７において、液晶装置１００の画像表示
領域１０aにおいて、マトリクス状に形成された複数の
画素の各々には、画素電極９ａ、および画素電極９ａを
制御するための画素スイッチング用のＭＩＳ形トランジ
スタ３０が形成されており、画素信号を供給するデータ
線６ａが当該ＭＩＳ形トランジスタ３０のソースに電気
的に接続されている。データ線６ａに書き込む画素信号
Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。
また、ＭＩＳ形トランジスタ３０のゲートには走査線３
ａが電気的に接続されており、所定のタイミングで、走
査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍ
を、この順に線順次で印加するように構成されている。
画素電極９ａは、ＭＩＳ形トランジスタ３０のドレイン
に電気的に接続されており、スイッチング素子であるＭ
ＩＳ形トランジスタ３０を一定期間だけそのオン状態と
することにより、データ線６ａから供給される画素信号
Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書
き込む。このようにして画素電極９ａを介して液晶に書
き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓ
ｎは、後述する対向基板に形成された対向電極との間で
一定期間保持される。

【００６８】ここで、保持された画素信号がリークする
のを防ぐことを目的に、画素電極９ａと対向電極との間
に形成される液晶容量と並列に蓄積容量７０（キャパシ
タ）を付加することがある。この蓄積容量７０によっ
て、画素電極９ａの電圧は、例えば、ソース電圧が印加
された時間よりも３桁も長い時間だけ保持される。これ
により、電荷の保持特性は改善され、コントラスト比の
高い表示を行うことのできる液晶装置が実現できる。な
お、蓄積容量７０を形成する方法としては、容量を形成
するための配線である容量線３ｂとの間に形成する場
合、あるいは前段の走査線３ａとの間に形成する場合も
いずれであってもよい。

【００６９】図８において、液晶装置１００のアクティ
ブマトリクス基板１０上には、マトリクス状に複数の透
明な画素電極９ａ（点線で囲まれた領域）が各画素毎に
形成され、画素電極９ａの縦横の境界領域に沿ってデー
タ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示
す）、および容量線３ｂ（実線で示す）が形成されてい
る。

【００７０】図９に示すように、液晶装置１００は、ア
クティブマトリクス基板１０と、これに対向配置される
対向基板２０とを備えている。

【００７１】本形態において、アクティブマトリクス基
板１０の基体は、後述する貼り合せ基板６００からな
り、対向基板２０の基体は、石英基板や耐熱性ガラス板
などの透明基板２０ｂからなる。アクティブマトリクス
基板１０には画素電極９ａが形成されており、その上側
には、ラビング処理等の所定の配向処理が施された配向
膜１６が形成されている。画素電極９ａは、たとえばＩ
ＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）膜等の透明
な導電性薄膜からなる。また、配向膜１６は、たとえば
ポリイミド薄膜などの有機薄膜に対してラビング処理を
行うことにより形成される。なお、対向基板２０におい
て、対向電極２１の上層側にも、ポリイミド膜からなる
配向膜２２が形成され、この配向膜２２も、ポリイミド
膜に対してラビング処理が施された膜である。

【００７２】アクティブマトリクス基板１０の画像表示
領域１０ａにおいて、各画素電極９ａに隣接する位置に
は、各画素電極９ａをスイッチング制御する画素スイッ
チング用のＭＩＳ形トランジスタ３０が形成されてい
る。また、貼り合せ基板６００の内部には、ＭＩＳ形ト
ランジスタ３０と平面的に重なる領域に、クロム膜など
からなる遮光膜１１ａが形成されている。この遮光膜１
１ａの表面側には層間絶縁膜１２が形成され、この層間
絶縁膜１２の表面側にＭＩＳ形トランジスタ３０が形成
されている。すなわち、層間絶縁膜１２は、ＭＩＳ形ト
ランジスタ３０を構成する半導体層１ａを遮光膜１１ａ
から電気的に絶縁するために設けられるものである。な
お、遮光膜１１ａは、層間絶縁膜１２に形成されたコン
タクトホール１３を介して容量線３ｂに電気的に接続し
ている。

【００７３】図８および図９に示すように、画素スイッ
チング用のＭＩＳ形トランジスタ３０は、ＬＤＤ（Ｌｉ
ｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を有してお
り、半導体層１ａには、走査線３ａからの電界によりチ
ャネルが形成されるチャネル領域１ａ′、低濃度ソース
領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域
１ｄ、並びに高濃度ドレイン領域１ｅが形成されてい
る。また、半導体層１ａの上層側には、この半導体層１
ａと走査線３ａとを絶縁するゲート絶縁膜２が形成され
ている。

【００７４】ここで、半導体層１ａは、後述する方法で
形成された単結晶シリコン層である。

【００７５】このように構成したＭＩＳ形トランジスタ
３０の表面側には、シリコン酸化膜からなる層間絶縁膜
４、７が形成されている。層間絶縁膜４の表面には、デ
ータ線６ａが形成され、このデータ線６ａは、層間絶縁
膜４に形成されたコンタクトホール５を介して高濃度ソ
ース領域１ｄに電気的に接続している。層間絶縁膜７の
表面にはＩＴＯ膜からなる画素電極９ａが形成されてい
る。画素電極９ａは、層間絶縁膜４、７およびゲート絶
縁膜２に形成されたコンタクトホール８を介して高濃度
ドレイン領域１eに電気的に接続している。この画素電
極９ａの表面側にはポリイミド膜からなる配向膜１６が
形成されている。この配向膜１６は、ポリイミド膜に対
してラビング処理が施された膜である。

【００７６】また、高濃度ドレイン領域１ｅからの延設
部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同
時形成された絶縁膜（誘電体膜）を介して、走査線３ａ
と同層の容量線３ｂが上電極として対向することによ
り、蓄積容量７０が構成されている。

【００７７】なお、ＭＩＳ形トランジスタ３０は、好ま
しくは上述のようにＬＤＤ構造をもつが、低濃度ソース
領域１ｂ、および低濃度ドレイン領域１ｃに相当する領
域に不純物イオンの打ち込みを行わないオフセット構造
を有していてもよい。また、ＭＩＳ形トランジスタ３０
は、ゲート電極（走査線３ａの一部）をマスクとして高
濃度で不純物イオンを打ち込み、自己整合的に高濃度の
ソースおよびドレイン領域を形成したセルフアライン型
のＴＦＴであってもよい。また、本形態では、ＭＩＳ形
トランジスタ３０のゲート電極（走査線３ａ）をソース
−ドレイン領域の間に１個のみ配置したシングルゲート
構造としたが、これらの間に２個以上のゲート電極を配
置してもよい。この際、各々のゲート電極には同一の信
号が印加されるようにする。このようにデュアルゲート
（ダブルゲート）、あるいはトリプルゲート以上でＭＩ
Ｓ形トランジスタ３０を構成すれば、チャネルとソース
−ドレイン領域の接合部でのリーク電流を防止でき、オ
フ時の電流を低減することが出来る。これらのゲート電
極の少なくとも１個をＬＤＤ構造或いはオフセット構造
にすれば、さらにオフ電流を低減でき、安定したスイッ
チング素子を得ることができる。

【００７８】このように構成したアクティブマトリクス
基板１０と対向基板２０とは、画素電極９ａと対向電極
２１とが対面するように配置され、かつ、これらの基板
間には、前記のシール材５３（図５および図６を参照）
により囲まれた空間内に電気光学物質としての液晶５０
が封入され、挟持される。液晶５０は、画素電極９ａか
らの電界が印加されていない状態で配向膜により所定の
配向状態をとる。液晶５０は、例えば一種または数種の
ネマティック液晶を混合したものなどからなる。

【００７９】なお、対向基板２０およびアクティブマト
リクス基板１０の光入射側の面あるいは光出射側には、
使用する液晶５０の種類、すなわち、ＴＮ（ツイステッ
ドネマティック）モード、ＳＴＮ（スーパーＴＮ）モー
ド等々の動作モードや、ノーマリホワイトモード／ノー
マリブラックモードの別に応じて、偏光フィルム、位相
差フィルム、偏光板などが所定の向きに配置される。

【００８０】（駆動回路の構成）再び図５において、本
形態の液晶装置１００では、アクティブマトリクス基板
１０の表面側のうち、画像表示領域１０ａの周辺領域を
利用してデータ線駆動回路１０１および走査線駆動回路
１０４（周辺回路）が形成されている。このようなデー
タ線駆動回路１０１および走査線駆動回路１０４は、基
本的には、図１０および図１１に示すＮチャネル型のＭ
ＩＳ形トランジスタとＰチャネル型のＭＩＳ形トランジ
スタとによって構成されている。

【００８１】図１０は、走査線駆動回路１０４およびデ
ータ線駆動回路１０１等の周辺回路を構成するＭＩＳ形
トランジスタの構成を示す平面図である。図１１は、こ
の周辺回路を構成するＭＩＳ形トランジスタを図１０の
Ｂ−Ｂ′線で切断したときの断面図である。なお、図１
０にはアクティブマトリクス基板１０の画像表示領域１
０ａに形成した画素スイッチング用ＭＩＳ形トランジス
タ３０も示してある。

【００８２】図１０および図１１において、周辺回路を
構成するＭＩＳ形トランジスタは、Ｐチャネル型のＭＩ
Ｓ形トランジスタ８０とＮチャネル型のＭＩＳ形トラン
ジスタ９０とからなる相補型ＭＩＳ形トランジスタとし
て構成されている。これらの駆動回路用のＭＩＳ形トラ
ンジスタ８０、９０を構成する半導体層６０（輪郭を点
線で示す）は、貼り合せ基板６００上に形成された層間
絶縁膜１２を介して島状に形成されている。

【００８３】ＭＩＳ形トランジスタ８０、９０には、高
電位線７１と低電位線７２がコンタクトホール６３、６
４を介して、半導体層６０のソース領域に電気的にそれ
ぞれ接続されている。また、入力配線６６は、共通のゲ
ート電極６５にそれぞれ接続されており、出力配線６７
は、コンタクトホール６８、６９を介して、半導体層６
０のドレイン領域に電気的にそれぞれ接続されている。

【００８４】このような周辺回路領域も、画像表示領域
１０ａと同様なプロセスを経て形成されるため、周辺回
路領域にも、層間絶縁膜４、７およびゲート絶縁膜２が
形成されている。また、駆動回路用のＭＩＳ形トランジ
スタ８０、９０も、画素スイッチング用のＭＩＳ形トラ
ンジスタ３０と同様、ＬＤＤ構造を有しており、チャネ
ル型成領域８１、９１の両側には、高濃度ソース領域８
２、９２および低濃度ソース領域８３、９３からなるソ
ース領域と、高濃度ドレイン領域８４、９４および低濃
度ドレイン領域８５、９５からなるドレイン領域とを備
えている。

【００８５】また、半導体層６０は、半導体層１ａと同
様、後述する方法で形成された単結晶シリコン層であ
る。

【００８６】（画像表示領域と周辺回路領域との相違）
このように構成した画像表示領域１０ａおよび周辺回路
領域においては、図１１からわかるように、画素スイッ
チング用のＭＩＳ形トランジスタ３０を構成する半導体
層１ａは、駆動回路用のＭＩＳ形トランジスタ８０、９
０を構成する半導体層６０と比較して薄く形成されてい
る。例えば、画素スイッチング用のＭＩＳ形トランジス
タ３０を構成する半導体層１ａは、厚さが１００ｎｍ以
下の単結晶シリコン層であり、駆動回路用のＭＩＳ形ト
ランジスタ８０、９０を構成する半導体層６０は、厚さ
が２００〜５００ｎｍ程度の単結晶シリコン層である。

【００８７】このため、画素スイッチング用のＭＩＳ形
トランジスタ３０では、それを構成する半導体層１ａが
薄いので、光リーク電流を抑制することができる。これ
に対して、駆動回路用のＭＩＳ形トランジスタ８０、９
０では、それを構成する半導体層６０が厚いため、シー
ト抵抗が低い分、大電流を流せるなど、高速動作が可能
である。

【００８８】（アクティブマトリクス基板の製造方法）
このような構成のアクティブマトリクス基板１０を製造
するには、実施の形態１で説明した方法を用いて貼り合
せ基板６００を製造する。但し、本形態では、以下に説
明するように、貼り合せ基板６００の内部に遮光膜１１
ａ（図９を参照）を形成しておく。

【００８９】図１２〜図１６はいずれも、本形態のアク
ティブマトリクス基板１０の製造方法を示す工程断面図
である。

【００９０】本形態では、まず、図１２（Ａ）に示すよ
うに、単結晶シリコン基板２００（単結晶半導体基板）
の第１の面２０１および第２の面２０２のうち、第１の
面２０１の全面にシリコン酸化膜およびシリコン窒化膜
２７０をこの順に積層した後、シリコン酸化膜およびシ
リコン窒化膜をフォトリソグラフィ技術を用いてパター
ニングし、シリコン窒化膜からなる耐酸化マスク層２７
５を形成する。この耐酸化性マスク層２７５には、液晶
装置の画像表示領域１０ａに相当する領域が開口になっ
ており、耐酸化マスク層２７５は、画像表示領域１０ａ
の周辺に形成される周辺回路領域を覆っている。なお、
耐酸化マスク層２７５と単結晶シリコン基板２００との
間には、応力などを緩和する薄いシリコン酸化膜２６０
が介在している。ここで、シリコン酸化膜２６０は、省
略することも可能である。

【００９１】次に、図１２（Ｂ）に示すように、水蒸気
を含む雰囲気での熱処理によって、結晶シリコン基板２
００の第１の面２０１で耐酸化マスク層２７５の開口２
７６から露出している部分を酸化し、シリコン酸化膜か
らなる犠牲酸化膜２１０を形成する（犠牲酸化工程）。

【００９２】次に、シリコン窒化膜からなる耐酸化マス
ク層２７５、および緩衝用のシリコン酸化膜２６０を除
去した後、ＣＭＰ法によって、犠牲酸化膜２１０によっ
て生じた凸部を除去し、図１２（Ｃ）に示すように、第
１の面２０１側を平坦化する（平坦化工程）。

【００９３】次に、図１３（Ａ）に示すように、石英基
板あるいは耐熱性ガラス基板などどといった透光性を備
えた支持基板５００の表面全体に、タングステンシリサ
イド膜などといった遮光膜を形成した後、この遮光膜を
フォトリソグラフィ技術を用いてパターニングし、遮光
膜１１ａを形成する。次に、支持基板５００の表面全体
に、スパッタリング法、ＣＶＤ法などにより、シリコン
酸化膜、ＮＳＧ（ノンドープトシリケートガラス）、Ｐ
ＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケ
ートガラス）、ＢＰＳＧ（ボロンリンシリケートガラ
ス）などの酸化膜５１０を形成した後、この酸化膜５１
０の表面をＣＭＰ法などの方法を用いて研磨して、表面
を平坦化しておく。ここで、酸化膜５１０の膜厚は、例
えば、約４００〜１０００ｎｍ、より好ましくは８００
ｎｍ程度とする。

【００９４】支持基板５００については、好ましくは窒
素ガスなどの不活性ガス雰囲気下、約８５０〜１３００
℃、より好ましくは１０００℃の高温でアニール処理
し、後に実施される高温プロセスにおいて歪みが発生し
ないように前処理しておくことが望ましい。すなわち、
製造工程おいて処理される最高温度に合わせて、支持基
板５００を同じ温度かそれ以上の温度で熱処理しておく
ことが望ましい。

【００９５】これに対して、単結晶シリコン基板２００
の第１の面２０１の側に酸化膜２４０を形成した後、Ｃ
ＭＰ法などの方法を用いて研磨して、表面を平坦化して
おく。この絶縁膜２４０の形成方法には、特に限定され
るものではないが、単結晶シリコン基板２００の裏面に
ＣＶＤ法により酸化膜を形成する方法などがある。ここ
で、単結晶シリコン基板２００が厚さ３００μｍ〜９０
０μｍであれば、絶縁膜２４０は、例えば、２００ｎｍ
〜８００ｎｍの厚さとする。続いて、第１の面２０１側
から水素イオン４をシリコン酸化膜２１０が形成された
単結晶シリコン基板２００に注入する。この時のイオン
注入条件は例えば、加速エネルギー１００ｋｅＶ、ドー
ズ量５×１０¹⁶ｃｍ^-2〜１０×１０¹⁶ｃｍ^-2である。

【００９６】このような酸化膜２４０、５１０は、単結
晶シリコン基板２００と支持基板５００の密着性を確保
するために設けられるものである。

【００９７】次に、図１３（Ｂ）に示すように、単結晶
シリコン基板２００の第１の面５０１と、支持基板５０
０の表面とを絶縁膜２４０、５１０が接合面となるよう
に重ねて、図１３（Ｃ）に示すように、単結晶シリコン
基板２００と支持基板５００とを貼り合わせ、単結晶シ
リコン基板２００と支持基板５００とが層間絶縁膜１２
（酸化膜２４０、５１０）を介して貼り合わされた貼り
合わせ基板６００（半導体基板）を形成する（貼り合せ
工程）。続いて、例えば、４００℃〜６００℃の低温で
熱処理することにより、前記イオン注入層の位置で単結
晶シリコン基板２００が分離切断され、単結晶シリコン
層が薄膜化される。なお、上記の分離切断により露出し
た単結晶半導体層２２０の表面は数ｎｍ程度の凹凸を有
するため、ＣＭＰ法により平滑化を行うか、もしくは水
素雰囲気中で熱処理を行う水素アニール法によって表面
の平滑化しておくことが好ましい。

【００９８】このようにして形成した貼り合わせ基板６
００において、犠牲酸化膜２１０は単結晶シリコン基板
２００を部分的に酸化してなるものであるため、画像表
示領域１ａでは犠牲酸化膜２１０の上層に、薄い第１の
単結晶半導体層２２０が残される。これに対して、単結
晶シリコン基板２００において犠牲酸化膜２１０が形成
されなかった周辺回路領域には、犠牲酸化膜２１０を平
坦化した後に残る酸化膜の厚さ相当の厚い第２の単結晶
半導体層２３０が形成され、その厚さは、第１の単結晶
半導体層２２０と比較してかなり分厚い。また、第１の
単結晶半導体層２２０および第２の単結晶半導体層２３
０のいずれにおいても、その下層側には、犠牲酸化膜２
１０および層間絶縁膜１２が形成されている。

【００９９】次に、図１４（Ａ）に示すように、フォト
リソグラフィ技術を用いて、第１の単結晶半導体層２２
０および第２の単結晶半導体層２３０をパターニング
し、画素スイッチング用のＭＩＳ形トランジスタ３０を
構成する半導体層１ａと、駆動回路用のＭＩＳ形トラン
ジスタ８０、９０を構成する半導体層６０とを島状に形
成する。ここで、画素スイッチング用のＭＩＳ形トラン
ジスタ３０を構成する半導体層１ａは、厚さが１００ｎ
ｍ以下の単結晶シリコン層であり、駆動回路用のＭＩＳ
形トランジスタ８０、９０を構成する半導体層６０は、
厚さが２００〜５００ｎｍ程度の単結晶シリコン層であ
る。

【０１００】次に、図１４（Ｂ）に示すように、熱酸化
法などを用いて、半導体膜１ａ、６０の表面にシリコン
酸化膜からなるゲート絶縁膜２を形成する。なお、図示
を省略するが、所定のレジストマスクを介して半導体膜
１ａの延設部分１ｆに不純物イオンを打ち込んで、容量
線３ｂとの間に蓄積容量７０を構成するための下電極を
形成する。

【０１０１】次に、スパッタ法などにより、基板表面全
体に、走査線３ａ、容量線３ｂ、およびゲート電極６５
を形成するための多結晶シリコン膜、およびモリブデン
膜、タングステン膜、チタン膜、コバルト膜、またはこ
れらの金属のシリサイド膜からなる導電膜を３５０ｎｍ
程度の厚さに形成した後、図１４（Ｃ）に示すように、
フォトリソグラフィ技術を用いてパターニングし、走査
線３ａ、容量線３ｂ、およびゲート電極６５を形成す
る。

【０１０２】次に、図１５（Ａ）に示すように、Ｐチャ
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０をレジストマスク３０１で覆っ
た状態で、画素スイッチング用のＭＩＳ形トランジスタ
３０を構成する半導体層１ａと、Ｎチャネル型の駆動回
路用のＭＩＳ形トランジスタ９０を構成する半導体層６
０とに対して、走査線３ａやゲート電極６５をマスクと
して、約０．１×１０ ¹³／ｃｍ² 〜約１０×１０¹³／ｃ
ｍ² のドーズ量で低濃度の不純物イオン（リンイオン）
を打ち込んで、走査線３ａに対して自己整合的に低濃度
ソース領域１ｂ、９３、および低濃度ドレイン領域１
ｃ、９５を形成する。ここで、走査線３ａの真下に位置
しているため、不純物イオンが導入されなかった部分は
半導体膜１ａのままのチャネル領域１ａ′、９１とな
る。

【０１０３】次に、図１５（Ａ）に示すように、走査線
３ａおよびゲート電極６５より幅が広く、かつ、Ｐチャ
ネル型の駆動回路用のＭＩＳ形トランジスタ８０を形成
するための半導体層６０を覆うレジストマスク３０２を
形成し、この状態で、高濃度の不純物イオン（リンイオ
ン）を約０．１×１０¹⁵／ｃｍ² 〜約１０×１０¹⁵／ｃ
ｍ² のドーズ量で打ち込み、高濃度ソース領域１ｂ、９
２、およびドレイン領域１ｄ、９４を形成する。

【０１０４】なお、図示を省略するが、Ｎチャネル型の
ＭＩＳ形トランジスタ３０、９０の側を覆った状態でゲ
ート電極６５をマスクとして、Ｐチャネル型の駆動回路
用のＭＩＳ形トランジスタ８０を形成するための半導体
層６０に対して、約０．１×１０¹⁵／ｃｍ² 〜約１０×
１０¹⁵／ｃｍ² のドーズ量でボロンイオンを打ち込んだ
後、ゲート電極６５より幅の広いマスクを形成した状態
で、Ｐチャネル型の駆動回路用のＭＩＳ形トランジスタ
８０を形成するための半導体層６０に対して高濃度の不
純物（ボロンイオン）を約０．１×１０¹⁵／ｃｍ² 〜約
１０×１０¹⁵／ｃｍ² のドーズ量で打ち込んで、図１５
（Ｃ）に示すように、低濃度ソース領域８３、低濃度ド
レイン領域８５、およびチャネル領域８１を形成すると
ともに、高濃度ソース領域８２、およびドレイン領域８
４を形成する。

【０１０５】次に、走査線３ａの表面側にＣＶＤ法など
により、シリコン酸化膜などからなる層間絶縁膜４を形
成した後、フォトリソグラフィ技術を用いて、コンタク
トホール５、６３、６８、６９、６４をそれぞれ形成す
る。

【０１０６】次に、図１６（Ａ）に示すように、層間絶
縁膜４の表面側に、データ線６ａ（ソース電極）などを
構成するためのアルミニウム膜、チタンナイトライド
膜、チタン膜、またはこれらの金属のいずれかを主成分
とする合金膜からなる導電膜をスパッタ法などで３５０
ｎｍ程度の厚さに形成した後、フォトリソグラフィ技術
を用いてパターニングし、データ線６ａ、高電位線７
１、低電位線７２、入力配線６６、出力配線６７を形成
する。その結果、周辺回路領域では、Ｐチャネル型およ
びＮチャネル型のＭＩＳ形トランジスタ８０、９０が完
成する。

【０１０７】次に、図１６（Ｂ）に示すように、データ
線６ａなどの表面側にプラズマＣＶＤ法などにより、シ
リコン窒化膜あるいはシリコン酸化膜などからなる層間
絶縁膜７を形成した後、フォトリソグラフィ技術を用い
て、ゲート絶縁膜２、層間絶縁膜４、７にコンタクトホ
ール８を形成する。

【０１０８】しかる後に、図９および図１１に示すよう
に、画素電極９ａを所定パターンに形成した後、配向膜
１６を形成する。その結果、アクティブマトリクス基板
１０が完成する。

【０１０９】［電子機器への適用］次に、電気光学装置
を備えた電子機器の一例として投射型液晶表示装置を、
図１７、図１８を参照して説明する。

【０１１０】まず、図１７には、上記の各形態に係る電
気光学装置と同様に構成された液晶装置１００を備えた
電子機器の構成をブロック図で示してある。

【０１１１】図１７において、電子機器が、表示情報出
力源１０００、表示情報処理回路１００２、駆動回路１
００４、液晶装置１００、クロック発生回路１００８、
および電源回路１０１０を含んで構成される。表示情報
出力源１０００は、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）、ＲＡＭ（ＲａｎｄａｍＡｃｃｅｓｓＭｅ
ｍｏｒｙ）、光ディスクなどのメモリ、テレビ信号の画
信号を同調して出力する同調回路などを含んで構成さ
れ、クロック発生回路１００８からのクロックに基づい
て、所定フォーマットの画像信号を処理して表示情報処
理回路１００２に出力する。この表示情報出力回路１０
０２は、たとえば増幅・極性反転回路、相展開回路、ロ
ーテーション回路、ガンマ補正回路、あるいはクランプ
回路等の周知の各種処理回路を含んで構成され、クロッ
ク信号に基づいて入力された表示情報からデジタル信号
を順次生成し、クロック信号ＣＬＫとともに駆動回路１
００４に出力する。駆動回路１００４は、液晶装置１０
０を駆動する。電源回路１０１０は、上述の各回路に所
定の電源を供給する。なお、液晶装置１００を構成する
アクティブマトリクス基板の上に駆動回路１００４を形
成してもよく、それに加えて、表示情報処理回路１００
２もアクティブマトリクス基板の上に形成してもよい。

【０１１２】このような構成の電子機器としては、図１
８を参照して後述する投射型液晶表示装置（液晶プロジ
ェクタ）、マルチメディア対応のパーソナルコンピュー
タ（ＰＣ）、およびエンジニアリング・ワークステーシ
ョン（ＥＷＳ）、ページャ、あるいは携帯電話、ワード
プロセッサ、テレビ、ビューファインダ型またはモニタ
直視型のビデオテープレコーダ、電子手帳、電子卓上計
算機、カーナビゲーション装置、ＰＯＳ端末、タッチパ
ネルなどを挙げることができる。

【０１１３】図１８に示す投射型液晶表示装置１１００
は、前記の駆動回路１００４がアクティブマトリクス基
板上に搭載された液晶装置１００を含む液晶モジュール
を３個準備し、各々ＲＧＢ用のライトバルブ１００Ｒ、
１００Ｇ、１００Ｂとして用いたプロジェクタとして構
成されている。この液晶プロジェクタ１１００では、メ
タルハライドランプなどの白色光源のランプユニット１
１０２から光が出射されると、３枚のミラー１１０６お
よび２枚のダイクロイックミラー１１０８によって、
Ｒ、Ｇ、Ｂの３原色に対応する光成分Ｒ、Ｇ、Ｂに分離
され（光分離手段）、対応するライトバルブ１００Ｒ、
１００Ｇ、１００Ｂ（液晶装置１００／液晶ライトバル
ブ）に各々導かれる。この際に、光成分Ｂは、光路が長
いので、光損失を防ぐために入射レンズ１１２２、リレ
ーレンズ１１２３、および出射レンズ１１２４からなる
リレーレンズ系１１２１を介して導かれる。そして、ラ
イトバルブ１００Ｒ、１００Ｇ、１００Ｂによって各々
変調された３原色に対応する光成分Ｒ、Ｇ、Ｂは、ダイ
クロイックプリズム１１１２（光合成手段）に３方向か
ら入射され、再度合成された後、投射レンズ１１１４を
介してスクリーン１１２０などにカラー画像として投射
される。

【０１１４】なお、本発明は、上述した各実施形態に限
られるものではなく、請求の範囲及び明細書全体から読
み取れる発明の要旨或いは思想に反しない範囲で適宜変
更可能であり、そのような変更を伴なう電気光学基板装
置、電気光学装置及び電子機器もまた本発明の技術的範
囲に含まれるものである。また、上述した説明にあって
は、電気光学装置を、液晶装置として説明したが、これ
に限るものではなく、エレクトロルミネッセンス（Ｅ
Ｌ）、デジタルマイクロミラーデバイス（ＤＭＤ）、或
いは、プラズマ発光や電子放出による蛍光等を用いた様
々な電気光学素子を用いた電気光学装置および該電気光
学装置を備えた電子機器に対しても適用可能であるとい
うことは言うまでもない。

【０１１５】

【発明の効果】以上説明したように、本発明に係る半導
体基板の製造方法では、単結晶半導体基板の第１の面の
所定領域を選択的に酸化して犠牲酸化膜を形成した後、
単結晶半導体基板の第１の面の側を支持基板と貼り合せ
ると、この貼り合わせ基板からなる半導体基板には、単
結晶半導体基板の第２の面側に、犠牲酸化膜の上層側で
薄く残る第１の単結晶半導体層と、犠牲酸化膜の非形成
領域で厚く残された第２の単結晶半導体層とを備える貼
り合せ基板が形成される。従って、ＳＯＩ構造を有し、
かつ、部分的に異なる厚さの単結晶半導体層を備える半
導体基板を製造することができる。それ故、半導体基板
に形成される個々の半導体デバイスに対して最適な厚さ
の単結晶半導体層を提供できるので、単結晶半導体層に
形成される半導体デバイスの特性を最大限に利用するこ
とができる。また、膜厚調整のためのウエットエッチン
グを行う必要がないため、ウエットエッチングに用いた
エッチング液が単結晶半導体基板と支持基板とを貼り合
せている酸化膜をエッチング除去してしまうということ
がない。それ故、単結晶シリコン基板が支持基板から剥
がれてしまうという問題を回避できる。

【図面の簡単な説明】

【図１】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形
態１に係る半導体基板の製造方法を示す工程断面図であ
る。

【図２】（Ａ）〜（Ｃ）はそれぞれ、本発明の実施の形
態１に係る半導体基板の製造方法を示す工程断面図であ
る。

【図３】（Ａ）〜（Ｄ）はそれぞれ、本発明の実施の形
態２に係る半導体基板の製造方法を示す工程断面図であ
る。

【図４】（Ａ）〜（Ｃ）はそれぞれ、本発明の実施の形
態２に係る半導体基板の製造方法を示す工程断面図であ
る。

【図５】本発明の実施の形態３に係る液晶装置をその上
に形成された各構成要素と共に対向基板の側から見た平
面図である。

【図６】図５のＨ−Ｈ′断面図である。

【図７】液晶装置の画像表示領域において、マトリクス
状に配置された複数の画素に形成された各種素子、配線
などの等価回路図である。

【図８】液晶装置において、アクティブマトリクス基板
に形成された各画素の構成を示す平面図である。

【図９】図５および図６に示す液晶装置の画像表示領域
の一部を図８のＡ−Ａ′線に相当する位置で切断したと
きの断面図である。

【図１０】図５および図６に示す液晶装置の画像表示領
域の周辺領域に形成した回路の平面図である。

【図１１】図１０に示す駆動回路用のＭＩＳ形トランジ
スタの断面図である。

【図１２】（Ａ）〜（Ｃ）は、図５および図６に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。

【図１３】（Ａ）〜（Ｃ）は、図５および図６に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。

【図１４】（Ａ）〜（Ｃ）は、図５および図６に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。

【図１５】（Ａ）〜（Ｃ）は、図５および図６に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。

【図１６】（Ａ）、（Ｂ）は、図５および図６に示す液
晶装置に用いたアクティブマトリクス基板の製造方法を
示す工程断面図である。

【図１７】本発明に係る液晶装置を表示部として用いた
電子機器の回路構成を示すブロック図である。

【図１８】本発明に係る液晶装置を用いた電子機器の一
例としての投射型電気光学装置の光学系の構成を示す断
面図である。

【符号の説明】

１０アクティブマトリクス基板３０画素スイッチング用のＭＩＳ型トランジスタ８１、９１駆動回路用のＭＩＳ型トランジスタ１００液晶装置２００単結晶シリコン基板（単結晶半導体基板）２１０、２１１犠牲酸化膜２２０第1の単結晶半導体層２３０第２の単結晶半導体層２４０、５１０、５５０絶縁膜２７５、２８５耐酸化マスク層２９０局所酸化膜５００支持基板６００貼り合わせ基板（半導体基板）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 21/76 Ｄ 21/76 Ｌ 21/762 21/94 Ａ 29/786 Ｆターム(参考） 2H090 JB02 JB04 JC08 JD01 JD13 LA04 2H092 JA22 JA28 JB56 KA03 KB21 MA25 NA05 NA11 4M108 AB04 AB10 AC21 AC40 AC55 AD01 AD13 5F032 AA03 AA06 AA09 AA13 AA35 AC02 CA17 DA24 DA33 DA71 DA78 5F110 AA26 BB02 BB04 BB05 CC02 DD02 DD03 DD05 DD12 DD13 DD21 EE04 EE05 EE09 EE28 EE44 FF02 FF23 GG02 GG12 GG22 GG24 GG25 HJ01 HJ04 HJ13 HL01 HL03 HL04 HL06 HL23 HM14 HM15 NN02 NN23 NN24 NN35 NN43 NN45 NN46 NN48 NN62 NN65 NN66 NN73 NN78 QQ11 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】単結晶半導体基板の第１の面および第２
の面のうち、第１の面の所定領域を選択的に酸化して犠
牲酸化膜を形成する犠牲酸化工程と、前記単結晶半導体基板の前記第１の面の側を支持基板と
貼り合せて、前記単結晶半導体基板の前記第２の面側
に、前記犠牲酸化膜の上層側で残る第１の単結晶半導体
層と、前記犠牲酸化膜の非形成領域で前記第１の単結晶
半導体層より厚く残された第２の単結晶半導体層とを備
えた貼り合せ基板を形成する貼り合せ工程とを有するこ
とを特徴とする半導体基板の製造方法。
【請求項２】請求項１において、前記犠牲酸化工程で
は、前記単結晶半導体基板の前記第１の面側に所定のマ
スクパターンを備えた耐酸化マスク層を形成し、この状
態で前記単結晶半導体基板を前記第１の面の側から酸化
して前記犠牲酸化膜を形成することを特徴とする半導体
基板の製造方法。
【請求項３】請求項１または２において、前記単結晶
半導体基板は、単結晶シリコン基板であることを特徴と
する半導体基板の製造方法。
【請求項４】請求項１ないし３のいずれかにおいて、
前記犠牲酸化工程の後、前記貼り合せ工程の前に、前記
犠牲酸化膜によって形成された段差を解消して前記第１
の面側を平坦化する平坦化工程を有することを特徴とす
る半導体基板の製造方法。
【請求項５】請求項４において、前記平坦化工程で
は、前記犠牲酸化膜によって生じた凸部を化学機械研磨
法によって除去して前記第１の面側を平坦化することを
特徴とする半導体基板の製造方法。
【請求項６】請求項４において、前記平坦化工程で
は、前記第１の面側に流動性を備えた絶縁材料を塗布し
て前記犠牲酸化膜によって相対的に低くなった部分を埋
めた後、前記第１の面側を化学機械研磨法によって研磨
して前記第１の面側を平坦化することを特徴とする半導
体基板の製造方法。
【請求項７】請求項４において、前記犠牲酸化工程の
後、前記貼り合せ工程の前に、前記耐酸化マスクをスト
ッパにして、前記犠牲酸化膜によって生じた凸部を化学
機械研磨法によって除去して前記第１の面側を平坦化す
る平坦化工程を有することを特徴とする半導体基板の製
造方法。
【請求項８】請求項１ないし７のいずれかにおいて、
前記犠牲酸化工程では、前記第１の面側のうち、前記第
２の単結晶半導体層を素子分離する領域と平面的に重な
る領域にも前記犠牲酸化膜を形成することを特徴とする
半導体基板の製造方法。
【請求項９】請求項８において、前記犠牲酸化膜を形
成した領域と平面的に重なる領域において、前記第１の
単結晶半導体層及び前記第２の単結晶半導体層の素子分
離を同時に行うことを特徴とする半導体基板の製造方
法。
【請求項１０】請求項１ないし８のいずれかにおい
て、前記支持基板は、透光性基板であることを特徴とす
る半導体基板の製造方法。
【請求項１１】請求項1ないし８のいずれかにおい
て、前記支持基板は、ガラス基板であることを特徴とす
る半導体基板の製造方法。
【請求項１２】請求項1ないし８のいずれかにおい
て、前記支持基板は、石英基板であることを特徴とする
半導体基板の製造方法。
【請求項１３】請求項１ないし１２のいずれかに記載
の半導体基板の製造方法で製造したことを特徴とする半
導体基板。
【請求項１４】請求項１３に記載の半導体基板の表面
側のうち、前記第１の単結晶半導体層を利用して画素ス
イッチング用ＭＩＳ形トランジスタをマトリクス状に形
成するとともに、前記第２の単結晶半導体層を利用して
前記画素スイッチング用ＭＩＳ形トランジスタを駆動す
るための駆動回路用ＭＩＳ形トランジスタを形成したこ
とを特徴とする電気光学装置。
【請求項１５】光源と、前記光源から出射される光が
入射されて画像情報に対応した変調を施す請求項１４に
記載の電気光学装置と、前記電気光学装置により変調さ
れた光を投射する投射手段とを具備することを特徴とす
る電子機器。