JPH04323851A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＳＯＩ構造を有する
半導体装置の製造方法に関するものである。

【０００２】

【従来の技術】従来、半導体装置においては、外部から
の影響を受けにくくするために絶縁体上に形成されたＳ
ＯＩデバイスが必要である。又、ＳＯＩ層の厚さを１０
００Å以下にすると電流駆動能力及び移動度を向上させ
ることができ、耐環境性高速素子として機能させること
ができる。

【０００３】

【発明が解決しようとする課題】しかし、従来の技術で
は、ＳＯＩ層の膜厚を１０００Å以下にするには、例え
ば時間制御でＳＯＩ層を研磨する必要があり（特開平１
−３０２７３９号公報等）、精度よくＳＯＩ層を薄くす
ることは困難であった。又、ＳＯＩ層の厚さを変えたい
くつかの領域を同時に形成することも困難である。つま
り、例えば、大電流駆動能力を持つ超薄膜ＳＯＩ素子と
、高耐圧が要求されるような厚いＳＯＩ素子を同時に形
成することが困難である。

【０００４】この発明の目的は、厚さの異なるＳＯＩ層
を高精度に形成できる半導体装置の製造方法を提供する
ことにある。

【０００５】

【課題を解決するための手段】この発明は、第１の半導
体基板の主表面に、選択酸化による厚さの異なるフィー
ルド酸化膜を形成する第１工程と、第１の半導体基板の
主表面側と第２の基板とを接合する第２工程と、前記第
１の半導体基板の裏面側から当該基板を前記フィールド
酸化膜が表れるまで除去する第３工程と、前記第１の半
導体基板の裏面から前記フィールド酸化膜に至る絶縁体
を形成して当該第１の半導体基板を厚さの異なる複数の
半導体層に区画する第４工程とを備えた半導体装置の製
造方法をその要旨とする。

【０００６】

【作用】第１工程により第１の半導体基板の主表面に、
選択酸化による厚さの異なるフィールド酸化膜が形成さ
れ、第２工程により第１の半導体基板の主表面側と第２
の基板とが接合され、第３工程により第１の半導体基板
の裏面側から当該基板がフィールド酸化膜の表れるまで
除去され、第４工程により第１の半導体基板の裏面から
フィールド酸化膜に至る絶縁体が形成されて当該第１の
半導体基板が厚さの異なる複数の半導体層に区画される
。

【０００７】

【実施例】

（第１実施例）以下、この発明を具体化した一実施例を
図面に従って説明する。図１には本実施例の半導体装置
を示し、図２〜９にはその製造工程を示す。まず、図２
に示すように、第１の半導体基板としての単結晶のシリ
コン基板１の主表面にシリコン酸化膜２を形成するとと
もに、その上の所定領域にシリコン窒化膜（Ｓｉ３　Ｎ
４　膜）３を形成する。そして、ＬＯＣＯＳ酸化を行い
フィールド酸化膜４を形成する。その後、図３に示すよ
うに、シリコン窒化膜３における所定領域３ａ以外の同
シリコン窒化膜を除去する。そして、図４に示すように
、再度ＬＯＣＯＳ酸化を行い前記フィールド酸化膜４よ
り薄いフィールド酸化膜５を形成する。この膜厚の調整
は、酸化時間や酸化温度の調整にて行われる。

【０００８】次に、図５に示すように、シリコン基板１
上の全面にポリシリコン層６を形成する。そして、図６
に示すように、ポリシリコン層６を研磨し、その表面に
熱酸化膜７を形成する。一方、図７に示すように、第２
の基板としてのシリコン基板８を用意し、この基板８を
熱酸化膜７を介してシリコン基板１と直接接合する。そ
して、図８に示すように、シリコン基板１の裏面側をフ
ィールド酸化膜４の表面が表れるまで研磨する。

【０００９】さらに、図９に示すように、前記フィール
ド酸化膜５上のシリコン基板１における所定領域にフィ
ールド酸化膜５に至るフィールド酸化膜９ａ，９ｂを形
成する。その結果、シリコン基板１がフィールド酸化膜
４，５，９ａ，９ｂにて第１〜第３の半導体層Ｚ１〜Ｚ
３に区画される。尚、フィールド酸化膜９ａ，９ｂを形
成する代わりにトレンチ構造を用いてもよい。

【００１０】引き続き、図１に示すように、半導体層Ｚ
１〜Ｚ３に通常のＭＯＳ工程を用いてゲート酸化膜１０
及びゲート１１を形成し、さらに、イオン注入等により
所定の導電型の不純物拡散領域を形成し、その後に、層
間絶縁膜１２、電極部１３を形成する。その結果、ｎチ
ャネルＭＯＳトランジスタ１４、ｐチャネルＭＯＳトラ
ンジスタ１５、ｎチャネルパワーＭＯＳトランジスタ１
６が形成される。

【００１１】このように本実施例では、シリコン基板１
（第１の半導体基板）の主表面に、選択酸化による厚さ
の異なるフィールド酸化膜４，５を形成し（第１工程）
、シリコン基板１の主表面側とシリコン基板８（第２の
基板）とを接合し（第２工程）、シリコン基板１の裏面
側から当該基板１をフィールド酸化膜４が表れるまで除
去し（第３工程）、シリコン基板１の裏面からフィール
ド酸化膜４に至るフィールド酸化膜９ａ，９ｂ（絶縁体
）を形成してシリコン基板１を複数の半導体層Ｚ１〜Ｚ
３に区画した（第４工程）。その結果、フィールド酸化
膜の成膜条件で各種のＳＯＩ層の膜厚を高精度に制御で
きる。又、ポリシリコン層６は冷却用の放熱部材とする
ことができ、ｎチャネルパワーＭＯＳトランジスタ１６
が発熱した場合に熱を逃がしやすくできる。

【００１２】さらに、薄い酸化膜（シリコン酸化膜２）
上にパワーＭＯＳトランジスタ１６を形成し、厚い酸化
膜（フィールド酸化膜５）上に高速デバイス（ＭＯＳト
ランジスタ１４，１５）を形成することによりパワーＭ
ＯＳ等が発熱した時その影響が高速デバイス１４，１５
に及ばない。 （第２実施例）次に、第２実施例を説明する。

【００１３】本実施例は、図１０に示すように、第１の
実施例のポリシリコン層６をｎ＋　（又はｐ＋　）不純
物拡散領域にしてシールド層として利用するものである
。まず、図１１に示すように、単結晶のシリコン基板１
７の主表面にシリコン酸化膜１８を形成するとともに、
その上の所定領域にシリコン窒化膜１９を配置する。そ
の後、ＬＯＣＯＳ酸化を行い、フィールド酸化膜２０を
形成する。

【００１４】そして、図１２に示すように、シリコン窒
化膜１９を除去した後に、所定領域にシリコン窒化膜２
１をパターニングする。さらに、図１３に示すように、
ＬＯＣＯＳ酸化を行いフィールド酸化膜２０より薄いフ
ィールド酸化膜２２を形成する。又、シリコン基板１７
とコンタクトを取るためにシリコン酸化膜１８にコンタ
クトホール２３を形成する。

【００１５】引き続き、図１４に示すように、シリコン
基板１７上の全面にリンによるｎ＋　ポリシリコン層２
４を形成する。尚、ｎ＋　ポリシリコン層２４はポリシ
リコン層にＡｓ等のイオン注入を行って形成してもよい
。 又、ｎ＋　ポリシリコン層２４は、Ｗ，ＷＳｉ２　等で
もよい。そして、図１５に示すように、ｎ＋　ポリシリ
コン層２４を研磨し、その後、シリコン酸化膜２５を形
成する。さらに、接合用のポリシリコン層２６を形成し
、その表面を研磨する。

【００１６】次に、図１６に示すように、シリコン基板
２７を用意して、ポリシリコン膜２６を介して直接接合
する。そして、図１７に示すように、シリコン基板１７
の裏面側を研磨し、フィールド酸化膜２０の表面が表れ
るまでこれを行なう。さらに、図１８に示すように、シ
リコン基板１７の所定領域にフィールド酸化膜２８ａ，
２８ｂを形成し、第１〜第３の半導体層Ｚ１〜Ｚ３を形
成する。次に、図１０のように通常のＭＯＳ工程を用い
て、ｎチャネルＭＯＳトランジスタ２９，ｐチャネルＭ
ＯＳトランジスタ３０、シールド用ｎ＋　シリコン層３
１を形成する。よって、ｎ＋　ポリシリコン層２４はシ
ールド用ｎ＋　シリコン層３１を介してシールド用端子
３２と接続される。

【００１７】このように、本実施例では、ポリシリコン
層２４を放熱用部材（ヒートシンク）、シールド層、及
びゲッタリング層として利用することができる。尚、こ
の実施例の応用としては、図１９のようにパワーＭＯＳ
デバイス（ｎチャネルパワーＭＯＳトランジスタ３３）
にシールド層（ｎ＋　ポリシリコン層２４）を設けた複
合型としてもよい。 （第３実施例）次に、第３実施例を説明する。

【００１８】本実施例は、図２０に示すように、エピ成
長を利用して、シリコン層の厚さｔ１を厚くしている。 まず、図２１に示すように、単結晶のシリコン基板３４
の表面にシリコン酸化膜３５を形成し、その上の所定領
域にシリコン窒化膜３６を形成する。そして、ＬＯＣＯ
Ｓ酸化を行いフィールド酸化膜３７を形成する。その後
、図２２に示すように、シリコン窒化膜３６を除去した
後に、所定領域にシリコン窒化膜３８を形成し、図２３
に示すように、フィールド酸化膜３７より薄いフィール
ド酸化膜３９を形成する。又、シリコン酸化膜３５にコ
ンタクトホール４０を形成するとともに領域Ａ１でのシ
リコン基板３４を露出させる。

【００１９】さらに、図２４に示すように、エピタキシ
ャル成長を行い、シリコン基板３４上にエピタキシャル
層４１を形成する。このとき、エピタキシャル層４１に
おける前記領域Ａ１及び前記コンタクトホール４０の形
成領域Ａ２では単結晶シリコンが形成されている。そし
て、図２５に示すように、エピタキシャル層４１の表面
を研磨し、フィールド酸化膜３７の表面が表れるまでこ
れを行なう。その後、エピタキシャル層４１をイオン注
入等によりｎ＋　型不純物拡散領域にする。このとき、
エピタキシャル層４１での領域Ａ１はマスク４２により
不純物が導入されないようにする。その後、フィールド
酸化膜３９上のエピタキシャル層４１にフィールド酸化
膜４３を形成する。

【００２０】次に、図２６に示すように、フィールド酸
化膜４３を研磨するとともに熱酸化により表面にシリコ
ン酸化膜４４を形成する。引き続き、図２７に示すよう
に、シリコン酸化膜４４にその下のｎ＋　エピタキシャ
ル層４１とコンタクトがとれるようにコンタクトホール
４５を形成し、その後に、ｎ＋　ドープドポリシリコン
層４６をＬＰＣＶＤにより形成する。一方、図２８に示
すように、別のシリコン基板４７を用意し、その表面に
酸化膜４８を形成し、このシリコン基板４７とｎ＋　ド
ープドポリシリコン層４６を介してシリコン基板３４と
直接接合する。

【００２１】そして、図２９に示すように、シリコン基
板３４の裏面側をフィールド酸化膜３７が表れるまで研
磨する。さらに、図３０に示すように、フィールド酸化
膜４９ａ，４９ｂを形成し、その後、図２０に示すよう
に、通常の工程を経てＳＯＩ型Ｂｉ　−ＣＭＯＳトラン
ジスタを形成する。その結果、ｎｐｎバイポーラトラン
ジスタ形成領域においては、エピタキシャル層４１の厚
さ分だけシリコン層の厚さｔ１を厚くできる。

【００２２】

【発明の効果】以上詳述したようにこの発明によれば、
フィールド酸化膜の成膜条件で厚さの異なるＳＯＩ層を
高精度に形成できる優れた効果を発揮する。

【図面の簡単な説明】

【図１】半導体装置の断面図である。

【図２】半導体装置の製造工程を説明するための図であ
る。

【図３】半導体装置の製造工程を説明するための図であ
る。

【図４】半導体装置の製造工程を説明するための図であ
る。

【図５】半導体装置の製造工程を説明するための図であ
る。

【図６】半導体装置の製造工程を説明するための図であ
る。

【図７】半導体装置の製造工程を説明するための図であ
る。

【図８】半導体装置の製造工程を説明するための図であ
る。

【図９】半導体装置の製造工程を説明するための図であ
る。

【図１０】半導体装置の断面図である。

【図１１】半導体装置の製造工程を説明するための図で
ある。

【図１２】半導体装置の製造工程を説明するための図で
ある。

【図１３】半導体装置の製造工程を説明するための図で
ある。

【図１４】半導体装置の製造工程を説明するための図で
ある。

【図１５】半導体装置の製造工程を説明するための図で
ある。

【図１６】半導体装置の製造工程を説明するための図で
ある。

【図１７】半導体装置の製造工程を説明するための図で
ある。

【図１８】半導体装置の製造工程を説明するための図で
ある。

【図１９】半導体装置の断面図である。

【図２０】半導体装置の断面図である。

【図２１】半導体装置の製造工程を説明するための図で
ある。

【図２２】半導体装置の製造工程を説明するための図で
ある。

【図２３】半導体装置の製造工程を説明するための図で
ある。

【図２４】半導体装置の製造工程を説明するための図で
ある。

【図２５】半導体装置の製造工程を説明するための図で
ある。

【図２６】半導体装置の製造工程を説明するための図で
ある。

【図２７】半導体装置の製造工程を説明するための図で
ある。

【図２８】半導体装置の製造工程を説明するための図で
ある。

【図２９】半導体装置の製造工程を説明するための図で
ある。

【図３０】半導体装置の製造工程を説明するための図で
ある。

【符号の説明】

１　　第１の半導体基板としてのシリコン基板４　　フ
ィールド酸化膜 ５　　フィールド酸化膜

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の半導体基板の主表面に、選択酸
   化による厚さの異なるフィールド酸化膜を形成する第１
   工程と、第１の半導体基板の主表面側と第２の基板とを
   接合する第２工程と、前記第１の半導体基板の裏面側か
   ら当該基板を前記フィールド酸化膜が表れるまで除去す
   る第３工程と、前記第１の半導体基板の裏面から前記フ
   ィールド酸化膜に至る絶縁体を形成して当該第１の半導
   体基板を厚さの異なる複数の半導体層に区画する第４工
   程とを備えたことを特徴とする半導体装置の製造方法。