JP3093226B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置の製造方法に関するものであ
る。

［従来技術及び課題］ 本願出願人は、特願平１−265453号にて素子の外部か
らの影響を受けにくく、かつ、その表面が平滑化された
半導体装置を提案している。さらに、この技術に関連し
て、絶縁体上に形成されたSOI（Silicon on Insulato
r）デバイスにおいては、バイポーラトランジスタ形成
領域、MOSトランジスタ形成領域、さらには、高速化の
ための、いわゆる0.1〜0.3μｍ以下のThin SOIトラン
ジスタ形成領域等をウェハ全域にわたって表面を平滑化
して精度よく形成する必要があるが、その形成が困難で
あった。つまり、高耐圧が要求されるような素子では厚
い活性領域が必要であり、高速動作が要求されるような
素子では薄い活性領域が必要であり、それらの素子を集
積化する必要があった。

この発明の目的は、各種の素子を各種の厚さで高精度
に集積化することができる半導体装置の製造方法を提供
することにある。

［課題を解決するための手段］ 請求項１に係る発明は、基準面を含む第１の半導体基
板の主表面を酸化して酸化膜を形成し、該基準面を該酸
化膜にて保護確定した状態で、前記第１の半導体基板の
前記主面側に前記基準面より突設する厚さの異なる複数
の半導体領域を設定する第１工程と、前記各半導体領域
を含む第１の半導体基板の主表面側に絶縁膜を形成する
第２工程と、前記第１の半導体基板の主表面側と第２の
基板とを接合する第３工程と、前記第１の半導体基板の
裏面側から当該基板を前記基準面まで除去して前記各半
導体領域を平滑化した状態で露出させる第４工程と、前
記各半導体領域に素子を形成する第５工程とを備えてな
る半導体装置の製造方法をその要旨とする。

請求項２に係る発明は、第１の半導体基板の主表面側
に所定深さの凹凸部を形成し、その凹部の底面を含んで
前記第１の半導体基板の主表面を酸化して前記凹部底面
に基準面を設定し、当該基準面を酸化膜にて保護確定し
た状態で前記凹部底面の前記第１の半導体基板の露出部
にエピタキシャル成長による所定厚さの半導体領域を形
成し、前記第１の半導体基板の前記主面側に、前記第１
の半導体基板の前記凸部による半導体領域と前記エピタ
キシャル成長による半導体領域との各半導体領域を前記
基準面より異なる厚さで突設させて設定する第１工程
と、前記各半導体領域を含む第１の半導体基板の主表面
側に絶縁膜を形成する第２工程と、前記第１の半導体基
板の主表面側と第２の基板とを接合する第３工程と、前
記第１の半導体基板の裏面側から当該基板を前記基準面
まで除去して前記各半導体領域を平滑化した状態で露出
させる第４工程と、前記各半導体領域に素子を形成する
第５工程とを備えてなる半導体装置の製造方法をその要
旨とする。

請求項３に係る発明は、第１の半導体基板の主表面側
に所定深さの凹凸部を形成し、その凹部の底面の所定領
域をマスクした状態で前記第１の半導体基板の主表面を
選択酸化して所定厚さのフィールド酸化膜を形成し、前
記凹部底面において該フィールド酸化膜にて保護確定し
た状態で基準面を設定し、前記第１の半導体基板の前記
主面側に、前記第１の半導体基板の前記凹凸部による半
導体領域と前記選択酸化の際のマスクした部分に前記フ
ィールド酸化膜の所定厚さに応じて配される半導体領域
との各半導体領域を前記基準面より異なる厚さで突設さ
せて設定する第１工程と、前記各半導体領域を含む第１
の半導体基板の主表面側に絶縁膜を形成する第２工程
と、前記第１の半導体基板の主表面側と第２の基板とを
接合する第３工程と、前記第１の半導体基板の裏面側か
ら当該基板を前記基準面まで除去して前記各半導体領域
を平滑化した状態で露出させる第４工程と、前記各半導
体領域に素子を形成する第５工程とを備えてなる半導体
装置の製造方法をその要旨とする。

請求項４に係る発明は、請求項１に係る発明の第１工
程を、第１の半導体基板の主表面の第１領域を除く第１
の半導体基板の主表面に前記酸化膜としてマスク膜を形
成し、この第１領域での第１の半導体基板の露出部にエ
ピタキシャル成長による所定厚さの第１の半導体領域を
形成し、第１の半導体基板の主表面の第２領域を除く第
１の半導体基板の主表面にマスク膜を形成し、この第２
領域での第１の半導体基板の露出部にエピタキシャル成
長による所定厚さの第２の半導体領域を形成するものと
し、第５工程を、前記第１の半導体領域と第２の半導体
領域に素子を形成するものとした。

請求項５に係る発明は、第１の半導体基板の主表面に
おける第１領域及び第２領域を除いて前記第１の半導体
基板の主表面を選択酸化して所定厚さのフィールド酸化
膜を形成し、該フィールド酸化膜にて保護確定した基準
面を設定し、この基準面をフィールド酸化膜で保護確定
した状態で、前記第１領域における第１の半導体基板の
露出部のみを酸化して所定深さの酸化膜を形成し、前記
第１の半導体基板の前記主面側の前記第１及び第２領域
に前記基準面より突設する厚さの異なる半導体領域を各
々設定する第１工程と、前記各半導体領域を含む第１の
半導体基板の主表面側に絶縁膜を形成する第２工程と、
前記第１の半導体基板の主表面側と第２の基板とを接合
する第３工程と、前記第１の半導体基板の裏面側から当
該基板を前記基準面まで除去して前記各半導体領域を平
滑化した状態で露出させる第４工程と、前記各半導体領
域に素子を形成する第５工程とを備えてなる半導体装置
の製造方法をその要旨とする。

請求項６に係る発明は、第１の半導体基板の主表面に
第１凸部及び第２凸部を含む所定深さの凹凸部を形成
し、その凹部の底面を含んで前記第１の半導体基板の主
表面を酸化して前記凹部底面に基準面を設定し、当該基
準面を酸化膜にて保護確定した状態で前記第１凸部の上
面の前記第１の半導体基板の露出部にエピタキシャル成
長による所定厚さの半導体領域を形成し、前記第１の半
導体基板の前記主面側に、前記第１の半導体基板の前記
第２凸部による半導体領域と前記第１凸部及び前記エピ
タキシャル成長による半導体領域との各半導体領域を前
記基準面より異なる厚さで突設させて設定する第１工程
と、前記各半導体領域を含む第１の半導体基板の主表面
側に絶縁膜を形成する第２工程と、前記第１の半導体基
板の主表面側と第２の基板とを接合する第３工程と、前
記第１の半導体基板の裏面側から当該基板を前記基準面
まで除去して前記各半導体領域を平滑化した状態で露出
させる第４工程と、前記各半導体領域に素子を形成する
第５工程とを備えてなる半導体装置の製造方法をその要
旨とする。

［作用］ 請求項１に係る発明によれば、第１工程により基準面
を含む第１の半導体基板の主表面が酸化されて、当該基
準面が酸化膜にて保護確定され、この保護確定され状態
で、第１の半導体基板の主面側に前記基準面より突設す
る厚さの異なる複数の半導体領域が設定される。そし
て、第２工程により各半導体領域を含む第１の半導体基
板の主表面側に絶縁膜が形成され、第３工程により第１
の半導体基板の主表面側と第２の基板とが接合され、第
４工程により第１の半導体基板の裏面側から当該基板が
前記基準面まで除去され各半導体領域が平滑化した状態
で露出され、第５工程により各半導体領域に素子が形成
される。

すなわち、第１工程において、厚さが異なる複数の半
導体領域を提供するのに先立ち、第４工程での除去量の
目標となる基準面が第１の半導体基板の主表面側に設定
されて該基準面を含む第１の半導体基板の主表面が酸化
されることにより、少なくとも厚さが異なる複数の半導
体領域を設定する間、当該基準面が酸化膜にて保護確定
されることになる。その結果、各種の厚さの各種の素子
が高精度で集積化された半導体装置を製造することが可
能となる。

請求項２に係る発明によれば、第１工程により、第１
の半導体基板の主表面側に所定深さの凹凸部が形成さ
れ、その凹部の底面を含んで第１の半導体基板の主表面
が酸化されて酸化膜にて保護確定された基準面が設定さ
れる。この状態で凹部底面の第１の半導体基板の露出部
にエピタキシャル成長による所定厚さの半導体領域が形
成され、又、前記凸部による半導体領域が設定される。

すなわち、請求項２に係る発明においても、第１工程
において、厚さが異なる複数の半導体領域を提供するの
に、第４工程での除去量の目標となる基準面が第１の半
導体基板の主表面側に設定されて酸化により保護確定さ
れ、少なくとも厚さが異なる複数の半導体領域を設定す
る間、当該基準面が酸化膜にて保護確定されることにな
る。その結果、各種の厚さの各種の素子が高精度で集積
化された半導体装置を製造することが可能となる。

請求項３に係る発明によれば、第１工程により、第１
の半導体基板の主表面側に所定深さの凹凸部が形成さ
れ、その凹部の底面の所定領域がマスクされた状態で第
１の半導体基板の主表面に選択酸化により凹部底面にお
いてフィールド酸化膜にて保護確定された基準面を設定
し、第１の半導体基板の主面側に、前記凹凸部による半
導体領域が設定され、又、選択酸化した際にマスクした
部分に半導体領域がフィールド酸化膜の厚さに応じて設
定される。

請求項３に係る発明においても、第１工程において、
厚さが異なる複数の半導体領域を提供するのに、第４工
程での除去量の目標となる基準面が第１の半導体基板の
主表面側に設定されて該基準面が酸化により保護確定さ
れた状態とされることになる。その結果、各種の厚さの
各種の素子が高精度で集積化された半導体装置を製造す
ることが可能となる。

請求項４に係る発明によれば、第１工程により、第１
の半導体基板の主表面の第１領域を除くように第１の半
導体基板の主表面にマスク膜が前記基準面を保護確定す
る酸化膜として形成され、この第１領域での第１の半導
体基板の露出部にエピタキシャル成長による所定厚さの
第１の半導体領域が形成され、さらに第１の半導体基板
の主表面の第２領域を除くように第１の半導体基板の主
表面に前記基準面を保護確定するマスク膜が形成され、
この第２領域での第１の半導体基板の露出部にエピタキ
シャル成長による所定厚さの第２の半導体領域が形成さ
れ、又、第５工程により第１の半導体領域と第２の半導
体領域に素子が形成される。

請求項４に係る発明においても、第１工程において、
厚さが異なる複数の半導体領域を提供する間、第４工程
での除去量の目標となる基準面が第１の半導体基板の主
表面側に酸化により保護確定された状態とされることに
なる。その結果、各種の厚さの各種の素子が高精度で集
積化された半導体装置を製造することが可能となる。

請求項５に係る発明によれば、第１工程により、第１
の半導体基板の主表面における第１領域及び第２領域を
除く第１の半導体基板の主表面に選択酸化による所定厚
さのフィールド酸化膜が形成されて基準面が該フィール
ド酸化膜にて保護確定されて設定される。この状態で第
１領域における第１の半導体基板の露出部のみが酸化さ
れて所定深さの酸化膜が形成され、第１及び第２領域に
各々厚さの異なる半導体領域が設定される。

すなわち、請求項５に係る発明においても、第１工程
において、厚さが異なる複数の半導体領域を提供する
間、第４工程での除去量の目標となる基準面が第１の半
導体基板の主表面側に酸化により保護確定された状態と
されることになる。その結果、各種の厚さの各種の素子
が高精度で集積化された半導体装置を製造することが可
能となる。

請求項６に係る発明によれば、第１工程により、第１
の半導体基板の主表面に、第１凸部及び第２凸部を含む
所定深さの凹凸部が形成され、その凹部の底面を含んで
前記第１の半導体基板の主表面が酸化され凹部底面に基
準面を設定される。この基準面が酸化膜にて保護確定さ
れた状態で、第１凸部の上面の前記第１の半導体基板の
露出部にエピタキシャル成長により所定厚さの半導体領
域が形成され、第１の半導体基板の前記主面側に、前記
第２凸部による半導体領域と前記第１凸部及び前記エピ
タキシャル成長による半導体領域との各半導体領域が、
前記基準面より異なる厚さで設定される。

請求項６に係る発明においても、第１工程において、
厚さが異なる複数の半導体領域を提供する間、第４工程
での除去量の目標となる基準面が第１の半導体基板の主
表面側に酸化により保護確定された状態とされることに
なる。その結果、各種の厚さの各種の素子が高精度で集
積化された半導体装置を製造することが可能となる。

［第１実施例］ 以下、第１〜３の発明を具体化した一実施例を図面に
従って説明する。

第１図には本実施例の半導体装置を示し、第２図〜第
７図にはその製造工程を示す。

まず、第２図に示すように、例えば、１〜50Ω・cmの
第１の半導体基板としての（100）Ｎ型シリコン基板１
を用意し、シリコン基板１の主表面の所定の領域に、い
わゆるドライエッチング等により凹部2a,2b,2cを形成す
る。引き続き、シリコン基板１の主表面の全面に熱酸化
によりマスク膜としてのシリコン酸化膜３を0.1〜１μ
ｍの厚みで形成する。そして、凹部2bの底面における所
定領域のシリコン酸化膜３をエッチング除去して除去部
４を形成する。

次に、第３図に示すように、除去部４に選択エピタキ
シャル成長によりＰ型のシリコン層である選択エピ層５
を形成する。尚、第３図においては、選択エピ層５の膜
厚はシリコン酸化膜３より厚く形成したが、シリコン酸
化膜３より薄く形成してもよい。

その結果、凹部2a,2b,2cの底面を基準面C1とし、その
基準面C1に対し主表面側に延びその厚さがt1,t2の半導
体領域としての半導体層が形成される。

続いて、第４図に示すように、熱酸化等により選択エ
ピ層５の表面にシリコン酸化膜６を形成する。さらに、
第５図に示すように、シリコン酸化膜３の一部を除去し
て基板コンタクト部７を形成し、その後、シリコン酸化
膜３の上にLPCVD法等によりAs（ヒ素）をドープしたド
ープポリシリコン膜８を形成する。尚、このドープポリ
シリコン膜８は他の不純物を導入してもよく、又、ドー
プポリシリコン膜８の代わりにタングステン等の高融点
金属又はそれらの化合物等を用いてもよく、さらに、こ
れらを組み合わせて形成してもよい。その後、ドープポ
リシリコン膜８の所定領域をドライエッチング等により
除去してパターン化する。

次に、ドープポリシリコン膜８の上にCVDにより絶縁
膜としてのシリコン酸化膜９を形成し、さらに、シリコ
ン酸化膜９上にポリシリコン膜10を形成する。引き続
き、第６図に示すように、ポリシリコン膜10の表面をミ
ラーポリッシュ、エッチング等により平坦化する。尚、
本実施例ではポリシリコン膜10を形成後、表面を平滑化
したが、シリコン酸化膜９等の絶縁膜を厚く形成し、表
面を平滑化してもよい。

そして、表面を平坦化した第２の基板としてのシリコ
ン基板11を用意し、このシリコン基板11の平坦面とポリ
シリコン膜10の平坦面とを直接接合する。即ち、400〜1
100℃の雰囲気下で両者を張り合わせる。

次に、第７図に示すように、シリコン基板１の裏面を
粗研磨（ラッピング）により数10μｍ程度を残して薄く
した後、機械化学研磨（選択ポリッシング）によりシリ
コン酸化膜３があらわれるまで、鏡面研磨する。即ち、
前記第３図における基準面C1があらわれるまでシリコン
基板１を除去する。このようにして、シリコン基板１の
一部がそれぞれ分離された形で半導体領域としての半導
体層12,13,14が形成される。

次に、第１図に示すように、ＰチャネルMOSトランジ
スタ15、ＮチャネルMOSトランジスタ16、NPNバイポーラ
トランジスタ17を形成する。即ち、300〜800Åのゲート
酸化膜18の形成後に、リンをドープしたポリシリコンに
よりポリシリコンゲート19が形成される。引続き、Ｐチ
ャネルMOSトランジスタ15のＰ領域20とNPNバイポーラト
ランジスタ17のＰ領域21が形成される。さらに、Ｎチャ
ネルMOSトランジスタ16のＮソース・ドレイン領域22、N
PNバイポーラトランジスタ17のＮ領域23が形成される。
その後、層間膜24、ドープポリシリコン膜８の電極層25
aを含む各電極層25が形成される。そして、ドープポリ
シリコン膜８に電気的に接続された電極層25aに所定の
電圧が印加される。

尚、第１図中、26はドープポリシリコン膜８から熱拡
散により形成されたN⁺拡散層である。

このように本実施例では、シリコン基板１（第１の半
導体基板）の主表面に複数の凹部2a,2b,2cによる所定深
さの凹凸部を形成し、凹部2bの底面の所定領域を除くシ
リコン基板１の主表面にシリコン酸化膜３（マスク膜及
び酸化膜）を形成し、このシリコン酸化膜３のないシリ
コン基板１の露出部に選択エピタキシャル成長による所
定厚さの選択エピ層５（半導体領域）を形成する（第１
工程）。この第１工程によりシリコン基板１内における
基準面C1に対し主表面側に延びその厚さが異なる複数の
半導体層12,13,14が形成される。そして、各半導体層1
2,13,14を含むシリコン基板１の主表面にシリコン酸化
膜（絶縁膜）９を形成し（第２工程）、シリコン基板１
の主表面とシリコン基板11（第２の基板）とを接合し
（第３工程）、シリコン基板１の裏面側から当該基板１
を基準面C1まで除去して各半導体層12,13,14を平滑化し
た状態で露出させる（第４工程）。次に、シリコン基板
１の凹凸部による半導体層12,14と選択エピタキシャル
成長による半導体層13に素子を形成した（第５工程）。

このように製造された半導体装置は、ＰチャネルMOS
トランジスタ形成領域及びNPNバイポーラトランジスタ
形成領域となる第１の半導体層12,14と、ＮチャネルMOS
トランジスタ形成領域となる第２の半導体層13とが、シ
リコン基板11上にシリコン酸化膜3,9（絶縁膜）で分離
されるとともにその表面が平滑化される。又、各半導体
層12,13,14の表面が同一面となる。さらに、第１の半導
体層12,14の厚さt1と第２の半導体層13の厚さt2が異な
っているとともに，その内の１つが選択エピタキシャル
成長層を利用して形成されている。

このようにして、シリコン酸化膜3,9（絶縁膜）にて
絶縁分離され、かつ、厚さが異なる半導体層12,13,14に
その厚さt1,t2に応じた半導体素子を形成することがで
きる。即ち、例えば、高耐圧構造のトランジスタは厚い
領域に形成し、高速を目的とするトランジスタは薄い領
域に形成する。又、半導体層12,13,14の表面がそれぞれ
平滑化されるとともに同一面に配置されるので、高精度
に素子を集積化することができることとなる。

尚、この実施例の応用例としては、第８図に示すよう
に、ＮチャネルMOSトランジスタ16のSOI層（半導体層1
3）の上下にゲート材27を形成し、このゲート材27をも
ゲートとして使用することにより電流駆動能力の上昇を
図ってもよい。又、上記実施例においては、除去部４に
選択エピタキシャル成長により選択エピ層５を形成した
が、第９図に示すように、選択エピタキシャル成長では
なく、通常のエピタキシャル成長法により除去部４にエ
ピ層28を形成するとともにシリコン酸化膜３の上にポリ
シリコン膜29を形成し、第10図に示すように、ホトエッ
チングにより少なくとも除去部４上に位置するエピ層28
を残してポリシリコン膜29を除去し、第５図に示す以後
の工程にて半導体装置を製造してもよい。

〔第２実施例〕 次に、第４の発明に対応する第２実施例を説明す。

第11図に示すように、例えば１〜50Ω・cmの第１の半
導体基板としての（100）Ｎ型シリコン基板30を用意
し、シリコン基板30の主表面の所定領域に、凹部31a,31
b,31cを形成する。引き続き、シリコン基板30の主表面
の全面に熱酸化によりシリコン酸化膜32を形成し、さら
に、その上にLPCVD法によりシリコン窒化膜（Si₃N₄）33
を形成する。続いて、第12図に示すように、凹部31bの
底面における所定領域のシリコン酸化膜32及びシリコン
窒化膜33を除くシリコン酸化膜32及びシリコン窒化膜33
を除去する。そして、第13図に示すように、酸素雰囲気
下で熱酸化を行い、いわゆるLOCOS法によりシリコン窒
化膜33のない領域にフィールド酸化膜及び酸化膜として
のシリコン酸化膜34を形成する。

次に、第14図に示すように、熱リン酸により窒化膜33
を除去し、シリコン酸化膜34をイオン注入のマスクとし
て用いボロンのイオン注入層35を所定のドーズ量で形成
し、熱処理によりイオン注入層35の活性化とボロンの拡
散を行いＰ型層とする。尚、この際、窒化膜33は除去せ
ずにそのままイオン注入してＰ型層を形成してもよい。

その結果、前記シリコン酸化膜34の最も下面でのシリ
コン基板30の表面を基準面C2とし、その基準面C2に対し
主表面側に延びその厚さがt3,t4の半導体領域としての
半導体層が形成される。

そして、第15図に示すように、シリコン酸化膜32,34
を除去し、第16図に示すように、シリコン基板30の主表
面に新たに所定の厚さの熱酸化による絶縁膜としてのシ
リコン酸化膜36を形成する。尚、この際、シリコン窒化
膜33,シリコン酸化膜32,34をそのまま利用して工程を進
めることも可能である。

さらに、第17図に示すように、シリコン酸化膜36の一
部を除去して基板コンタクト部37を形成し、その後、シ
リコン酸化膜36の上にLPCVD法等によりAs（ヒ素）をド
ープしたドープポリシリコン膜38を形成する。その後、
ドープポリシリコン膜38の所定領域をドライエッチング
等により除去してパターン化する。

次に、ドープポリシリコン膜38の上にCVDにより絶縁
膜としてのシリコン酸化膜39を形成し、さらに、シリコ
ン酸化膜39上にポリシリコン膜40を形成する。引き続
き、第18図に示すように、ポリシリコン膜40の表面をミ
ラーポリッシュ、エッチング等により平坦化する。そし
て、表面を平坦化した第２の基板としてのシリコン基板
41を用意し、このシリコン基板41の平坦面とポリシリコ
ン膜40の平坦面とを直接接合する。即ち、400〜1100℃
の雰囲気下で両者を張り合わせる。

次に、第19図に示すように、シリコン基板41の裏面を
粗研磨（ラッピング）により数10μｍ程度を残して薄く
した後、機械化学研磨（選択ポリッシング）によりシリ
コン酸化膜36があらわれるまで、鏡面研磨する。即ち、
前記第14図における基準面C2があらわれるまでシリコン
基板30を除去する。このようにして、シリコン基板30の
一部がそれぞれ分離された形で半導体層42,43,44が形成
される。

次に、第20図に示すように、ＰチャネルMOSトランジ
スタ45、ＮチャネルMOSトランジスタ46、NPNバイポーラ
トランジスタ47を形成する。尚、この各トランジスタ4
5,46,47の形成は前記第１実施例での製造工程と同じで
あるので、ここではその詳細は省略する。

このように本実施例では、シリコン基板30（第１の半
導体基板）の主表面に複数の凹部31a,31b,31cによる所
定深さの凹凸部を形成し、凹部31bの底面の所定領域を
マスクした状態でシリコン基板30の主表面にLOCOSによ
る所定厚さのシリコン酸化膜34（フィールド酸化膜及び
酸化膜）を形成した（第１工程）。この第１工程により
シリコン基板30内における基準面C2に対し主表面側に延
びその厚さが異なる複数の半導体領域としての半導体層
42,43,44が形成される。そして、各半導体層42,43,44を
含むシリコン基板30の主表面にシリコン酸化膜（絶縁
膜）36,39を形成し（第２工程）、このシリコン基板30
の主表面とシリコン基板41（第２の基板）とを接合し
（第３工程）、シリコン基板30の裏面側から当該基板30
を基準面C2まで除去して各半導体層42,43,44を平滑化し
た状態で露出させる（第４工程）。次に、シリコン基板
30の凹凸部による半導体層42,44とLOCOSの際のマスク部
での半導体層43に素子を形成した（第５工程）。

このように製造した半導体装置においては、Ｐチャネ
ルMOSトランジスタ45,NPNバイポーラトランジスタ47の
形成領域となる第１の半導体層42,44と、ＮチャネルMOS
トランジスタ46の形成領域となる第２の半導体層43と
が、シリコン基板41上にシリコン酸化膜36,39（絶縁
膜）で分離されるとともにその表面が平滑化される。
又、各半導体層42,43,44の表面が同一面となる。さら
に、第１の半導体層42,44の厚さt3と第２の半導体層43
の厚さt4が異なっているとともに，その内の第２の半導
体層43がLOCOS段差を利用して形成されている。このよ
うにして、シリコン酸化膜36,39（絶縁膜）にて絶縁分
離され、かつ、厚さが異なる半導体層42,43,44にその厚
さt3,t4に応じた半導体素子が配設される。

尚、本実施例の応用例としては、第21図に示すよう
に、シリコン基板30に形成した凹部31bの底面の所定領
域と、凸部の上面の所定領域にシリコン窒化膜33及びシ
リコン酸化膜32を残し、第22図に示すように、LOCOSす
ることによりSOI素子形成領域（例えば、トランジスタ
の形成領域）において、SOI層の厚さを変えることがで
きる。その結果、例えば、第22図における領域114に高
耐圧で、かつ、高速なるMOSトランジスタを形成するこ
とができる。

〔第３実施例〕 次に、第５の発明に対応する第３実施例を説明する。

まず、第23図に示すように、１〜50Ω・cmの第１の半
導体基板としての（100）Ｎ型シリコン基板48を用意
し、その表面に熱酸化によりマスク膜、酸化膜及び絶縁
膜としてのシリコン酸化膜49を形成する。その後、所定
の領域（第１領域Z1）のシリコン酸化膜49を除去し、第
24図に示すように、いわゆる、選択エピタキシャル成長
により、半導体領域としてのＰ型の選択エピ層50を形成
する。この選択エピ層50の厚さをt5とする。さらに、そ
の選択エピ層50の上面に熱酸化又はCVD法によりマスク
膜及び絶縁膜としてのシリコン酸化膜51を形成する。

引き続き、第25図に示すように、所定領域（第２領域
Z2）のシリコン酸化膜49を除去する。次に、第26図に示
すように、選択エピタキシャル成長により厚さt6（＞t
5）の半導体層としてのＮ型選択エピ層52を形成する。
さらに、第27図に示すように、その選択エピ層52の上面
に熱酸化又はCVD法によりマスク膜及び絶縁膜としての
シリコン酸化膜53を形成する。

次に、所定領域（第３領域Z3）のシリコン酸化膜49を
除去し、選択エピタキシャル成長により厚さt7（＞t6）
のＮ型選択エピ層54を形成する。

その結果、シリコン基板48の表面を基準面C3とし、そ
の基準面C3に対し主表面側に延びその厚さがt5,t6,t7の
半導体領域としての半導体層が形成される。

さらに、その選択エピ層54の上面に熱酸化又はCVD法
によりシリコン酸化膜55を形成する。

次に、第28図に示すように、シリコン酸化膜49,51,53
の一部の領域E1〜E4を除去する。そして、第29図に示す
ように、選択エピ層50の上にのみ、その周辺より厚さの
薄いシリコン酸化膜56を形成する。この際、本実施例で
は第28図に示すように、４つの領域E1〜E4でシリコン酸
化膜を除去した後に、各領域E1〜E4に薄い酸化膜を形成
し、領域E2をマスクした状態で領域E1,E3,E4のシリコン
酸化膜を除去した。この他の方法としては、領域E2のみ
のシリコン酸化膜51を除去し、この領域E2に薄いシリコ
ン酸化膜を形成し、領域E1,E3,E4を除く領域をマスクし
た状態で領域E1,E3,E4のシリコン酸化膜を除去してもよ
い。

さらに、第30図に示すように、シリコン基板48の上に
LPCVD法等によりAs（ヒ素）をドープしたドープポリシ
リコン膜57を形成する。その後、ドープポリシリコン膜
57の所定領域をドライエッチング等により除去してパタ
ーン化する。

次に、シリコン基板48の上にCVDによりシリコン酸化
膜58を形成する。引き続き、第31図に示すように、シリ
コン酸化膜58の表面をミラーポリッシュ等により平坦化
する。このとき、平坦化は選択エピ層54が露出するまで
行われる。そして、第32図に示すように、Ｎ型のシリコ
ン基板60上にＮ型のエピタキシャル層59を形成した第２
のシリコン基板を用意し、エピタキシャル層59の表面を
平坦化する。この第２のシリコン基板のエピタキシャル
層59と平坦化したシリコン基板48とを直接接合する。即
ち、400〜1100℃の雰囲気下で両者を張り合わせる。

尚、別の方法としては第31図で露出した選択エピ層54
上にＮ型のエピタキシャル層を、又、絶縁膜であるシリ
コン酸化膜58上にポリシリコン層を同時に形成し、この
表面を平滑化し、N^-型の第２のシリコン基板と直接接合
してもよい。

次に、第33図に示すように、シリコン基板48の裏面を
粗研磨（ラッピング）により数10μｍ程度を残して薄く
した後、機械化学研磨（選択ポリッシング）によりシリ
コン酸化膜49があらわれるまで、鏡面研磨する。即ち、
前記第27図における基準面C3があらわれるまでシリコン
基板48を除去する。このようにして、選択エピ層50,52,
54がそれぞれ分離される。

次に、第34図に示すように、ＮチャネルMOSトランジ
スタ64、ＰチャネルMOSトランジスタ65、Ｎチャネルパ
ワーMOSトランジスタ66が形成される。即ち、Ｎチャネ
ルパワーMOSトランジスタ66のP⁺領域67がボロンのイオ
ン注入にて形成される。そして、300〜800Åのゲート酸
化膜68の形成後に、リンをドープしたポリシリコンによ
りポリシリコンゲート69が形成される。引続き、Ｎチャ
ネルパワーMOSトランジスタ66のＰ領域70とN⁺領域71が
形成される。一方、ＮチャネルMOSトランジスタ64はN⁺
ソース・ドレイン領域72が形成される。さらに、Ｐチャ
ネルMOSトランジスタ65はP⁺ソース・ドレイン領域73が
形成される。その後、層間膜74、ドープポリシリコン膜
57の電極層75aを含む各電極層75、ＮチャネルパワーMOS
トランジスタ66の裏面電極（ドレイン電極）76がそれぞ
れ形成される。そして、ドープポリシリコン膜57に電気
的に接続された電極層75aに所定の電圧が印加される。

ここで、ＮチャネルMOSトランジスタ64ではウェハ内
部に埋め込まれたゲート部分の酸化膜をチャネル領域
（シリコン酸化膜56）のみ薄くし、他は厚くすることに
より容量の低減化を図っている。

このように本実施例では、シリコン基板48（第１の半
導体基板）の主表面の第１領域Z1を除くシリコン基板48
の主表面にシリコン酸化膜49（マスク膜及び酸化膜）を
形成し、第１領域Z1でのシリコン基板48の露出部に選択
エピタキシャル成長による所定厚さの選択エピ層50（半
導体領域）を形成し、シリコン基板48の主表面の第２領
域Z2を除くシリコン基板48の主表面にシリコン酸化膜4
9,51（マスク膜）を形成し、第２領域Z2でのシリコン基
板48の露出部に選択エピタキシャル成長による所定厚さ
の選択エピ層52（半導体領域）を形成した（第１工
程）。この第１工程によりシリコン基板48内における基
準面C3に対し主表面側に延びその厚さが異なる複数の半
導体領域50,52が形成される。そして、各半導体領域50,
52を含むシリコン基板48の主表面にシリコン酸化膜（絶
縁膜）53を形成し（第２工程）、シリコン基板48の主表
面とシリコン基板60（第２の基板）とを接合し（第３工
程）、シリコン基板48の裏面側から当該基板48を基準面
C3まで除去して各半導体領域50,52を平滑化した状態で
露出させる（第４工程）。次に、選択エピ層50（半導体
領域）と選択エピ層52（半導体領域）に素子を形成した
（第５工程）。

このように製造された半導体装置は、ＮチャネルMOS
トランジスタ46の形成領域となる選択エピ層50（第１の
半導体領域）と、ＰチャネルMOSトランジスタ65の形成
領域となる選択エピ層52（第２の半導体領域）とが、シ
リコン基板60上にシリコン酸化膜49,51,53（絶縁膜）で
分離されるとともにその表面が平滑化される。又、各選
択エピ層50,52の表面が同一面となる。さらに、選択エ
ピ層50の厚さt5と選択エピ層52の厚さt6が異なっている
とともに、その内の１つが選択エピタキシャル成長層を
利用して形成されている。このようにして、シリコン酸
化膜49,51,53（絶縁膜）にて絶縁分離され、かつ、厚さ
が異なる選択エピ層50,52にその厚さt5,t6に応じた半導
体素子を配設することができる。

これは、ＮチャネルパワーMOSトランジスタ66につい
ても同様である。

尚、本実施例の応用例としては、シリコン基板48上に
第１及び第２領域Z1,Z2が開口したシリコン酸化膜49を
形成し、エピタキシャル成長により第１及び第２領域Z
1,Z2に同じ厚さのエピ層を形成し、さらに、第１領域Z1
をマスクした状態でエピタキシャル成長により第２領域
Z2のエピ層をさらに厚くしてもよい。

〔第４実施例〕 次に、第６の発明に対応する第４実施例を説明する。

第35図に示すように、例えば１〜50Ω・cmの第１の半
導体基板としての（100）Ｎ型シリコン基板77を用意
し、シリコン基板77の主表面の所定の領域に、凹部78a,
78b,78cを形成する。引き続き、凹部78aの底面における
第１領域A1及び第２領域A2にシリコン酸化膜79a,79bを
形成するとともにその上にシリコン窒化膜（Si₃N₄）80
a,80bを形成する。さらに、酸素雰囲気下で熱酸化を行
い、いわゆるLOCOS法によりシリコン窒化膜80a,80bのな
い領域にフィールド酸化膜及び酸化膜としてのシリコン
酸化膜81を形成する。

次に、第36図に示すように、第１領域A1におけるシリ
コン窒化膜80a及びシリコン酸化膜79aを除去する。そし
て、第37図に示すように、熱酸化により第１領域A1にシ
リコン酸化膜82を形成する。このようにすることによ
り、シリコン酸化膜81の下面を基準面C4として、第１領
域A1には厚さt8の半導体領域としての半導体層83が形成
されるとともに、第２領域A2には厚さt9（＞t8）よりな
る半導体領域としの半導体層84が形成され、さらに、凹
部78a,78b,78cにより厚さt10の半導体領域としての半導
体層85a,85bが形成される。

次に、第38図に示すように、シリコン酸化膜79b,81,8
2及びシリコン窒化膜80bを除去し、シリコン基板77の主
表面に新たに所定の厚さの熱酸化による絶縁層としての
シリコン酸化膜86を形成する。さらに、シリコン酸化膜
86の上にAs（ヒ素）をドープしたドープポリシリコン膜
87を形成するとともに、その上に、絶縁層としてのシリ
コン酸化膜88を形成する。そして、シリコン酸化膜88上
にポリシリコン膜89を形成する。引き続き、第39図に示
すように、ポリシリコン膜89の表面をミラーポリッシ
ュ、エッチング等により平坦化する。

そして、表面を平坦化して第２の基板としてのシリコ
ン基板90を用意し、このシリコン基板90の平坦面とポリ
シリコン89の平坦面とを直接接合する。即ち、400〜110
0℃の雰囲気下で両者を張り合わせる。次に、第40図に
示すように、シリコン基板77の裏面を粗研磨（ラッピン
グ）により数10μｍ程度を残して薄くした後、機械化学
研磨（選択ポリッシング）によりシリコン酸化膜86があ
らわれるまで、鏡面研磨する。即ち、前記第37図におけ
る基準面C4があらわれるまでシリコン基板77を除去す
る。このようにして、半導体層83,84,85a,85bが分離さ
れる。

次に、第41図に示すように、ＰチャネルMOSトランジ
スタ95,96,97、NPNバイポーラトランジスタ98を形成す
る。尚、このトランジスタの形成工程について前記実施
例で既に述べているので省略する。

このように本実施例では、シリコン基板77（第１の半
導体基板）の主表面における第１及び第２領域A1,A2を
除くシリコン基板77の主表面にLOCOSによる所定厚さの
シリコン酸化膜81（フィールド酸化膜及び酸化膜）を形
成し、第１領域A1におけるシリコン基板77の露出部のみ
に所定厚さのシリコン酸化膜82を形成した（第１工
程）。この第１工程によりシリコン基板77内における基
準面C4に対し主表面側に延びその厚さが異なる複数の半
導体層83,84が形成される。そして、各半導体層83,84を
含むシリコン基板77の主表面にシリコン酸化膜（絶縁
膜）86,88を形成し（第２工程）、シリコン基板77の主
表面とシリコン基板90（第２の基板）とを接合し（第３
工程）、シリコン基板77の裏面側から当該基板77を基準
面C4まで除去して各半導体層83,84を平滑化した状態で
露出させる（第４工程）。次に、シリコン基板77での第
１及び第２領域A1,A2（半導体層83,84）に素子を形成し
た（第５工程）。

このように製造された半導体装置においては、Ｐチャ
ネルMOSトランジスタ97の形成領域となる第１の半導体
層83と、ＰチャネルMOSトランジスタ96の形成領域とな
る第２の半導体層84とが、シリコン基板90上にシリコン
酸化膜86,88（絶縁膜）で分離されるとともにその表面
が平滑化される。又、各半導体層83,84の表面が同一面
となる。さらに、半導体層83の厚さt8と第２の半導体層
84の厚さt9が異なっているとともに、両方の半導体層8
3,84がLOCOS段差を利用して形成されている。このよう
にして、シリコン酸化膜86,88（絶縁膜）にて絶縁分離
され、かつ、厚さが異なる半導体層83,84にその厚さt8,
t9に応じた半導体素子を配設することができる。

〔第５実施例〕 次に、第７の発明に対応する第５実施例を説明する。

第42図に示すように、例えば１〜50Ω・cmの第１の半
導体基板としての（100）Ｎ型シリコン基板99を用意
し、シリコン基板99の主表面の所定の領域に、凹部100
a,100b,100cを形成する。前記凹部100a,100b間の凸部が
第１凸部を構成し，凹部100b,100cの凸部が第２凸部を
構成する。引き続き、第43図に示すように、シリコン基
板99の主表面の全面に熱酸化によりマスク膜及び酸化膜
としてのシリコン酸化膜101を0.1〜１μｍの厚みで形成
する。そして、凹部100aと凹部100bとの間に形成される
第１凸部のシリコン酸化膜101をエッチング除去して除
去部102を形成する。

次に、第44図に示すように、選択エピタキシャル成長
により除去部102に半導体領域となるＮ型の選択エピ層1
03を形成する。続いて、熱酸化等により選択エピ層103
の表面に絶縁膜としてのシリコン酸化膜104を形成す
る。

その結果、凹部101a,101b,101cの底面を基準面C5と
し、その基準面C5に対し主表面側に延びその厚さがt11,
12の半導体領域が形成される。

さらに、第45図に示すように、シリコン酸化膜101に
おいて、第２凸部の上面を含んだ一部を除去して基板コ
ンタクト部105を形成し、その後、シリコン酸化膜101の
上にLPCVD法等によりAs（ヒ素）をドープしたドープポ
リシリコン膜106を形成する。

その後、ドープポリシリコン膜106の所定領域をドラ
イエッチング等により除去してパターン化する。次に、
ドープポリシリコン膜106の上にCVDにより絶縁膜として
のシリコン酸化膜107を形成し、さらに、シリコン酸化
膜107上にポリシリコン膜108を形成する。引き続き、第
46図に示すように、ポリシリコン膜107の表面をミラー
ポリッシュ、エッチング等により平坦化する。そして、
表面を平坦化した第２の基板としてのシリコン基板109
を用意し、このシリコン基板109の平坦面とポリシリコ
ン膜108の平坦面とを直接接合する。即ち、400〜1100℃
の雰囲気下で両者を張り合わせる。

次に、第47図に示すように、シリコン基板99の裏面を
粗研磨（ラッピング）により数10μｍ程度を残して薄く
した後、機械化学研磨（選択ポリッシング）によりシリ
コン酸化膜101があらわれるまで、鏡面研磨する。即
ち、前記第44図における基準面C5があらわれるまでシリ
コン基板99を除去する。このようにして、シリコン基板
99の一部及び選択ポリ層103がそれぞれ分離された形で
半導体領域としての半導体層110,111が形成される。

次に、第48図に示すように、ＰチャネルMOSトランジ
スタ112,113を形成する。

このように本実施例では、シリコン基板99（第１の半
導体基板）の主表面に複数の凹部100a,100b,100cにより
所定深さの凹凸部を形成し、その凸部の上面の所定領域
を除くシリコン基板99の主表面にシリコン酸化膜101
（マスク膜及び酸化膜）を形成し、シリコン酸化膜101
のないシリコン基板99の露出部に選択エピタキシャル成
長による所定厚さの選択エピ層103（半導体層）を形成
した（第１工程）。この第１工程によりシリコン基板99
内における基準面C5に対し主表面側に延びその厚さが異
なる複数の半導体層110,111が形成される。そして、各
半導体層110,111を含むシリコン基板99の主表面にシリ
コン酸化膜（絶縁膜）104,107を形成し（第２工程）、
シリコン基板99の主表面とシリコン基板109（第２の基
板）とを接合し（第３工程）、シリコン基板99の裏面側
から当該基板99を基準面C5まで除去して各半導体層を平
滑化した状態で露出させる（第４工程）。次に、シリコ
ン基板99の凹凸部による半導体層110とエピタキシャル
成長による半導体層111に素子を形成した（第５工
程）。

このように製造される半導体装置においては、Ｐチャ
ネルMOSトランジスタ113の形成領域となる第１の半導体
層110と、ＰチャネルMOSトランジスタ112の形成領域と
なる第２の半導体層111とが、シリコン基板109上にシリ
コン酸化膜104,107（絶縁膜）で分離されるとともにそ
の表面が平滑化される。又、各半導体層110,111の表面
が同一面となる。さらに、第１の半導体層110の厚さt11
と第２の半導体層111の厚さt12が異なっているととも
に、その内の１つが選択エピタキシャル成長層を利用し
て形成されている。このようにして、シリコン酸化膜10
4,107（絶縁膜）にて絶縁分離され、かつ、厚さが異な
る半導体層110,111にその厚さt11,t12に応じた半導体素
子を配設することができる。

［発明の効果］ 以上詳述したように請求項１〜６に係る各発明によれ
ば、第１工程において、厚さが異なる複数の半導体領域
を提供するのに際し、第４工程での除去量の目標となる
基準面を第１の半導体基板の主表面側に設定し、少なく
とも厚さが異なる複数の半導体領域を設定する間、当該
基準面を酸化による酸化膜にて保護確定するようにして
いる。従って、異なる厚みの半導体領域を精度よく設定
し、かつ集積化することができる。

【図面の簡単な説明】

第１図は第１実施例の半導体装置の断面図、第２図〜第
７図は第１実施例の半導体装置の製造工程を示す図、第
８図は第１実施例での応用例を示す半導体装置の断面
図、第９図及び第10図は第１実施例での応用例を説明す
るための製造工程を示す図、第11図〜第19図は第２実施
例の半導体装置の製造工程を示す図、第20図は第２実施
例の半導体装置の断面図、第21図及び第22図は第２実施
例の応用例での半導体装置の製造工程を示す図、第23図
〜第33図は第３実施例の半導体装置の製造工程を示す
図、第34図は第３実施例の半導体装置の断面図、第35図
〜第40図は第４実施例の半導体装置の製造工程を示す
図、第41図は第４実施例の半導体装置の断面図、第42図
〜第47図は第５実施例の半導体装置の製造工程を示す
図、第48図は第５実施例の半導体装置の断面図である。 １は第１の半導体基板としてのシリコン基板、2a,2b,2c
は凹部、３はマスク膜としてのシリコン酸化膜、５は半
導体領域としての半導体層としての選択エピ部、11は第
２の基板としてのシリコン基板、30は第１の半導体基板
としてのシリコン基板、31a,31b,31cは凹部、34はフィ
ールド酸化膜としてのシリコン酸化膜、36は絶縁膜とし
てのシリコン酸化膜、39は絶縁膜としてのシリコン酸化
膜、41は第２の基板としてのシリコン基板、42は半導体
層、44は半導体層、48は第１の半導体基板としてのシリ
コン基板、49はマスク膜としてのシリコン酸化膜、50は
半導体領域としての半導体層としての選択エピ層、51は
マスク膜及び絶縁膜としてのシリコン酸化膜、52は半導
体層としての選択エピ層、60は第２の基板としてのシリ
コン基板、77は第１の半導体基板としてのシリコン基
板、81はフィールド酸化膜としてのシリコン酸化膜、82
はシリコン酸化膜、90は第２の基板としてのシリコン基
板、86は絶縁膜としてのシリコン酸化膜、88は絶縁膜と
してのシリコン酸化膜、99は第１の半導体基板としての
シリコン基板、100a,100b,100cは凹部、101はマスク膜
としてのシリコン酸化膜、104は絶縁膜としてのシリコ
ン酸化膜、107は絶縁膜としてのシリコン酸化膜、109は
第２の基板としてのシリコン基板、110は半導体層、111
は半導体層。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/72 29/73

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】基準面を含む第１の半導体基板の主表面を
   酸化して酸化膜を形成し、該基準面を該酸化膜にて保護
   確定した状態で、前記第１の半導体基板の前記主面側に
   前記基準面より突設する厚さの異なる複数の半導体領域
   を設定する第１工程と、 前記各半導体領域を含む第１の半導体基板の主表面側に
   絶縁膜を形成する第２工程と、 前記第１の半導体基板の主表面側と第２の基板とを接合
   する第３工程と、 前記第１の半導体基板の裏面側から当該基板を前記基準
   面まで除去して前記各半導体領域を平滑化した状態で露
   出させる第４工程と、 前記各半導体領域に素子を形成する第５工程と を備えてなる半導体装置の製造方法。
2. 【請求項２】第１の半導体基板の主表面側に所定深さの
   凹凸部を形成し、その凹部の底面を含んで前記第１の半
   導体基板の主表面を酸化して前記凹部底面に基準面を設
   定し、当該基準面を酸化膜にて保護確定した状態で前記
   凹部底面の前記第１の半導体基板の露出部にエピタキシ
   ャル成長による所定厚さの半導体領域を形成し、前記第
   １の半導体基板の前記主面側に、前記第１の半導体基板
   の前記凸部による半導体領域と前記エピタキシャル成長
   による半導体領域との各半導体領域を前記基準面より異
   なる厚さで突設させて設定する第１工程と、 前記各半導体領域を含む第１の半導体基板の主表面側に
   絶縁膜を形成する第２工程と、 前記第１の半導体基板の主表面側と第２の基板とを接合
   する第３工程と、 前記第１の半導体基板の裏面側から当該基板を前記基準
   面まで除去して前記各半導体領域を平滑化した状態で露
   出させる第４工程と、 前記各半導体領域に素子を形成する第５工程と を備えてなる半導体装置の製造方法。
3. 【請求項３】第１の半導体基板の主表面側に所定深さの
   凹凸部を形成し、その凹部の底面の所定領域をマスクし
   た状態で前記第１の半導体基板の主表面を選択酸化して
   所定厚さのフィールド酸化膜を形成し、前記凹部底面に
   おいて該フィールド酸化膜にて保護確定した状態で基準
   面を設定し、前記第１の半導体基板の前記主面側に、前
   記第１の半導体基板の前記凹凸部による半導体領域と前
   記選択酸化の際のマスクした部分に前記フィールド酸化
   膜の所定厚さに応じて配される半導体領域との各半導体
   領域を前記基準面より異なる厚さで突設させて設定する
   第１工程と、 前記各半導体領域を含む第１の半導体基板の主表面側に
   絶縁膜を形成する第２工程と、 前記第１の半導体基板の主表面側と第２の基板とを接合
   する第３工程と、 前記第１の半導体基板の裏面側から当該基板を前記基準
   面まで除去して前記各半導体領域を平滑化した状態で露
   出させる第４工程と、 前記各半導体領域に素子を形成する第５工程と を備えてなる半導体装置の製造方法。
4. 【請求項４】前記第１工程は、前記第１の半導体基板の
   主表面の第１領域を除く前記第１の半導体基板の主表面
   に前記酸化膜としてマスク膜を形成し、この第１領域で
   の前記第１の半導体基板の露出部にエピタキシャル成長
   による所定厚さの第１の半導体領域を形成し、前記第１
   の半導体基板の主表面の第２領域を除く前記第１の半導
   体基板の主表面にマスク膜を形成し、この第２領域での
   前記第１の半導体基板の露出部にエピタキシャル成長に
   よる所定厚さの第２の半導体領域を形成するものであ
   り、前記第５工程は、前記第１の半導体領域と前記第２
   の半導体領域に素子を形成するものである請求項１に記
   載の半導体装置の製造方法。
5. 【請求項５】第１の半導体基板の主表面における第１領
   域及び第２領域を除いて前記第１の半導体基板の主表面
   を選択酸化して所定厚さのフィールド酸化膜を形成し、
   該フィールド酸化膜にて保護確定した基準面を設定し、
   この基準面をフィールド酸化膜で保護確定した状態で、
   前記第１領域における第１の半導体基板の露出部のみを
   酸化して所定深さの酸化膜を形成し、前記第１の半導体
   基板の前記主面側の前記第１及び第２領域に前記基準面
   より突設する厚さの異なる半導体領域を各々設定する第
   １工程と、 前記各半導体領域を含む第１の半導体基板の主表面側に
   絶縁膜を形成する第２工程と、 前記第１の半導体基板の主表面側と第２の基板とを接合
   する第３工程と、 前記第１の半導体基板の裏面側から当該基板を前記基準
   面まで除去して前記各半導体領域を平滑化した状態で露
   出させる第４工程と、 前記各半導体領域に素子を形成する第５工程と を備えてなる半導体装置の製造方法。
6. 【請求項６】第１の半導体基板の主表面に第１凸部及び
   第２凸部を含む所定深さの凹凸部を形成し、その凹部の
   底面を含んで前記第１の半導体基板の主表面を酸化して
   前記凹部底面に基準面を設定し、当該基準面を酸化膜に
   て保護確定した状態で前記第１凸部の上面の前記第１の
   半導体基板の露出部にエピタキシャル成長による所定厚
   さの半導体領域を形成し、前記第１の半導体基板の前記
   主面側に、前記第１の半導体基板の前記第２凸部による
   半導体領域と前記第１凸部及び前記エピタキシャル成長
   による半導体領域との各半導体領域を前記基準面より異
   なる厚さで突設させて設定する第１工程と、 前記各半導体領域を含む第１の半導体基板の主表面側に
   絶縁膜を形成する第２工程と、 前記第１の半導体基板の主表面側と第２の基板とを接合
   する第３工程と、 前記第１の半導体基板の裏面側から当該基板を前記基準
   面まで除去して前記各半導体領域を平滑化した状態で露
   出させる第４工程と、 前記各半導体領域に素子を形成する第５工程と を備えてなる半導体装置の製造方法。