JP2003046071A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板より取得する半導体チップ数を増
加させる。 【解決手段】 所望のＳＯＩ基板１より径の大きいベー
ス基板１Ａおよびボンド基板１Ｂを用意した後、ボンド
基板１Ｂの表面に酸化シリコン膜２を形成する。続い
て、そのベース基板１Ａとボンド基板１Ｂとを貼り合せ
た後、ベース基板１Ａとボンド基板１Ｂの外周部におけ
る貼り合せることのできない領域を除去する。その後、
ベース基板１Ａおよびボンド基板１Ｂの外周部の面取り
をし、ボンド基板１Ｂを研削した後、ボンド基板１Ｂを
研磨することにより、所望のＳＯＩ基板１を得る。
加させる。 【解決手段】 所望のＳＯＩ基板１より径の大きいベー
ス基板１Ａおよびボンド基板１Ｂを用意した後、ボンド
基板１Ｂの表面に酸化シリコン膜２を形成する。続い
て、そのベース基板１Ａとボンド基板１Ｂとを貼り合せ
た後、ベース基板１Ａとボンド基板１Ｂの外周部におけ
る貼り合せることのできない領域を除去する。その後、
ベース基板１Ａおよびボンド基板１Ｂの外周部の面取り
をし、ボンド基板１Ｂを研削した後、ボンド基板１Ｂを
研磨することにより、所望のＳＯＩ基板１を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置の製造に適用して有効な技術に関
するものである。
技術に関し、特に、ＳＯＩ（Silicon On Insulator）基
板を用いた半導体装置の製造に適用して有効な技術に関
するものである。
【０００２】
【従来の技術】単結晶Ｓｉ（シリコン）からなる基板に
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor)などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、
（１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。（２）相補型ＭＩＳＦＥＴ（ＣＭＯＳＦ
ＥＴ）のラッチアップを解消することができる。（３）
α線による電子−正孔対の発生が薄い活性層に限られる
ので、ソフトエラー耐性が高く、メモリＬＳＩの信頼性
を向上できる。などの利点を備えている。
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor)などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、
（１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。（２）相補型ＭＩＳＦＥＴ（ＣＭＯＳＦ
ＥＴ）のラッチアップを解消することができる。（３）
α線による電子−正孔対の発生が薄い活性層に限られる
ので、ソフトエラー耐性が高く、メモリＬＳＩの信頼性
を向上できる。などの利点を備えている。
【０００３】ＳＯＩ基板の製造方法には、たとえば、１
９９７年６月１日、株式会社工業調査会発行、「電子材
料６月号」、ｐ２２〜ｐ２８に記載されているように、
酸化膜を挟んで２枚のシリコン基板を熱処理によって接
合する「貼り合わせ法」などがある。
９９７年６月１日、株式会社工業調査会発行、「電子材
料６月号」、ｐ２２〜ｐ２８に記載されているように、
酸化膜を挟んで２枚のシリコン基板を熱処理によって接
合する「貼り合わせ法」などがある。
【０００４】
【発明が解決しようとする課題】本発明者は、ＳＯＩ基
板を用いた半導体装置の製造方法について検討してい
る。そこで、上記の貼り合わせ法により製造したＳＯＩ
基板においては、以下のような問題があることを見出し
た。
板を用いた半導体装置の製造方法について検討してい
る。そこで、上記の貼り合わせ法により製造したＳＯＩ
基板においては、以下のような問題があることを見出し
た。
【０００５】すなわち、貼り合わせ法によるＳＯＩ基板
の製造においては、半導体素子が形成されるボンド基板
となる単結晶Ｓｉ（ＳＯＩ層）基板の表面に酸化膜（Ｂ
ＯＸ（Buried Oxide）層）を形成した後、そのボンド基
板をベース基板となる単結晶Ｓｉ基板に接着する。次い
で、熱処理により両基板の接着性を強固にした後、ボン
ド基板においては外周部の所定の領域を除去し、ベース
基板上においてボンド基板の存在しない領域（以降、テ
ラス領域と呼ぶ）を形成する。従来のＳＯＩ基板におい
ては、ボンド基板およびベース基板の外周部における両
者の密着性が不安定なため、ボンド基板の外周部を数ｍ
ｍ程度除去するのが一般的である。その後、ボンド基板
を所定の厚さになるまで研削し、鏡面研磨を行うことに
よってＳＯＩ基板を製造する。
の製造においては、半導体素子が形成されるボンド基板
となる単結晶Ｓｉ（ＳＯＩ層）基板の表面に酸化膜（Ｂ
ＯＸ（Buried Oxide）層）を形成した後、そのボンド基
板をベース基板となる単結晶Ｓｉ基板に接着する。次い
で、熱処理により両基板の接着性を強固にした後、ボン
ド基板においては外周部の所定の領域を除去し、ベース
基板上においてボンド基板の存在しない領域（以降、テ
ラス領域と呼ぶ）を形成する。従来のＳＯＩ基板におい
ては、ボンド基板およびベース基板の外周部における両
者の密着性が不安定なため、ボンド基板の外周部を数ｍ
ｍ程度除去するのが一般的である。その後、ボンド基板
を所定の厚さになるまで研削し、鏡面研磨を行うことに
よってＳＯＩ基板を製造する。
【０００６】ところが、上記の貼り合わせ法によるＳＯ
Ｉ基板の製造方法によれば、上記テラス領域には半導体
素子を形成することができないことから、ＳＯＩ基板に
おける半導体チップ取得領域が縮小してしまう。また、
ＳＯＩが存在する領域であっても、その外周部において
は、いわゆる鏡面研磨時のだれ（以降、研磨だれ領域と
呼ぶ）によって平坦性が失われる。その研磨ダレ領域に
は、半導体素子を形成することができないことから、Ｓ
ＯＩ基板における半導体チップ取得領域がさらに縮小し
てしまう。つまり、ＳＯＩ基板１枚当りの半導体チップ
取得数が、通常のバルクシリコンウェハよりも相対的に
減少してしまう問題がある。
Ｉ基板の製造方法によれば、上記テラス領域には半導体
素子を形成することができないことから、ＳＯＩ基板に
おける半導体チップ取得領域が縮小してしまう。また、
ＳＯＩが存在する領域であっても、その外周部において
は、いわゆる鏡面研磨時のだれ（以降、研磨だれ領域と
呼ぶ）によって平坦性が失われる。その研磨ダレ領域に
は、半導体素子を形成することができないことから、Ｓ
ＯＩ基板における半導体チップ取得領域がさらに縮小し
てしまう。つまり、ＳＯＩ基板１枚当りの半導体チップ
取得数が、通常のバルクシリコンウェハよりも相対的に
減少してしまう問題がある。
【０００７】本発明の目的は、ＳＯＩ基板における半導
体チップ取得領域を通常のバルクシリコンウェハ並に得
ることのできる技術を提供することにある。
体チップ取得領域を通常のバルクシリコンウェハ並に得
ることのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】すなわち、本発明は、第１半導体基板とそ
の表面に第１絶縁膜が形成された第２半導体基板とを貼
り合せることにより、第３半導体基板を形成する工程
と、前記第３半導体基板の外周部における第１領域を除
去する工程と、前記第１領域の除去後に、前記第３半導
体基板を形成する前記第２半導体基板を所定の厚さにな
るまで薄くする工程とを含むものである。
の表面に第１絶縁膜が形成された第２半導体基板とを貼
り合せることにより、第３半導体基板を形成する工程
と、前記第３半導体基板の外周部における第１領域を除
去する工程と、前記第１領域の除去後に、前記第３半導
体基板を形成する前記第２半導体基板を所定の厚さにな
るまで薄くする工程とを含むものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】本実施の形態においては、貼り合わせ法に
より径が１５０ｍｍ程度のＳＯＩ基板を製造する場合に
ついて例示するが、必ずしもその径は１５０ｍｍ程度に
限定されるものではない。
より径が１５０ｍｍ程度のＳＯＩ基板を製造する場合に
ついて例示するが、必ずしもその径は１５０ｍｍ程度に
限定されるものではない。
【００１３】図１〜図１１は、本実施の形態のＳＯＩ基
板の製造方法を示す平面図もしくは断面図である。
板の製造方法を示す平面図もしくは断面図である。
【００１４】まず、図１および図２に示すように、たと
えば単結晶シリコンからなり、ベース基板（第１半導体
基板）１Ａおよびボンド基板（第２半導体基板）１Ｂを
用意する。ここで、図２中のφは、本実施の形態にて製
造するＳＯＩ基板の径とし、φ＋２Ｘはベース基板１Ａ
およびボンド基板１Ｂの径を示すものとする。また、ベ
ース基板１Ａおよびボンド基板１Ｂの厚さは、５５０μ
ｍ〜６７５μｍ程度であることを例示する。
えば単結晶シリコンからなり、ベース基板（第１半導体
基板）１Ａおよびボンド基板（第２半導体基板）１Ｂを
用意する。ここで、図２中のφは、本実施の形態にて製
造するＳＯＩ基板の径とし、φ＋２Ｘはベース基板１Ａ
およびボンド基板１Ｂの径を示すものとする。また、ベ
ース基板１Ａおよびボンド基板１Ｂの厚さは、５５０μ
ｍ〜６７５μｍ程度であることを例示する。
【００１５】ベース基板１Ａおよびボンド基板１Ｂの外
周部のＸで示した領域（第１領域）は、その表面が曲面
となっており、後の工程でベース基板１Ａとボンド基板
１Ｂとを貼り合わせる際に貼り合せることができない領
域、あるいは貼り合せが不安定で素子の形成できない領
域である。本実施の形態において、このＸで示した領域
は、ベース基板１Ａおよびボンド基板１Ｂの外周から５
００μｍ〜２ｍｍ程度の範囲とする。
周部のＸで示した領域（第１領域）は、その表面が曲面
となっており、後の工程でベース基板１Ａとボンド基板
１Ｂとを貼り合わせる際に貼り合せることができない領
域、あるいは貼り合せが不安定で素子の形成できない領
域である。本実施の形態において、このＸで示した領域
は、ベース基板１Ａおよびボンド基板１Ｂの外周から５
００μｍ〜２ｍｍ程度の範囲とする。
【００１６】続いて、ボンド基板１Ｂの表面に約０．３
〜２μｍの酸化シリコン膜（第１絶縁膜）２を形成す
る。
〜２μｍの酸化シリコン膜（第１絶縁膜）２を形成す
る。
【００１７】次に、図３および図４に示すように、ベー
ス基板１Ａに形成されたノッチとボンド基板１Ｂに形成
されたノッチとが重なるようにベース基板１Ａとボンド
基板１Ｂとを貼り合わせる。続いて、アニール処理によ
りベース基板１Ａとボンド基板１Ｂとの接着をより強固
なものにするが、この際、ベース基板１Ａの表面には酸
化シリコン膜３が形成される。なお、本実施の形態にお
いては、ベース基板１Ａおよびボンド基板１Ｂにはノッ
チが形成されている場合について例示したが、ノッチの
代わりにオリエンテーションフラットが形成されていて
もよい。
ス基板１Ａに形成されたノッチとボンド基板１Ｂに形成
されたノッチとが重なるようにベース基板１Ａとボンド
基板１Ｂとを貼り合わせる。続いて、アニール処理によ
りベース基板１Ａとボンド基板１Ｂとの接着をより強固
なものにするが、この際、ベース基板１Ａの表面には酸
化シリコン膜３が形成される。なお、本実施の形態にお
いては、ベース基板１Ａおよびボンド基板１Ｂにはノッ
チが形成されている場合について例示したが、ノッチの
代わりにオリエンテーションフラットが形成されていて
もよい。
【００１８】次に、図５および図６に示すように、貼り
合せたベース基板１Ａおよびボンド基板１Ｂの外周部の
Ｘで示した領域を、研削または切抜きにより除去する。
このＸで示した領域を除去しない場合には、ベース基板
１Ａおよびボンド基板１Ｂの外周部における接合が不安
定になることが懸念されるが、本実施の形態において
は、このＸで示した領域を除去してしまうので、ベース
基板１Ａおよびボンド基板１Ｂの接着性を向上すること
ができる。
合せたベース基板１Ａおよびボンド基板１Ｂの外周部の
Ｘで示した領域を、研削または切抜きにより除去する。
このＸで示した領域を除去しない場合には、ベース基板
１Ａおよびボンド基板１Ｂの外周部における接合が不安
定になることが懸念されるが、本実施の形態において
は、このＸで示した領域を除去してしまうので、ベース
基板１Ａおよびボンド基板１Ｂの接着性を向上すること
ができる。
【００１９】続いて、図７および図８に示すように、ベ
ース基板１Ａおよびボンド基板１Ｂの外周部を削り、面
取り加工を行う。
ース基板１Ａおよびボンド基板１Ｂの外周部を削り、面
取り加工を行う。
【００２０】その後、図９および図１０に示すように、
たとえば平面研削盤を用いてボンド基板１Ｂを研削した
後、ボンド基板１Ｂを鏡面研磨することにより、本実施
の形態のＳＯＩ基板（第３半導体基板）１を得ることが
できる。この時、ボンド基板１Ｂが含んでいた酸化シリ
コン膜２および単結晶シリコンは、それぞれＳＯＩ基板
１のＢＯＸ層４およびＳＯＩ層５となる。上記した研磨
により、ＳＯＩ層５は所望の厚さで形成することがで
き、本実施の形態１においてはその厚さを約１〜１０μ
ｍとすることを例示する。また、ＳＯＩ基板１の外周部
のＺで示した領域は面取りされたことによる曲面および
研磨による研磨だれ領域となっている。すなわち、本実
施の形態のＳＯＩ基板１において、半導体素子を形成す
ることが可能な領域は、素子形成面が平坦になっている
φ−２Ｚで示される領域となる。
たとえば平面研削盤を用いてボンド基板１Ｂを研削した
後、ボンド基板１Ｂを鏡面研磨することにより、本実施
の形態のＳＯＩ基板（第３半導体基板）１を得ることが
できる。この時、ボンド基板１Ｂが含んでいた酸化シリ
コン膜２および単結晶シリコンは、それぞれＳＯＩ基板
１のＢＯＸ層４およびＳＯＩ層５となる。上記した研磨
により、ＳＯＩ層５は所望の厚さで形成することがで
き、本実施の形態１においてはその厚さを約１〜１０μ
ｍとすることを例示する。また、ＳＯＩ基板１の外周部
のＺで示した領域は面取りされたことによる曲面および
研磨による研磨だれ領域となっている。すなわち、本実
施の形態のＳＯＩ基板１において、半導体素子を形成す
ることが可能な領域は、素子形成面が平坦になっている
φ−２Ｚで示される領域となる。
【００２１】上記のように製造した本実施の形態のＳＯ
Ｉ基板１においては、ベース基板１Ａとボンド基板１Ｂ
とを、その外周端部まで密着させることができる。すな
わち、ＳＯＩ層５をＳＯＩ基板１の外周部まで形成する
ことができる。
Ｉ基板１においては、ベース基板１Ａとボンド基板１Ｂ
とを、その外周端部まで密着させることができる。すな
わち、ＳＯＩ層５をＳＯＩ基板１の外周部まで形成する
ことができる。
【００２２】また、本実施の形態のＳＯＩ基板１におい
ては、テラス領域が全く形成されないので、その外観形
状が通常の単結晶シリコン基板と同様になる。すなわ
ち、ＳＯＩ基板１を適用して半導体装置を製造するため
の特別な製造装置が必要なくなるので、ＳＯＩ基板１の
製造装置への適用性を向上することができる。
ては、テラス領域が全く形成されないので、その外観形
状が通常の単結晶シリコン基板と同様になる。すなわ
ち、ＳＯＩ基板１を適用して半導体装置を製造するため
の特別な製造装置が必要なくなるので、ＳＯＩ基板１の
製造装置への適用性を向上することができる。
【００２３】さらに、本実施の形態のＳＯＩ基板１にお
いては、ボンド基板の外周部においてテラス領域の段差
に起因する研磨だれ領域が形成されない。すなわち、Ｓ
ＯＩ基板１の素子形成面の平坦性を向上することができ
るので、ＳＯＩ層５の外周部における厚さの均一性を向
上することができる。
いては、ボンド基板の外周部においてテラス領域の段差
に起因する研磨だれ領域が形成されない。すなわち、Ｓ
ＯＩ基板１の素子形成面の平坦性を向上することができ
るので、ＳＯＩ層５の外周部における厚さの均一性を向
上することができる。
【００２４】ところで、図１１は、テラス領域Ｘ１およ
び研磨だれ領域Ｙが形成されてしまうような貼り合わせ
法で形成したＳＯＩ基板の断面図である。また、テラス
領域Ｘ１および研磨だれ領域Ｙには半導体素子を形成す
ることができないので、φ−２（Ｘ１＋Ｙ）で示される
領域が半導体素子を形成することが可能な領域となる。
び研磨だれ領域Ｙが形成されてしまうような貼り合わせ
法で形成したＳＯＩ基板の断面図である。また、テラス
領域Ｘ１および研磨だれ領域Ｙには半導体素子を形成す
ることができないので、φ−２（Ｘ１＋Ｙ）で示される
領域が半導体素子を形成することが可能な領域となる。
【００２５】本実施の形態の製造方法により製造したＳ
ＯＩ基板１において、φ−２Ｚで示される半導体素子を
形成することが可能な領域は、図１１に示したＳＯＩ基
板において、φ−２（Ｘ１＋Ｙ）で示される半導体素子
を形成することが可能な領域よりも、テラス領域を形成
しなくてよい効果による幅に加えて２〜３ｍｍ程度広く
できることがわかった。これにより、本実施の形態１の
ＳＯＩ基板１を用いた場合においては、図１１に示した
ＳＯＩ基板を用いた場合よりも多くの半導体チップを取
得することが可能となる。
ＯＩ基板１において、φ−２Ｚで示される半導体素子を
形成することが可能な領域は、図１１に示したＳＯＩ基
板において、φ−２（Ｘ１＋Ｙ）で示される半導体素子
を形成することが可能な領域よりも、テラス領域を形成
しなくてよい効果による幅に加えて２〜３ｍｍ程度広く
できることがわかった。これにより、本実施の形態１の
ＳＯＩ基板１を用いた場合においては、図１１に示した
ＳＯＩ基板を用いた場合よりも多くの半導体チップを取
得することが可能となる。
【００２６】ここで、ＳＯＩ基板１の外周部の面取り形
状について、図１２（ａ）〜（ｂ）に示すような例を示
すことができる。
状について、図１２（ａ）〜（ｂ）に示すような例を示
すことができる。
【００２７】図１２（ａ）には、ＳＯＩ基板１の外周部
のＺで示した領域を、外周端部に向かって細くなる順テ
ーパー形状とし、その端部を平坦面とした場合について
示している。この時、順テーパー部とＳＯＩ基板１の素
子形成面がなす角θおよび順テーパー部とＳＯＩ基板１
の裏面がなす角θは約２２°とすることを例示できる。
また、図１２（ｂ）には、ＳＯＩ基板１の外周部のＺで
示した領域を、外周端部に向かって細くなる順テーパー
形状とし、その端部を曲面とした場合について示してい
る。この時においても、順テーパー部とＳＯＩ基板１の
素子形成面がなす角θおよび順テーパー部とＳＯＩ基板
１の裏面がなす角θは約２２°とすることを例示するこ
とができる。さらに、図１２（ｃ）には、ＳＯＩ基板１
の外周部のＺで示した領域の全域を曲面とした場合につ
いて示している。
のＺで示した領域を、外周端部に向かって細くなる順テ
ーパー形状とし、その端部を平坦面とした場合について
示している。この時、順テーパー部とＳＯＩ基板１の素
子形成面がなす角θおよび順テーパー部とＳＯＩ基板１
の裏面がなす角θは約２２°とすることを例示できる。
また、図１２（ｂ）には、ＳＯＩ基板１の外周部のＺで
示した領域を、外周端部に向かって細くなる順テーパー
形状とし、その端部を曲面とした場合について示してい
る。この時においても、順テーパー部とＳＯＩ基板１の
素子形成面がなす角θおよび順テーパー部とＳＯＩ基板
１の裏面がなす角θは約２２°とすることを例示するこ
とができる。さらに、図１２（ｃ）には、ＳＯＩ基板１
の外周部のＺで示した領域の全域を曲面とした場合につ
いて示している。
【００２８】上記のように製造したＳＯＩ基板１を用い
て製造する本実施の形態の半導体装置は、高周波動作を
行う素子を有し、高速な動作速度を要求されるものであ
り、たとえばＣＭＯＳロジックＬＳＩを示すことができ
る。このＣＭＯＳロジックＬＳＩの製造方法について図
１２〜図１５を用いて説明する。
て製造する本実施の形態の半導体装置は、高周波動作を
行う素子を有し、高速な動作速度を要求されるものであ
り、たとえばＣＭＯＳロジックＬＳＩを示すことができ
る。このＣＭＯＳロジックＬＳＩの製造方法について図
１２〜図１５を用いて説明する。
【００２９】まず、図１３に示すように、ＳＯＩ基板１
の主面に素子分離溝１１を形成する。この素子分離溝１
１は、上記ＳＯＩ層５（図１０参照）をエッチングして
形成した溝に酸化シリコンなどの絶縁膜を埋め込むこと
によって形成することができる。
の主面に素子分離溝１１を形成する。この素子分離溝１
１は、上記ＳＯＩ層５（図１０参照）をエッチングして
形成した溝に酸化シリコンなどの絶縁膜を埋め込むこと
によって形成することができる。
【００３０】続いて、ＳＯＩ基板１の主面に、上記ＢＯ
Ｘ層４（図１０参照）に達するＵ溝を形成し、その後、
たとえば酸化シリコン膜を堆積した後、ＣＭＰ法等を用
いて余分な酸化シリコン膜を除去し、上記Ｕ溝に酸化シ
リコン膜を埋め込むことにより、Ｕ溝素子分離領域１２
を形成する。
Ｘ層４（図１０参照）に達するＵ溝を形成し、その後、
たとえば酸化シリコン膜を堆積した後、ＣＭＰ法等を用
いて余分な酸化シリコン膜を除去し、上記Ｕ溝に酸化シ
リコン膜を埋め込むことにより、Ｕ溝素子分離領域１２
を形成する。
【００３１】次いで、ｐ型ウェル１３およびｎ型ウェル
１４を形成する。ｐ型ウェル１３は、ＳＯＩ層５の一部
にＰ（リン）をイオン注入することによって形成し、ｎ
型ウェル１４はＳＯＩ層５の他の一部にＢ（ホウ素）を
イオン注入することによって形成することができる。
１４を形成する。ｐ型ウェル１３は、ＳＯＩ層５の一部
にＰ（リン）をイオン注入することによって形成し、ｎ
型ウェル１４はＳＯＩ層５の他の一部にＢ（ホウ素）を
イオン注入することによって形成することができる。
【００３２】次に、図１４に示すように、ＳＯＩ基板１
を熱処理することによって、ｐ型ウェル１３およびｎ型
ウェル１４の表面にゲート酸化膜１５を形成した後、そ
のゲート酸化膜１５の上部にゲート電極１６を形成す
る。ゲート電極１６は、たとえばＰをドープした低抵抗
多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およ
びＷ（タングステン）膜をこの順で積層した３層の導電
性膜によって構成する。続いて、ｐ型ウェル１３にＰま
たはＡｓ（ヒ素）をイオン注入することよってｎ型半導
体領域（ソース、ドレイン）１７を形成し、ｎ型ウェル
１４にＢをイオン注入することによってｐ型半導体領域
（ソース、ドレイン）１８を形成する。ここまでの工程
によって、ｐ型ウェル１３にｎチャネル型ＭＩＳＦＥＴ
Ｑｎが形成され、ｎ型ウェル１４にｐチャネル型ＭＩＳ
ＦＥＴＱｐが形成される。
を熱処理することによって、ｐ型ウェル１３およびｎ型
ウェル１４の表面にゲート酸化膜１５を形成した後、そ
のゲート酸化膜１５の上部にゲート電極１６を形成す
る。ゲート電極１６は、たとえばＰをドープした低抵抗
多結晶シリコン膜、ＷＮ（窒化タングステン）膜、およ
びＷ（タングステン）膜をこの順で積層した３層の導電
性膜によって構成する。続いて、ｐ型ウェル１３にＰま
たはＡｓ（ヒ素）をイオン注入することよってｎ型半導
体領域（ソース、ドレイン）１７を形成し、ｎ型ウェル
１４にＢをイオン注入することによってｐ型半導体領域
（ソース、ドレイン）１８を形成する。ここまでの工程
によって、ｐ型ウェル１３にｎチャネル型ＭＩＳＦＥＴ
Ｑｎが形成され、ｎ型ウェル１４にｐチャネル型ＭＩＳ
ＦＥＴＱｐが形成される。
【００３３】次に、図１５に示すように、ｎチャネル型
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
の上部に層間絶縁膜２０を形成し、続いてフォトレジス
ト膜をマスクにして層間絶縁膜２０をドライエッチング
することにより、ｎ型半導体領域（ソース、ドレイン）
１７およびｐ型半導体領域（ソース、ドレイン）１８の
上部にスルーホール２１を形成した後、層間絶縁膜２０
の上部に第１層配線２２を形成する。層間絶縁膜２０
は、たとえば酸化シリコン膜をＣＶＤ法にて堆積するこ
とによって形成する。また、第１層配線２２は、たとえ
ば層間絶縁膜２０の上部にスパッタリング方にてＷある
いはＡｌ合金などのメタル膜を堆積した後、フォトレジ
スト膜をマスクにしたドライエッチングでこのメタル膜
をパターニングすることによって形成する。
ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ
の上部に層間絶縁膜２０を形成し、続いてフォトレジス
ト膜をマスクにして層間絶縁膜２０をドライエッチング
することにより、ｎ型半導体領域（ソース、ドレイン）
１７およびｐ型半導体領域（ソース、ドレイン）１８の
上部にスルーホール２１を形成した後、層間絶縁膜２０
の上部に第１層配線２２を形成する。層間絶縁膜２０
は、たとえば酸化シリコン膜をＣＶＤ法にて堆積するこ
とによって形成する。また、第１層配線２２は、たとえ
ば層間絶縁膜２０の上部にスパッタリング方にてＷある
いはＡｌ合金などのメタル膜を堆積した後、フォトレジ
スト膜をマスクにしたドライエッチングでこのメタル膜
をパターニングすることによって形成する。
【００３４】続いて、上記図１５に示した工程を複数回
繰り返すことによって第２層配線２３および第３層配線
２４を順次形成して、本実施の形態のＣＭＯＳロジック
ＬＳＩを製造する（図１６）。なお、本実施の形態のＣ
ＭＯＳロジックＬＳＩにおいては、３層の配線層を有す
る場合について説明したが、配線層の数は３層に限定す
るものではない。
繰り返すことによって第２層配線２３および第３層配線
２４を順次形成して、本実施の形態のＣＭＯＳロジック
ＬＳＩを製造する（図１６）。なお、本実施の形態のＣ
ＭＯＳロジックＬＳＩにおいては、３層の配線層を有す
る場合について説明したが、配線層の数は３層に限定す
るものではない。
【００３５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００３６】たとえば、上記実施の形態においては、Ｓ
ＯＩ基板を用いてロジックＬＳＩを製造する場合につい
て例示したが、高周波動作をする素子を有し、動作速度
が要求される他の半導体装置の製造に上記実施の形態の
ＳＯＩ基板を用いてもよい。
ＯＩ基板を用いてロジックＬＳＩを製造する場合につい
て例示したが、高周波動作をする素子を有し、動作速度
が要求される他の半導体装置の製造に上記実施の形態の
ＳＯＩ基板を用いてもよい。
【００３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）ＳＯＩ基板（第３半導体基板）においてテラス領
域および研磨だれ領域が形成されてしまうことを防ぐこ
とができるので、そのＳＯＩ基板を用いて製造する半導
体チップの取得数を増加させることができる。 （２）ＳＯＩ基板（第３半導体基板）の外観形状を通常
の単結晶シリコン基板と同様にできるので、そのＳＯＩ
基板の製造装置への適用性を向上することができる。 （３）ＳＯＩ基板（第３半導体基板）をなすベース基板
（第１半導体基板）とボンド基板（第２半導体基板）と
を、その外周端部まで密着させることができるので、Ｓ
ＯＩ基板が有するＳＯＩ層をＳＯＩ基板の外周部まで形
成することができる。 （４）ＳＯＩ基板（第３半導体基板）において、ボンド
基板（第２半導体基板）の外周部に研磨だれ領域が形成
されないことから、ＳＯＩ基板の素子形成面の平坦性を
向上することができるので、ＳＯＩ基板が有するＳＯＩ
層の厚さの均一性を向上することができる。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）ＳＯＩ基板（第３半導体基板）においてテラス領
域および研磨だれ領域が形成されてしまうことを防ぐこ
とができるので、そのＳＯＩ基板を用いて製造する半導
体チップの取得数を増加させることができる。 （２）ＳＯＩ基板（第３半導体基板）の外観形状を通常
の単結晶シリコン基板と同様にできるので、そのＳＯＩ
基板の製造装置への適用性を向上することができる。 （３）ＳＯＩ基板（第３半導体基板）をなすベース基板
（第１半導体基板）とボンド基板（第２半導体基板）と
を、その外周端部まで密着させることができるので、Ｓ
ＯＩ基板が有するＳＯＩ層をＳＯＩ基板の外周部まで形
成することができる。 （４）ＳＯＩ基板（第３半導体基板）において、ボンド
基板（第２半導体基板）の外周部に研磨だれ領域が形成
されないことから、ＳＯＩ基板の素子形成面の平坦性を
向上することができるので、ＳＯＩ基板が有するＳＯＩ
層の厚さの均一性を向上することができる。
【図１】（ａ）および（ｂ）は、本発明の一実施の形態
である半導体装置の製造方法を示す平面図である。
である半導体装置の製造方法を示す平面図である。
【図２】（ａ）および（ｂ）は、本発明の一実施の形態
である半導体装置の製造方法を示す断面図である。
である半導体装置の製造方法を示す断面図である。
【図３】図１に続く半導体装置の製造工程中の平面図で
ある。
ある。
【図４】図２に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図５】図３に続く半導体装置の製造工程中の平面図で
ある。
ある。
【図６】図４に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図７】図５に続く半導体装置の製造工程中の平面図で
ある。
ある。
【図８】図６に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図９】図７に続く半導体装置の製造工程中の平面図で
ある。
ある。
【図１０】図８に続く半導体装置の製造工程中の断面図
である。
である。
【図１１】本発明の一実施の形態である半導体装置の製
造方法と比較した他の製造方法により製造する半導体装
置の製造工程中の断面図である。
造方法と比較した他の製造方法により製造する半導体装
置の製造工程中の断面図である。
【図１２】（ａ）〜（ｃ）は、本発明の一実施の形態で
ある半導体装置の製造工程中の要部断面図である。
ある半導体装置の製造工程中の要部断面図である。
【図１３】図１０に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
１ ＳＯＩ基板（第３半導体基板）
１Ａ ベース基板（第１半導体基板）
１Ｂ ボンド基板（第２半導体基板）
２ 酸化シリコン膜（第１絶縁膜）
３ 酸化シリコン膜
４ ＢＯＸ層
５ ＳＯＩ層
１１ 素子分離溝
１２ Ｕ溝素子分離領域
１３ ｐ型ウェル
１４ ｎ型ウェル
１５ ゲート酸化膜
１６ ゲート電極
１７ ｎ型半導体領域（ソース、ドレイン）
１８ ｐ型半導体領域（ソース、ドレイン）
２０ 層間絶縁膜
２１ スルーホール
２２ 第１層配線
２３ 第２層配線
２４ 第３層配線
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
Ｘ１ テラス領域
Ｙ 研磨だれ領域
Claims (3)
- 【請求項１】 （ａ）第１半導体基板およびその表面に
第１絶縁膜が形成された第２半導体基板を用意する工
程、（ｂ）前記第１半導体基板と前記第２半導体基板と
を貼り合せることにより、第３半導体基板を形成する工
程、（ｃ）前記第３半導体基板の外周部における第１領
域を除去する工程、（ｄ）前記（ｃ）工程の後、前記第
３半導体基板を形成する前記第２半導体基板を所定の厚
さになるまで薄くする工程、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 （ａ）所定の径の第１半導体基板および
その表面に第１絶縁膜が形成され、前記第１半導体基板
と同一の径の第２半導体基板を用意する工程、（ｂ）前
記第１半導体基板と前記第２半導体基板とを貼り合せる
ことにより、第３半導体基板を形成する工程、（ｃ）前
記第３半導体基板の外周部における第１領域を除去する
工程、（ｄ）前記（ｃ）工程の後、前記第３半導体基板
を形成する前記第２半導体基板を所定の厚さになるまで
薄くする工程、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】 （ａ）第１半導体基板およびその表面に
第１絶縁膜が形成された第２半導体基板を用意する工
程、（ｂ）前記第１半導体基板と前記第２半導体基板と
を貼り合せることにより、第３半導体基板を形成する工
程、（ｃ）前記第３半導体基板の外周部における第１領
域を除去する工程、（ｄ）前記（ｃ）工程の後、前記第
３半導体基板を形成する前記第２半導体基板を所定の厚
さになるまで薄くする工程、を含み、前記（ｃ）工程後
においては前記第１基板と前記第２基板とはその外周端
部まで密着していることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001233076A JP2003046071A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001233076A JP2003046071A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003046071A true JP2003046071A (ja) | 2003-02-14 |
Family
ID=19064894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001233076A Pending JP2003046071A (ja) | 2001-08-01 | 2001-08-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003046071A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7993974B2 (en) | 2007-09-27 | 2011-08-09 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| JP2013115307A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物複合基板の製造方法 |
| JP2018078149A (ja) * | 2016-11-07 | 2018-05-17 | 株式会社デンソー | 半導体ウエハおよびその製造方法 |
| JP2018182145A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜ｓｏｉウェーハ及びその製造方法 |
-
2001
- 2001-08-01 JP JP2001233076A patent/JP2003046071A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7993974B2 (en) | 2007-09-27 | 2011-08-09 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device |
| US8338918B2 (en) | 2007-09-27 | 2012-12-25 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device, method for detecting a semiconductor substrate and semiconductor chip package |
| JP2013115307A (ja) * | 2011-11-30 | 2013-06-10 | Sumitomo Electric Ind Ltd | Ｉｉｉ族窒化物複合基板の製造方法 |
| JP2018078149A (ja) * | 2016-11-07 | 2018-05-17 | 株式会社デンソー | 半導体ウエハおよびその製造方法 |
| JP2018182145A (ja) * | 2017-04-17 | 2018-11-15 | 株式会社Sumco | 多層膜ｓｏｉウェーハ及びその製造方法 |
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