JPH09306920A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JPH09306920A JPH09306920A JP12472496A JP12472496A JPH09306920A JP H09306920 A JPH09306920 A JP H09306920A JP 12472496 A JP12472496 A JP 12472496A JP 12472496 A JP12472496 A JP 12472496A JP H09306920 A JPH09306920 A JP H09306920A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- integrated circuit
- circuit device
- gettering
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 254
- 238000004519 manufacturing process Methods 0.000 title claims description 49
- 239000000758 substrate Substances 0.000 claims abstract description 123
- 238000005247 gettering Methods 0.000 claims abstract description 74
- 230000015572 biosynthetic process Effects 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 41
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000000356 contaminant Substances 0.000 claims description 5
- 238000011109 contamination Methods 0.000 abstract description 6
- 229910001385 heavy metal Inorganic materials 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 7
- 239000010410 layer Substances 0.000 description 109
- 235000012431 wafers Nutrition 0.000 description 61
- 229910004298 SiO 2 Inorganic materials 0.000 description 26
- 239000012535 impurity Substances 0.000 description 23
- 238000000605 extraction Methods 0.000 description 20
- 150000004767 nitrides Chemical class 0.000 description 16
- 238000005229 chemical vapour deposition Methods 0.000 description 15
- 238000002955 isolation Methods 0.000 description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229920005591 polysilicon Polymers 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- -1 oxygen ions Chemical class 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
- H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 絶縁層上に素子形成用の半導体層を設けてな
る基板を用いた半導体集積回路装置において、汚染要素
に起因する素子特性の劣化を抑制する。 【解決手段】 絶縁層１ｂ上に素子形成用の半導体層１
ｃを設けてなるＳＯＩ基板１を用いた半導体集積回路装
置において、素子形成用の半導体層１ｃに汚染要素を捕
縛するためのゲッタリング部２ａを設けた。
る基板を用いた半導体集積回路装置において、汚染要素
に起因する素子特性の劣化を抑制する。 【解決手段】 絶縁層１ｂ上に素子形成用の半導体層１
ｃを設けてなるＳＯＩ基板１を用いた半導体集積回路装
置において、素子形成用の半導体層１ｃに汚染要素を捕
縛するためのゲッタリング部２ａを設けた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板を用いた半導体集積回路装置および
その製造方法に適用して有効な技術に関するものであ
る。
置およびその製造技術に関し、特に、ＳＯＩ（Silicon
On Insulator）基板を用いた半導体集積回路装置および
その製造方法に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】ＳＯＩ技術は、絶縁層上に薄い半導体層
を設け、その薄い半導体層に所定の集積回路素子を形成
する技術であり、完全な素子分離が可能である、能
動的な寄生素子が形成されるのを防止できる等、種々の
顕著な特性を有している。
を設け、その薄い半導体層に所定の集積回路素子を形成
する技術であり、完全な素子分離が可能である、能
動的な寄生素子が形成されるのを防止できる等、種々の
顕著な特性を有している。
【０００３】通常のＳＯＩ基板は、支持基板上に絶縁層
を介して素子形成用の半導体層を設けるようにしてい
る。この支持基板は、主としてＳＯＩ基板の強度等を確
保するための部材であり、通常、熱膨張係数を合わせ半
導体集積回路装置の製造プロセス中における熱応力を緩
和する等の観点から半導体基板が用いられている。
を介して素子形成用の半導体層を設けるようにしてい
る。この支持基板は、主としてＳＯＩ基板の強度等を確
保するための部材であり、通常、熱膨張係数を合わせ半
導体集積回路装置の製造プロセス中における熱応力を緩
和する等の観点から半導体基板が用いられている。
【０００４】なお、ＳＯＩ技術については、例えば日刊
工業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデ
バイスハンドブック」Ｐ３８５〜Ｐ４００に記載があ
り、ＳＯＩ技術の利点やＳＯＩ基板の形成方法等につい
て詳細に説明されている。
工業新聞社、昭和６２年９月２９日発行、「ＣＭＯＳデ
バイスハンドブック」Ｐ３８５〜Ｐ４００に記載があ
り、ＳＯＩ技術の利点やＳＯＩ基板の形成方法等につい
て詳細に説明されている。
【０００５】
【発明が解決しようとする課題】ところが、本発明者の
検討によれば、ＳＯＩ基板を用いた半導体集積回路装置
においては、以下の問題があることを見出した。
検討によれば、ＳＯＩ基板を用いた半導体集積回路装置
においては、以下の問題があることを見出した。
【０００６】すなわち、ＳＯＩ基板は、素子形成用の半
導体層の主面からの鉄（Ｆｅ）や金（Ａｕ）等のような
重金属原子による汚染に対して弱く、その半導体集積回
路装置の歩留りが低下してしまう問題である。
導体層の主面からの鉄（Ｆｅ）や金（Ａｕ）等のような
重金属原子による汚染に対して弱く、その半導体集積回
路装置の歩留りが低下してしまう問題である。
【０００７】本発明の目的は、絶縁層上に素子形成用の
半導体層を設けてなる基板を用いた半導体集積回路装置
において、汚染要素に起因する素子特性劣化を抑制する
ことのできる技術を提供することにある。
半導体層を設けてなる基板を用いた半導体集積回路装置
において、汚染要素に起因する素子特性劣化を抑制する
ことのできる技術を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本発明の半導体集積回路装置は、支持基板
上に絶縁層を介して素子形成用の半導体層を設けてなる
基板を用いた半導体集積回路装置であって、前記素子形
成用の半導体層において、前記絶縁層が接する面側に、
汚染要素を捕縛する複数の第１ゲッタリング部を設けた
ものである。
上に絶縁層を介して素子形成用の半導体層を設けてなる
基板を用いた半導体集積回路装置であって、前記素子形
成用の半導体層において、前記絶縁層が接する面側に、
汚染要素を捕縛する複数の第１ゲッタリング部を設けた
ものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１２】（実施の形態１）図１は本発明の一実施例
である半導体集積回路装置の要部断面図、図２は図１の
半導体集積回路装置の要部平面図、図３〜図２０は図１
の半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。
である半導体集積回路装置の要部断面図、図２は図１の
半導体集積回路装置の要部平面図、図３〜図２０は図１
の半導体集積回路装置の製造工程中における半導体基板
の要部断面図である。
【００１３】まず、本実施の形態１の半導体集積回路装
置の構造を図１および図２によって説明する。
置の構造を図１および図２によって説明する。
【００１４】この半導体集積回路装置を構成する半導体
基板には、図１に示すように、ＳＯＩ基板１が使用され
ている。ＳＯＩ基板１は、支持基板１ａと、その上面に
形成された絶縁層１ｂと、その上面に形成された素子形
成用の半導体層１ｃとを有している。
基板には、図１に示すように、ＳＯＩ基板１が使用され
ている。ＳＯＩ基板１は、支持基板１ａと、その上面に
形成された絶縁層１ｂと、その上面に形成された素子形
成用の半導体層１ｃとを有している。
【００１５】支持基板１ａは、主にＳＯＩ基板１の強度
を確保するための構成部であり、例えば厚さ５５０μｍ
程度のｐ形のシリコン（Ｓｉ）単結晶からなる。
を確保するための構成部であり、例えば厚さ５５０μｍ
程度のｐ形のシリコン（Ｓｉ）単結晶からなる。
【００１６】絶縁層１ｂは、支持基板１ａと半導体層１
ｃとを電気的に絶縁した状態で接合するための構成部で
あり、例えば厚さ0.５μｍ程度の二酸化シリコン（Ｓｉ
Ｏ2）からなる。
ｃとを電気的に絶縁した状態で接合するための構成部で
あり、例えば厚さ0.５μｍ程度の二酸化シリコン（Ｓｉ
Ｏ2）からなる。
【００１７】半導体層１ｃは、薄い半導体層１ｃ1 上に
エピタキシャル層１ｃ2 が積み重ねられて形成されてお
り、その厚さは、例えば1.５μｍ程度である。薄い半導
体層１ｃ1 およびエピタキシャル層１ｃ2 は、例えばｎ
- 形のＳｉ単結晶からなる。
エピタキシャル層１ｃ2 が積み重ねられて形成されてお
り、その厚さは、例えば1.５μｍ程度である。薄い半導
体層１ｃ1 およびエピタキシャル層１ｃ2 は、例えばｎ
- 形のＳｉ単結晶からなる。
【００１８】ところで、本実施の形態１においては、半
導体層１ｃおよび支持基板１ａにおいて、絶縁層１ｂに
接触する全面に、それぞれ複数のフィールド絶縁膜で形
成されたゲッタリング部（第１のゲッタリング部）２ａ
およびゲッタリング部（第２のゲッタリング部）２ｂが
形成されている。
導体層１ｃおよび支持基板１ａにおいて、絶縁層１ｂに
接触する全面に、それぞれ複数のフィールド絶縁膜で形
成されたゲッタリング部（第１のゲッタリング部）２ａ
およびゲッタリング部（第２のゲッタリング部）２ｂが
形成されている。
【００１９】この構造では、このゲッタリング部２ａ,
２ｂを構成するフィールド絶縁膜の端部近傍に歪み部等
が形成される結果、その歪み部等に、例えばＦｅやＡｕ
等のような重金属原子等を捕縛することが可能となって
いる。
２ｂを構成するフィールド絶縁膜の端部近傍に歪み部等
が形成される結果、その歪み部等に、例えばＦｅやＡｕ
等のような重金属原子等を捕縛することが可能となって
いる。
【００２０】すなわち、本実施の形態１の半導体集積回
路装置は、重金属原子等のような汚染要素を素子形成領
域から離れた位置で捕縛することができるので、その汚
染要素に起因する素子特性の劣化を抑制することが可能
となっている。
路装置は、重金属原子等のような汚染要素を素子形成領
域から離れた位置で捕縛することができるので、その汚
染要素に起因する素子特性の劣化を抑制することが可能
となっている。
【００２１】このゲッタリング部２ａ, ２ｂは、図２に
示すように、図２の上下左右の方向に所定の間隔を隔て
て規則的に配置されている。ただし、ゲッタリング部２
ａ,２ｂの配置の仕方は、これに限定されるものではな
く種々変更可能であり、例えば特にゲッタリング効果を
必要とする領域にはゲッタリング部２ａ, ２ｂを他の領
域よりも多めに配置しても良いし、不規則的な配置の仕
方でも良い。
示すように、図２の上下左右の方向に所定の間隔を隔て
て規則的に配置されている。ただし、ゲッタリング部２
ａ,２ｂの配置の仕方は、これに限定されるものではな
く種々変更可能であり、例えば特にゲッタリング効果を
必要とする領域にはゲッタリング部２ａ, ２ｂを他の領
域よりも多めに配置しても良いし、不規則的な配置の仕
方でも良い。
【００２２】各ゲッタリング部２ａ, ２ｂは、例えばＳ
ｉＯ2 からなり、その平面形状は、例えば略正方形状に
形成されている。ただし、その形状は種々変更可能であ
る。また、形成場所に応じて大きさを変えても良い。
ｉＯ2 からなり、その平面形状は、例えば略正方形状に
形成されている。ただし、その形状は種々変更可能であ
る。また、形成場所に応じて大きさを変えても良い。
【００２３】ＳＯＩ基板１の半導体層１ｃ上には、例え
ばＢｉＣＭＯＳ（Bipoior Complimentary MOS)回路が形
成されている。なお、図１においてＢＩはバイポーラト
ランジスタ（以下、単にトランジスタという）形成領
域、ＮＭはｎチャネル形のＭＯＳ・ＦＥＴ（以下、単に
ｎＭＯＳという）形成領域、ＰＭはｐチャネル形のＭＯ
Ｓ・ＦＥＴ（以下、単にｐＭＯＳという）形成領域およ
びＲは抵抗領域を示している。
ばＢｉＣＭＯＳ（Bipoior Complimentary MOS)回路が形
成されている。なお、図１においてＢＩはバイポーラト
ランジスタ（以下、単にトランジスタという）形成領
域、ＮＭはｎチャネル形のＭＯＳ・ＦＥＴ（以下、単に
ｎＭＯＳという）形成領域、ＰＭはｐチャネル形のＭＯ
Ｓ・ＦＥＴ（以下、単にｐＭＯＳという）形成領域およ
びＲは抵抗領域を示している。
【００２４】図１には、一例として、例えばｎＭＯＳ３
と、ｐＭＯＳ４と、不純物を含有するポリシリコンから
なる抵抗５と、ｎｐｎ形のトランジスタ６とが示されて
いる。なお、ＣＭＯＳ回路は、ｎＭＯＳ３とｐＭＯＳ４
とによって構成されている。
と、ｐＭＯＳ４と、不純物を含有するポリシリコンから
なる抵抗５と、ｎｐｎ形のトランジスタ６とが示されて
いる。なお、ＣＭＯＳ回路は、ｎＭＯＳ３とｐＭＯＳ４
とによって構成されている。
【００２５】ｎＭＯＳ３、ｐＭＯＳ４およびｎｐｎ形の
トランジスタ６は、素子分離部７によって電気的に分離
されている。素子分離部７は、半導体層１ｃの上部に形
成されたフィールド絶縁膜７ａと、そのフィールド絶縁
膜７ａの上部から絶縁層１ｂに達する程度に延びる溝形
素子分離部７ｂとによって構成されている。
トランジスタ６は、素子分離部７によって電気的に分離
されている。素子分離部７は、半導体層１ｃの上部に形
成されたフィールド絶縁膜７ａと、そのフィールド絶縁
膜７ａの上部から絶縁層１ｂに達する程度に延びる溝形
素子分離部７ｂとによって構成されている。
【００２６】フィールド絶縁膜７ａは、例えばＳｉＯ2
からなる。また、溝形素子分離部７ｂは、溝内に、例え
ばＳｉＯ2 からなる絶縁膜が埋め込まれて形成されてい
る。
からなる。また、溝形素子分離部７ｂは、溝内に、例え
ばＳｉＯ2 からなる絶縁膜が埋め込まれて形成されてい
る。
【００２７】ｎＭＯＳ形成領域ＮＭの半導体層１ｃの上
部には、ｐウエル８Ｐが形成されている。このｐウエル
８Ｐには、例えばｐ形不純物のホウ素が含有されてい
る。
部には、ｐウエル８Ｐが形成されている。このｐウエル
８Ｐには、例えばｐ形不純物のホウ素が含有されてい
る。
【００２８】そして、このｐウエル８Ｐ上に、ＬＤＤ構
造を有するｎＭＯＳ３が形成されている。このｎＭＯＳ
３は、一対の半導体領域３ｎｌ，３ｎｌと、ゲート絶縁
膜３ｎｉと、ゲート電極３ｎｇとを有している。なお、
ゲート電極３ｎｇ上には、例えばＳｉＯ2 からなるキャ
ップ絶縁膜９が形成されている。また、ゲート電極３ｎ
ｇの側面には、例えばＳｉＯ2 からなるサイドウォール
１０が形成されている。
造を有するｎＭＯＳ３が形成されている。このｎＭＯＳ
３は、一対の半導体領域３ｎｌ，３ｎｌと、ゲート絶縁
膜３ｎｉと、ゲート電極３ｎｇとを有している。なお、
ゲート電極３ｎｇ上には、例えばＳｉＯ2 からなるキャ
ップ絶縁膜９が形成されている。また、ゲート電極３ｎ
ｇの側面には、例えばＳｉＯ2 からなるサイドウォール
１０が形成されている。
【００２９】半導体領域３ｎｌは、ソース・ドレイン領
域を形成する領域であり、低濃度領域３ｎｌ1 と高濃度
領域３ｎｌ2 とから構成されている。半導体領域３ｎｌ
には、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含
有されている。
域を形成する領域であり、低濃度領域３ｎｌ1 と高濃度
領域３ｎｌ2 とから構成されている。半導体領域３ｎｌ
には、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が含
有されている。
【００３０】図１においては一方の半導体領域３ｎｌ
が、絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａを
通じて、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃ
ｕ）合金からなる第１層配線１３Ｌ1 と電気的に接続さ
れている。なお、絶縁膜１１ａ〜１１ｃは、例えばＳｉ
Ｏ2 からなる。
が、絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａを
通じて、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃ
ｕ）合金からなる第１層配線１３Ｌ1 と電気的に接続さ
れている。なお、絶縁膜１１ａ〜１１ｃは、例えばＳｉ
Ｏ2 からなる。
【００３１】ゲート電極３ｎｇは、例えば低抵抗ポリシ
リコン層３ｎｇ1 と、タングステンシリサイド（ＷＳｉ
2 ）等からなるシリサイド層３ｎｇ2 とが下層から順に
積層されて構成されている。
リコン層３ｎｇ1 と、タングステンシリサイド（ＷＳｉ
2 ）等からなるシリサイド層３ｎｇ2 とが下層から順に
積層されて構成されている。
【００３２】ｐＭＯＳ形成領域ＰＭの半導体層１ｃの下
部には、埋込領域１４Ｎが形成されている。この埋込領
域１４Ｎは、高電位側の電源電圧を供給する埋め込み配
線を形成しており、例えばｎ形不純物のアンチモン（Ｓ
ｂ）またはヒ素（Ａｓ）が含有されて形成されている。
部には、埋込領域１４Ｎが形成されている。この埋込領
域１４Ｎは、高電位側の電源電圧を供給する埋め込み配
線を形成しており、例えばｎ形不純物のアンチモン（Ｓ
ｂ）またはヒ素（Ａｓ）が含有されて形成されている。
【００３３】また、ｐＭＯＳ形成領域ＰＭの半導体層１
ｃの上部には、ｎウエル８Ｎが形成されている。このｎ
ウエル８Ｎには、例えばｎ形不純物のリンが含有されて
いる。
ｃの上部には、ｎウエル８Ｎが形成されている。このｎ
ウエル８Ｎには、例えばｎ形不純物のリンが含有されて
いる。
【００３４】そして、このｎウエル８Ｎ上に、ＬＤＤ構
造を有するｐＭＯＳ４が形成されている。このｐＭＯＳ
４は、一対の半導体領域４ｐｌ，４ｐｌと、ゲート絶縁
膜４ｐｉと、ゲート電極４ｐｇとを有している。なお、
ゲート電極ｐｇ上には、例えばＳｉＯ2 からなるキャッ
プ絶縁膜９が形成されている。また、ゲート電極４ｐｇ
の側面には、例えばＳｉＯ2 からなるサイドウォール１
０が形成されている。
造を有するｐＭＯＳ４が形成されている。このｐＭＯＳ
４は、一対の半導体領域４ｐｌ，４ｐｌと、ゲート絶縁
膜４ｐｉと、ゲート電極４ｐｇとを有している。なお、
ゲート電極ｐｇ上には、例えばＳｉＯ2 からなるキャッ
プ絶縁膜９が形成されている。また、ゲート電極４ｐｇ
の側面には、例えばＳｉＯ2 からなるサイドウォール１
０が形成されている。
【００３５】半導体領域４ｐｌは、ソース・ドレイン領
域を形成する領域であり、低濃度領域４ｐｌ1 と高濃度
領域４ｐｌ2 とから構成されている。半導体領域４ｐｌ
には、例えばｐ形不純物のホウ素が含有されている。
域を形成する領域であり、低濃度領域４ｐｌ1 と高濃度
領域４ｐｌ2 とから構成されている。半導体領域４ｐｌ
には、例えばｐ形不純物のホウ素が含有されている。
【００３６】図１においては一方の半導体領域４ｐｌ
が、絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａを
通じて、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第１層配
線１３Ｌ1 と電気的に接続されている。なお、絶縁膜１
１ａ〜１１ｃは、例えばＳｉＯ2 からなる。
が、絶縁膜１１ａ〜１１ｃに穿孔された接続孔１２ａを
通じて、例えばＡｌ−Ｓｉ−Ｃｕ合金からなる第１層配
線１３Ｌ1 と電気的に接続されている。なお、絶縁膜１
１ａ〜１１ｃは、例えばＳｉＯ2 からなる。
【００３７】ゲート電極４ｐｇは、例えば低抵抗ポリシ
リコン層４ｐｇ1 と、ＷＳｉ2 等からなるシリサイド層
４ｐｇ2 とが下層から順に積層されて構成されている。
リコン層４ｐｇ1 と、ＷＳｉ2 等からなるシリサイド層
４ｐｇ2 とが下層から順に積層されて構成されている。
【００３８】トランジスタ形成領域ＢＩには、ｎｐｎ形
のトランジスタ６を構成するｎ+ 形のコレクタ埋込領域
６ＮBLが形成されている。このｎ+ 形のコレクタ埋込領
域６ＮBLは、コレクタ抵抗を下げるための構成部であ
り、例えばｎ形不純物のＳｂまたはＡｓが含有されて形
成されている。
のトランジスタ６を構成するｎ+ 形のコレクタ埋込領域
６ＮBLが形成されている。このｎ+ 形のコレクタ埋込領
域６ＮBLは、コレクタ抵抗を下げるための構成部であ
り、例えばｎ形不純物のＳｂまたはＡｓが含有されて形
成されている。
【００３９】このｎ+ 形のコレクタ埋込領域６ＮBL上の
エピタキシャル層１ｃ2 には、ｎ形半導体領域６ＮPC、
ベース領域６Ｂ、エミッタ領域６Ｅおよびコレクタ引出
し領域６Ｃが形成されている。
エピタキシャル層１ｃ2 には、ｎ形半導体領域６ＮPC、
ベース領域６Ｂ、エミッタ領域６Ｅおよびコレクタ引出
し領域６Ｃが形成されている。
【００４０】ｎ形半導体領域６ＮPCには、例えばｎ形不
純物のリン等が含有されている。
純物のリン等が含有されている。
【００４１】ベース領域６Ｂは、ベース引出し領域６Ｂ
1 と、それに囲まれた真性ベース領域６Ｂ2 とから構成
されている。ベース引出し領域６Ｂ1 および真性ベース
領域６Ｂ2 には、例えばｐ形不純物のホウ素が含有され
ている。ただし、ベース引出し領域６Ｂ1 の方が、真性
ベース領域６Ｂ2 よりも不純物濃度が高く設定されてい
る。
1 と、それに囲まれた真性ベース領域６Ｂ2 とから構成
されている。ベース引出し領域６Ｂ1 および真性ベース
領域６Ｂ2 には、例えばｐ形不純物のホウ素が含有され
ている。ただし、ベース引出し領域６Ｂ1 の方が、真性
ベース領域６Ｂ2 よりも不純物濃度が高く設定されてい
る。
【００４２】ベース引出し領域６Ｂ1 は、ベース引出し
電極６ＢＴと電気的に接続されている。このベース引出
し電極６ＢＴは、例えばｐ形の低抵抗ポリシリコンから
なり、絶縁膜１１ｂ, １１ｃに穿孔された接続孔１２ａ
を通じて第１層配線１３Ｌ1と電気的に接続されてい
る。
電極６ＢＴと電気的に接続されている。このベース引出
し電極６ＢＴは、例えばｐ形の低抵抗ポリシリコンから
なり、絶縁膜１１ｂ, １１ｃに穿孔された接続孔１２ａ
を通じて第１層配線１３Ｌ1と電気的に接続されてい
る。
【００４３】エミッタ領域６Ｅは、真性ベース領域６Ｂ
2 の上部に形成されている。このエミッタ領域６Ｅに
は、例えばｎ形不純物のリンまたはＡｓが含有されてい
る。エミッタ領域６Ｅは、エミッタ引出し電極６ＥＴと
電気的に接続されている。
2 の上部に形成されている。このエミッタ領域６Ｅに
は、例えばｎ形不純物のリンまたはＡｓが含有されてい
る。エミッタ領域６Ｅは、エミッタ引出し電極６ＥＴと
電気的に接続されている。
【００４４】このエミッタ引出し電極６ＥＴは、例えば
ｎ形の低抵抗ポリシリコンからなり、絶縁膜１１ｃに穿
孔された接続孔１２ａを通じて第１層配線１３Ｌ1 と電
気的に接続されている。
ｎ形の低抵抗ポリシリコンからなり、絶縁膜１１ｃに穿
孔された接続孔１２ａを通じて第１層配線１３Ｌ1 と電
気的に接続されている。
【００４５】コレクタ引出し領域６Ｃには、例えばｎ形
不純物のリンまたはＡｓが含有されている。このコレク
タ引出し領域６Ｃは、絶縁膜１１および絶縁膜１１ａ〜
１１ｃに穿孔された接続孔１２ａを通じて第１層配線１
３Ｌ1 と電気的に接続されている。
不純物のリンまたはＡｓが含有されている。このコレク
タ引出し領域６Ｃは、絶縁膜１１および絶縁膜１１ａ〜
１１ｃに穿孔された接続孔１２ａを通じて第１層配線１
３Ｌ1 と電気的に接続されている。
【００４６】上記した絶縁膜１１ｃの上面には、例えば
ＳｉＯ2 からなる層間絶縁膜１１ｄが堆積されており、
これによって第１層配線１３Ｌ1 が被覆されている。
ＳｉＯ2 からなる層間絶縁膜１１ｄが堆積されており、
これによって第１層配線１３Ｌ1 が被覆されている。
【００４７】層間絶縁膜１１ｄ上には、例えばＡｌ−Ｓ
ｉ−Ｃｕ合金からなる第２層配線１３Ｌ2 が形成されて
いる。図１においては所定の第２層配線１３Ｌ2 が、下
層の層間絶縁膜１１ｄに穿孔された接続孔１２ｂを通じ
て第１層配線１３Ｌ1 と電気的に接続されている。
ｉ−Ｃｕ合金からなる第２層配線１３Ｌ2 が形成されて
いる。図１においては所定の第２層配線１３Ｌ2 が、下
層の層間絶縁膜１１ｄに穿孔された接続孔１２ｂを通じ
て第１層配線１３Ｌ1 と電気的に接続されている。
【００４８】また、層間絶縁膜１１ｄ上には、表面保護
膜１５が堆積されており、これによって第２層配線１３
Ｌ2 が被覆されている。この表面保護膜１５は、例えば
ＳｉＯ2 からなる絶縁膜上に窒化シリコンからなる絶縁
膜が堆積されて形成されている。
膜１５が堆積されており、これによって第２層配線１３
Ｌ2 が被覆されている。この表面保護膜１５は、例えば
ＳｉＯ2 からなる絶縁膜上に窒化シリコンからなる絶縁
膜が堆積されて形成されている。
【００４９】次に、本実施の形態１の半導体集積回路装
置を構成するＳＯＩ基板１の製造方法を図３〜図１０に
よって説明する。
置を構成するＳＯＩ基板１の製造方法を図３〜図１０に
よって説明する。
【００５０】まず、図３に示すように、素子形成用の半
導体ウエハ１ｃＷを用意する。この半導体ウエハ１ｃＷ
上に、例えばＳｉＯ2 からなる絶縁膜および窒化シリコ
ンからなる窒化膜を下層から順に堆積した後、それらの
絶縁膜をフォトリソグラフィ技術およびエッチング技術
によってパターニングすることにより、半導体ウエハ１
ｃＷ上にパッド膜１６ａ1 および窒化膜１６ｂ1 のパタ
ーンを形成する。
導体ウエハ１ｃＷを用意する。この半導体ウエハ１ｃＷ
上に、例えばＳｉＯ2 からなる絶縁膜および窒化シリコ
ンからなる窒化膜を下層から順に堆積した後、それらの
絶縁膜をフォトリソグラフィ技術およびエッチング技術
によってパターニングすることにより、半導体ウエハ１
ｃＷ上にパッド膜１６ａ1 および窒化膜１６ｂ1 のパタ
ーンを形成する。
【００５１】続いて、図４に示すように、半導体ウエハ
１ｃＷに対して熱酸化処理を施すことにより、半導体ウ
エハ１ｃＷの所定の位置に選択的に、例えばＳｉＯ2 か
らなるゲッタリング部２ａを複数形成する。
１ｃＷに対して熱酸化処理を施すことにより、半導体ウ
エハ１ｃＷの所定の位置に選択的に、例えばＳｉＯ2 か
らなるゲッタリング部２ａを複数形成する。
【００５２】その後、図５に示すように、支持基板用の
半導体ウエハ１ａＷを用意する。この半導体ウエハ１ａ
Ｗには、素子形成用の半導体ウエハ１ｃＷと同じ方法に
よって、例えばＳｉＯ2 からなるゲッタリング部２ｂが
複数形成されている。
半導体ウエハ１ａＷを用意する。この半導体ウエハ１ａ
Ｗには、素子形成用の半導体ウエハ１ｃＷと同じ方法に
よって、例えばＳｉＯ2 からなるゲッタリング部２ｂが
複数形成されている。
【００５３】また、支持基板用の半導体ウエハ１ａＷに
おいてゲッタリング部２ｂの形成面上には、ゲッタリン
グ部２ｂを被覆するように接合用の絶縁層１ｂがＣＶＤ
法等によて形成されている。
おいてゲッタリング部２ｂの形成面上には、ゲッタリン
グ部２ｂを被覆するように接合用の絶縁層１ｂがＣＶＤ
法等によて形成されている。
【００５４】次いで、素子形成用の半導体ウエハ１ｃＷ
と、支持基板用の半導体ウエハ１ａＷとを、その各々の
ゲッタリング部２ａ, ２ｂの形成面を対向させ、絶縁層
１ｂを介して重ね合わせた状態で熱処理を施すことによ
り、図６に示すように、各々の半導体ウエハ１ｃＷ, １
ａＷを接合する。
と、支持基板用の半導体ウエハ１ａＷとを、その各々の
ゲッタリング部２ａ, ２ｂの形成面を対向させ、絶縁層
１ｂを介して重ね合わせた状態で熱処理を施すことによ
り、図６に示すように、各々の半導体ウエハ１ｃＷ, １
ａＷを接合する。
【００５５】その後、素子形成用の半導体ウエハ１ｃＷ
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、ＳＯＩ基
板1を製造する。
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、ＳＯＩ基
板1を製造する。
【００５６】また、ＳＯＩ基板１を製造する他の方法と
して、例えば次のようにしても良い。
して、例えば次のようにしても良い。
【００５７】まず、図４に示したように、素子形成用の
半導体ウエハ１ｃＷにゲッタリング部２ａを形成した
後、そのゲッタリング部２ａの上部を除去することによ
り、図８に示すように、素子形成用の半導体ウエハ１ｃ
Ｗにおけるゲッタリング部２ａの形成面を平坦にする。
半導体ウエハ１ｃＷにゲッタリング部２ａを形成した
後、そのゲッタリング部２ａの上部を除去することによ
り、図８に示すように、素子形成用の半導体ウエハ１ｃ
Ｗにおけるゲッタリング部２ａの形成面を平坦にする。
【００５８】続いて、図９に示すように、支持基板用の
半導体ウエハ１ａＷを用意する。この半導体ウエハ１ａ
Ｗには、例えばＳｉＯ2 からなるゲッタリング部２ｂが
複数形成されている。また、この半導体ウエハ１ａＷに
おいてゲッタリング部２ｂの形成面上には、ゲッタリン
グ部２ｂを被覆するように絶縁層１ｂがＣＶＤ法等によ
て形成されている。
半導体ウエハ１ａＷを用意する。この半導体ウエハ１ａ
Ｗには、例えばＳｉＯ2 からなるゲッタリング部２ｂが
複数形成されている。また、この半導体ウエハ１ａＷに
おいてゲッタリング部２ｂの形成面上には、ゲッタリン
グ部２ｂを被覆するように絶縁層１ｂがＣＶＤ法等によ
て形成されている。
【００５９】その後、素子形成用の半導体ウエハ１ｃＷ
と、支持基板用の半導体ウエハ１ａＷとをそのゲッタリ
ング部２ａ, ２ｂの形成面を対向させ、絶縁層１ｂを介
して重ね合わせた状態で熱処理を施すことにより、図１
０に示すように、各々の半導体ウエハ１ｃＷ, １ａＷを
接合する。
と、支持基板用の半導体ウエハ１ａＷとをそのゲッタリ
ング部２ａ, ２ｂの形成面を対向させ、絶縁層１ｂを介
して重ね合わせた状態で熱処理を施すことにより、図１
０に示すように、各々の半導体ウエハ１ｃＷ, １ａＷを
接合する。
【００６０】この際、半導体ウエハ１ｃＷにおけるゲッ
タリング部２ａの形成面が平坦になっているので、支持
基板用の半導体ウエハ１ａＷとの重ね合わせが容易であ
るとともに、接合上の信頼性を向上させることが可能と
なっている。
タリング部２ａの形成面が平坦になっているので、支持
基板用の半導体ウエハ１ａＷとの重ね合わせが容易であ
るとともに、接合上の信頼性を向上させることが可能と
なっている。
【００６１】その後、素子形成用の半導体ウエハ１ｃＷ
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 （図７参照）を形成
し、ＳＯＩ基板１を製造する。
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 （図７参照）を形成
し、ＳＯＩ基板１を製造する。
【００６２】次に、本実施の形態１の半導体集積回路装
置の製造方法を図１１〜図２０によって説明する。
置の製造方法を図１１〜図２０によって説明する。
【００６３】まず、上述のようにして製造されたＳＯＩ
基板１の半導体層１ｃ1 上に熱酸化処理により、例えば
ＳｉＯ2 等からなるパッド膜を形成した後、その上面に
窒化シリコンからなる窒化膜をＣＶＤ法等によって堆積
する。
基板１の半導体層１ｃ1 上に熱酸化処理により、例えば
ＳｉＯ2 等からなるパッド膜を形成した後、その上面に
窒化シリコンからなる窒化膜をＣＶＤ法等によって堆積
する。
【００６４】続いて、そのパッド膜および窒化膜の所定
部分をエッチング処理によって除去し、図１１に示すよ
うに、パッド膜１６ａ2 および窒化膜１６ｂ2 のパター
ンを形成した後、ＳＯＩ基板１に対して、例えばｎ形不
純物のＳｂを熱拡散処理によって導入することにより、
パッド膜１６ａ2 および窒化膜１６ｂ2 から露出する半
導体層１ｃ1 にコレクタ埋込層６ＮBLおよび埋込領域１
４Ｎの基本領域を形成する。
部分をエッチング処理によって除去し、図１１に示すよ
うに、パッド膜１６ａ2 および窒化膜１６ｂ2 のパター
ンを形成した後、ＳＯＩ基板１に対して、例えばｎ形不
純物のＳｂを熱拡散処理によって導入することにより、
パッド膜１６ａ2 および窒化膜１６ｂ2 から露出する半
導体層１ｃ1 にコレクタ埋込層６ＮBLおよび埋込領域１
４Ｎの基本領域を形成する。
【００６５】次いで、パッド膜１６ａ2 および窒化膜１
６ｂ2 を除去する工程等を経た後、ＳＯＩ基板１に対し
てエピタキシャル処理を施すことにより、図１２に示す
ように、半導体層１ｃ1 上に、例えばＳｉ単結晶からな
る半導体層１ｃ2 を形成する。
６ｂ2 を除去する工程等を経た後、ＳＯＩ基板１に対し
てエピタキシャル処理を施すことにより、図１２に示す
ように、半導体層１ｃ1 上に、例えばＳｉ単結晶からな
る半導体層１ｃ2 を形成する。
【００６６】続いて、ＳＯＩ基板１の半導体層１ｃ2 上
に熱酸化処理により、例えばＳｉＯ2 等からなるパッド
膜を形成した後、その上面に窒化シリコンからなる窒化
膜をＣＶＤ法等によって堆積する。
に熱酸化処理により、例えばＳｉＯ2 等からなるパッド
膜を形成した後、その上面に窒化シリコンからなる窒化
膜をＣＶＤ法等によって堆積する。
【００６７】その後、そのパッド膜および窒化膜の所定
部分をエッチング処理によって除去することにより、図
１２に示すように、コレクタ埋込領域６ＮBLおよび埋込
領域１４Ｎの上方が露出するようなパッド膜１６ａ3 お
よび窒化膜１６ｂ3 のパターンを形成する。
部分をエッチング処理によって除去することにより、図
１２に示すように、コレクタ埋込領域６ＮBLおよび埋込
領域１４Ｎの上方が露出するようなパッド膜１６ａ3 お
よび窒化膜１６ｂ3 のパターンを形成する。
【００６８】次いで、ＳＯＩ基板１に対して、例えばｎ
ウエル形成用のｎ形不純物のリンをイオン注入法等によ
って導入することにより、パッド膜１６ａ3 および窒化
膜１６ｂ3 から露出する半導体層１ｃ2 にｎウエルとな
るｎ形半導体領域１７Ｎ1 を形成する。
ウエル形成用のｎ形不純物のリンをイオン注入法等によ
って導入することにより、パッド膜１６ａ3 および窒化
膜１６ｂ3 から露出する半導体層１ｃ2 にｎウエルとな
るｎ形半導体領域１７Ｎ1 を形成する。
【００６９】続いて、ＳＯＩ基板１に対して熱酸化処理
を施すことにより、図１３に示すように、半導体層１ｃ
2 上において、コレクタ埋込領域６ＮBLおよび埋込領域
１４Ｎの上方にフィールド絶縁膜１８ａを選択的に形成
する。
を施すことにより、図１３に示すように、半導体層１ｃ
2 上において、コレクタ埋込領域６ＮBLおよび埋込領域
１４Ｎの上方にフィールド絶縁膜１８ａを選択的に形成
する。
【００７０】その後、窒化膜を熱リン酸等によって除去
した後、そのフィールド絶縁膜１８ａをイオン注入マス
クとして、半導体層１ｃ2 に、例えばｐウエル形成用の
ｐ形不純物のフッ化ホウ素イオン（ＢＦ2+）をイオン注
入することにより、ｐウエルとなるｐ形半導体領域１７
Ｐ1 を形成する。
した後、そのフィールド絶縁膜１８ａをイオン注入マス
クとして、半導体層１ｃ2 に、例えばｐウエル形成用の
ｐ形不純物のフッ化ホウ素イオン（ＢＦ2+）をイオン注
入することにより、ｐウエルとなるｐ形半導体領域１７
Ｐ1 を形成する。
【００７１】次いで、ＳＯＩ基板１に対して熱処理を施
すことにより、図１４に示すように、半導体層１ｃ2
に、ｐウエル８Ｐおよびｎウエル８Ｎを形成する。
すことにより、図１４に示すように、半導体層１ｃ2
に、ｐウエル８Ｐおよびｎウエル８Ｎを形成する。
【００７２】続いて、ＳＯＩ基板１に対して熱酸化処理
を施すことにより、半導体層１ｃ2上にパッド酸化膜１
６ａ3 を形成した後、その上に窒化シリコンからなる窒
化膜をＣＶＤ法等によって堆積する。
を施すことにより、半導体層１ｃ2上にパッド酸化膜１
６ａ3 を形成した後、その上に窒化シリコンからなる窒
化膜をＣＶＤ法等によって堆積する。
【００７３】その後、その窒化膜において素子分離領域
および素子内分離領域となる部分を除去し窒化膜１６ｂ
3 のパターンを形成した後、ＳＯＩ基板１に対して、熱
酸化処理を施すことにより、図１５に示すように、素子
分離および素子内分離用のフィールド絶縁膜７ａを形成
する。
および素子内分離領域となる部分を除去し窒化膜１６ｂ
3 のパターンを形成した後、ＳＯＩ基板１に対して、熱
酸化処理を施すことにより、図１５に示すように、素子
分離および素子内分離用のフィールド絶縁膜７ａを形成
する。
【００７４】次いで、素子分離領域にＳＯＩ基板１の絶
縁層１ｂの上部に達する程度の溝をドライエッチング法
等によって形成した後、その溝内に、例えばＳｉＯ2 等
からなる絶縁膜を埋め込み、溝形素子分離部７ｂを形成
する。
縁層１ｂの上部に達する程度の溝をドライエッチング法
等によって形成した後、その溝内に、例えばＳｉＯ2 等
からなる絶縁膜を埋め込み、溝形素子分離部７ｂを形成
する。
【００７５】続いて、ＳＯＩ基板１上に、ｎｐｎ形のト
ランジスタ６（図１参照）のコレクタ引出し領域が露出
するようなフォトレジストパターン１９ａをフォトリソ
グラフィ技術によって形成する。
ランジスタ６（図１参照）のコレクタ引出し領域が露出
するようなフォトレジストパターン１９ａをフォトリソ
グラフィ技術によって形成する。
【００７６】その後、そのフォトレジストパターン１９
ａをイオン注入マスクとして、半導体層１ｃ2 に、例え
ばｎ形不純物のリンをイオン注入した後、ＳＯＩ基板１
に対して熱処理を施すことにより、図１６に示すよう
に、ｎｐｎ形のトランジスタ６のコレクタ引出し領域６
Ｃを形成する。
ａをイオン注入マスクとして、半導体層１ｃ2 に、例え
ばｎ形不純物のリンをイオン注入した後、ＳＯＩ基板１
に対して熱処理を施すことにより、図１６に示すよう
に、ｎｐｎ形のトランジスタ６のコレクタ引出し領域６
Ｃを形成する。
【００７７】その後、ＳＯＩ基板１に対して熱酸化処理
を施すことにより、ゲート絶縁膜４ｐｉ, ３ｎｉを同時
に形成した後、ＳＯＩ基板１上に、例えばポリシリコン
等からなる半導体膜をＣＶＤ法等によって堆積する。
を施すことにより、ゲート絶縁膜４ｐｉ, ３ｎｉを同時
に形成した後、ＳＯＩ基板１上に、例えばポリシリコン
等からなる半導体膜をＣＶＤ法等によって堆積する。
【００７８】次いで、その半導体膜に対して、例えばｎ
形不純物のリンを導入した後、その半導体膜上に、例え
ばＷＳｉ2 等のようなシリサイド膜をスパッタリング法
等によって堆積する。
形不純物のリンを導入した後、その半導体膜上に、例え
ばＷＳｉ2 等のようなシリサイド膜をスパッタリング法
等によって堆積する。
【００７９】続いて、そのシリサイド膜上に、例えばＳ
ｉＯ2 等からなる絶縁膜をＣＶＤ法等によって堆積した
後、その絶縁膜上にｎＭＯＳおよびｐＭＯＳのゲート電
極形成用のフォトレジストパターンをフォトリソグラフ
ィ技術によって形成する。
ｉＯ2 等からなる絶縁膜をＣＶＤ法等によって堆積した
後、その絶縁膜上にｎＭＯＳおよびｐＭＯＳのゲート電
極形成用のフォトレジストパターンをフォトリソグラフ
ィ技術によって形成する。
【００８０】その後、そのフォトレジストパターンをエ
ッチングマスクとして、絶縁膜、シリサイド膜および半
導体膜をドライエッチング法等によってパターニングす
ることにより、ゲート電極３ｎｇ，４ｐｇおよびキャッ
プ絶縁膜９を形成する。
ッチングマスクとして、絶縁膜、シリサイド膜および半
導体膜をドライエッチング法等によってパターニングす
ることにより、ゲート電極３ｎｇ，４ｐｇおよびキャッ
プ絶縁膜９を形成する。
【００８１】次いで、ｎＭＯＳ形成領域およびｐＭＯＳ
形成領域に、例えばｎ形不純物のリン、ｐ形不純物のホ
ウ素をそれぞれ別々に注入することにより、低濃度領域
３ｎｌ1,４ｐｌ1 を形成する。
形成領域に、例えばｎ形不純物のリン、ｐ形不純物のホ
ウ素をそれぞれ別々に注入することにより、低濃度領域
３ｎｌ1,４ｐｌ1 を形成する。
【００８２】続いて、ＳＯＩ基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１７に示
すように、ゲート電極３ｐｇ, ４ｎｇの側面にサイドウ
ォール１０を形成する。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１７に示
すように、ゲート電極３ｐｇ, ４ｎｇの側面にサイドウ
ォール１０を形成する。
【００８３】その後、ＳＯＩ基板１上に、例えばＳｉＯ
2 からなる絶縁膜１１ａをＣＶＤ法等によって形成した
後、図１８に示すように、その絶縁膜１１ａにおいて、
ｎｐｎトランジスタ形成領域におけるベース領域および
エミッタ領域の半導体層１ｃ2 が露出するような接続孔
２０を穿孔する。
2 からなる絶縁膜１１ａをＣＶＤ法等によって形成した
後、図１８に示すように、その絶縁膜１１ａにおいて、
ｎｐｎトランジスタ形成領域におけるベース領域および
エミッタ領域の半導体層１ｃ2 が露出するような接続孔
２０を穿孔する。
【００８４】次いで、ＳＯＩ基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜をフォトリソグラフィ技術およびド
ライエッチング技術等によってパターニングすることに
より、ベース引出し電極形成用のｐ形の導体パターン２
１を形成する。
ポリシリコンからなる導体膜をＣＶＤ法等によって堆積
した後、その導体膜をフォトリソグラフィ技術およびド
ライエッチング技術等によってパターニングすることに
より、ベース引出し電極形成用のｐ形の導体パターン２
１を形成する。
【００８５】続いて、図１９に示すように、このＳＯＩ
基板１上に、例えばＳｉＯ2 からなる絶縁膜１１ｂをＣ
ＶＤ法等によって堆積した後、ｎｐｎトランジスタのエ
ミッタ形成領域上におけるｐ形の導体パターン２１およ
び絶縁膜１１ｂを除去することにより、半導体層１ｃ2
の上面が露出するような開口部２２を形成する。これに
より、ｐ形のベース引出し電極６ＢＴを形成する。
基板１上に、例えばＳｉＯ2 からなる絶縁膜１１ｂをＣ
ＶＤ法等によって堆積した後、ｎｐｎトランジスタのエ
ミッタ形成領域上におけるｐ形の導体パターン２１およ
び絶縁膜１１ｂを除去することにより、半導体層１ｃ2
の上面が露出するような開口部２２を形成する。これに
より、ｐ形のベース引出し電極６ＢＴを形成する。
【００８６】その後、ベース引出し電極６ＢＴおよび残
された絶縁膜１１ｂをマスクとして、ＳＯＩ基板１の半
導体層１ｃ2 に、例えばｎ形不純物のリンをイオン注入
法等によって注入する。これは、ｎ形半導体領域６ＮPC
を形成するための工程である。
された絶縁膜１１ｂをマスクとして、ＳＯＩ基板１の半
導体層１ｃ2 に、例えばｎ形不純物のリンをイオン注入
法等によって注入する。これは、ｎ形半導体領域６ＮPC
を形成するための工程である。
【００８７】次いで、ベース引出し電極６ＢＴおよび残
された絶縁膜１１ｂをマスクとして、ＳＯＩ基板１の半
導体層１ｃ2 に、例えばｐ形不純物のホウ素をイオン注
入法等によって注入する。これは、真性ベース領域６Ｂ
2 を形成するための工程である。
された絶縁膜１１ｂをマスクとして、ＳＯＩ基板１の半
導体層１ｃ2 に、例えばｐ形不純物のホウ素をイオン注
入法等によって注入する。これは、真性ベース領域６Ｂ
2 を形成するための工程である。
【００８８】続いて、ＳＯＩ基板１に対して熱処理を施
すことにより、ｎｐｎトランジスタ形成領域に、ｎ形半
導体領域６ＮPCおよび真性ベース領域６Ｂ2 を形成す
る。
すことにより、ｎｐｎトランジスタ形成領域に、ｎ形半
導体領域６ＮPCおよび真性ベース領域６Ｂ2 を形成す
る。
【００８９】また、ベース引出し電極６ＢＴのｐ形不純
物を半導体層１ｃ2 に拡散させる。これにより、図２０
に示すように、真性ベース領域６Ｂ2 を形成する。
物を半導体層１ｃ2 に拡散させる。これにより、図２０
に示すように、真性ベース領域６Ｂ2 を形成する。
【００９０】その後、ＳＯＩ基板１上に、例えばＳｉＯ
2 からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をエッチバックすることにより、開口部２２の
側面にサイドウォール２３を形成する。
2 からなる絶縁膜をＣＶＤ法等によって堆積した後、そ
の絶縁膜をエッチバックすることにより、開口部２２の
側面にサイドウォール２３を形成する。
【００９１】次いで、ＳＯＩ基板１上に、例えば低抵抗
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、その導体膜をフォトリソグラフィ技術およびド
ライエッチング技術等によってパターニングすることに
より、エミッタ引出し電極６ＥＴおよび抵抗５を形成す
る。
ポリシリコンからなる導体膜をＣＶＤ法等によって形成
した後、その導体膜をフォトリソグラフィ技術およびド
ライエッチング技術等によってパターニングすることに
より、エミッタ引出し電極６ＥＴおよび抵抗５を形成す
る。
【００９２】続いて、ＳＯＩ基板２に対して熱処理を施
すことにより、エミッタ引出し電極６ＥＴのｎ形不純物
を半導体層１ｃ2 に拡散させることにより、エミッタ領
域６Ｅを形成する。
すことにより、エミッタ引出し電極６ＥＴのｎ形不純物
を半導体層１ｃ2 に拡散させることにより、エミッタ領
域６Ｅを形成する。
【００９３】その後、ＳＯＩ基板１に、例えばＳｉＯ2
からなる絶縁膜１１ｃをＣＶＤ法等によって堆積した
後、絶縁膜１１ａ〜１１ｃに接続孔１２ａを穿孔する。
からなる絶縁膜１１ｃをＣＶＤ法等によって堆積した
後、絶縁膜１１ａ〜１１ｃに接続孔１２ａを穿孔する。
【００９４】以降は、通常の配線形成方法に従って配線
を形成することにより、図１に示した半導体集積回路装
置を製造する。
を形成することにより、図１に示した半導体集積回路装
置を製造する。
【００９５】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。
下の効果を得ることが可能となる。
【００９６】(1).半導体層１ｃおよび支持基板１ａにお
いて、絶縁層１ｂとの接合面側の全面に、それぞれ複数
のゲッタリング部２ａ, ２ｂを設けたことにより、例え
ばＦｅやＡｕ等のような重金属原子等を素子形成領域か
ら離れたゲッタリング部２ａ,２ｂで捕縛することがで
きるので、その汚染要素に起因する素子特性の劣化を抑
制することが可能となる。
いて、絶縁層１ｂとの接合面側の全面に、それぞれ複数
のゲッタリング部２ａ, ２ｂを設けたことにより、例え
ばＦｅやＡｕ等のような重金属原子等を素子形成領域か
ら離れたゲッタリング部２ａ,２ｂで捕縛することがで
きるので、その汚染要素に起因する素子特性の劣化を抑
制することが可能となる。
【００９７】(2).上記(1) により、ＳＯＩ基板１を有す
る半導体集積回路装置の信頼性を向上させることが可能
となる。
る半導体集積回路装置の信頼性を向上させることが可能
となる。
【００９８】（実施の形態２）図２１は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図２
２〜図２５は図２１の半導体集積回路装置の製造工程中
における要部断面図である。
施の形態である半導体集積回路装置の要部断面図、図２
２〜図２５は図２１の半導体集積回路装置の製造工程中
における要部断面図である。
【００９９】本実施の形態２においては、図２１に示す
ように、支持基板１ａにおいて、絶縁層１ｂの接合面側
に複数の溝形ゲッタリング部（第２のゲッタリング部）
２ｃが形成されている。溝形ゲッタリング部２ｃの溝内
には、例えばＳｉＯ2 からなる絶縁膜が埋め込まれてい
る。これ以外は、前記実施の形態１と同じ構造となって
いる。
ように、支持基板１ａにおいて、絶縁層１ｂの接合面側
に複数の溝形ゲッタリング部（第２のゲッタリング部）
２ｃが形成されている。溝形ゲッタリング部２ｃの溝内
には、例えばＳｉＯ2 からなる絶縁膜が埋め込まれてい
る。これ以外は、前記実施の形態１と同じ構造となって
いる。
【０１００】このようなＳＯＩ基板１を製造するには、
例えば次のようにする。
例えば次のようにする。
【０１０１】まず、図２２に示すように、支持基板用の
半導体ウエハ１ａＷの上部に所定深さの溝２４をフォト
リソグラフィ技術およびドライエッチング法等によって
穿孔した後、その支持基板用の半導体ウエハ１ａＷにお
いて溝形成面に、例えばＳｉＯ2 からなる絶縁膜２５を
熱酸化法等によって形成する。
半導体ウエハ１ａＷの上部に所定深さの溝２４をフォト
リソグラフィ技術およびドライエッチング法等によって
穿孔した後、その支持基板用の半導体ウエハ１ａＷにお
いて溝形成面に、例えばＳｉＯ2 からなる絶縁膜２５を
熱酸化法等によって形成する。
【０１０２】続いて、その絶縁膜２５の上部をエッチバ
ックし、図２３に示すように、溝２４内のみに絶縁膜２
５を埋め込み、溝２４の周辺の絶縁膜２５を除去してし
まうことにより、溝形ゲッタリング部２ｃを形成する。
これにより、半導体ウエハ１ａＷのゲッタリング部形成
面側は平坦になる。
ックし、図２３に示すように、溝２４内のみに絶縁膜２
５を埋め込み、溝２４の周辺の絶縁膜２５を除去してし
まうことにより、溝形ゲッタリング部２ｃを形成する。
これにより、半導体ウエハ１ａＷのゲッタリング部形成
面側は平坦になる。
【０１０３】その後、支持基板用の半導体ウエハ１ａＷ
において溝形ゲッタリング部２ｃの形成面上に、例えば
ＳｉＯ2 等からなる絶縁層１ｂをＣＶＤ法等によって形
成する。
において溝形ゲッタリング部２ｃの形成面上に、例えば
ＳｉＯ2 等からなる絶縁層１ｂをＣＶＤ法等によって形
成する。
【０１０４】次いで、図２４に示すように、素子形成用
の半導体ウエハ１ｃＷのゲッタリング部２ａの形成面
と、支持基板用の半導体ウエハ１ａＷの溝形ゲッタリン
グ部２ｃの形成面とを対向させ、双方を絶縁層１ｂを介
して重ね合わせた状態で熱処理を施す。
の半導体ウエハ１ｃＷのゲッタリング部２ａの形成面
と、支持基板用の半導体ウエハ１ａＷの溝形ゲッタリン
グ部２ｃの形成面とを対向させ、双方を絶縁層１ｂを介
して重ね合わせた状態で熱処理を施す。
【０１０５】これにより、図２５に示すように、各々の
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、支持
基板用の半導体ウエハ１ａＷの接合面が平坦になってい
るので、素子形成用の半導体ウエハ１ｃＷとの重ね合わ
せが容易であるとともに、接合上の信頼性を向上させる
ことが可能となっている。なお、素子形成用の半導体ウ
エハ１ｃＷのゲッタリング部２ａの形成方法は、前記実
施の形態１で説明した方法と同じである。
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、支持
基板用の半導体ウエハ１ａＷの接合面が平坦になってい
るので、素子形成用の半導体ウエハ１ｃＷとの重ね合わ
せが容易であるとともに、接合上の信頼性を向上させる
ことが可能となっている。なお、素子形成用の半導体ウ
エハ１ｃＷのゲッタリング部２ａの形成方法は、前記実
施の形態１で説明した方法と同じである。
【０１０６】その後、素子形成用の半導体ウエハ１ｃＷ
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、ＳＯＩ基
板１を製造する。
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、ＳＯＩ基
板１を製造する。
【０１０７】このように本実施の形態２においては、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となっている。
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となっている。
【０１０８】(1).支持基板用の半導体ウエハ１ａＷの接
合面が平坦になっているので、素子形成用の半導体ウエ
ハ１ｃＷとの重ね合わせが容易であるとともに、接合上
の信頼性を向上させることが可能となる。
合面が平坦になっているので、素子形成用の半導体ウエ
ハ１ｃＷとの重ね合わせが容易であるとともに、接合上
の信頼性を向上させることが可能となる。
【０１０９】(2).上記(1) により、ＳＯＩ基板を有する
半導体集積回路装置の信頼性を向上させることが可能と
なる。
半導体集積回路装置の信頼性を向上させることが可能と
なる。
【０１１０】（実施の形態３）図２６は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図２
７および図２８は図２６の半導体集積回路装置の製造工
程中における要部断面図である。
施の形態である半導体集積回路装置の要部断面図、図２
７および図２８は図２６の半導体集積回路装置の製造工
程中における要部断面図である。
【０１１１】本実施の形態３においては、図２６に示す
ように、半導体層１ｃ1 の下面側に複数のゲッタリング
部（第１のゲッタリング部）２ｄが形成されている。
ように、半導体層１ｃ1 の下面側に複数のゲッタリング
部（第１のゲッタリング部）２ｄが形成されている。
【０１１２】このゲッタリング部２ｄは、例えばＳｉＯ
2 からなり、半導体層１ｃ1 との接合面側は平坦に形成
され、それとは反対側の面は絶縁層１ｂ側に埋め込まれ
て形成されている。これ以外は、前記実施の形態１と同
じ構造となっている。
2 からなり、半導体層１ｃ1 との接合面側は平坦に形成
され、それとは反対側の面は絶縁層１ｂ側に埋め込まれ
て形成されている。これ以外は、前記実施の形態１と同
じ構造となっている。
【０１１３】このようなＳＯＩ基板１を製造するには、
例えば次のようにする。
例えば次のようにする。
【０１１４】まず、図２７に示すように、支持基板用の
半導体ウエハ１ａＷの上面に前記実施の形態１で説明し
た方法でゲッタリング部２ｂを形成した後、そのゲッタ
リング部２ｂの形成面上に絶縁層１ｂをＣＶＤ法等によ
って形成する。
半導体ウエハ１ａＷの上面に前記実施の形態１で説明し
た方法でゲッタリング部２ｂを形成した後、そのゲッタ
リング部２ｂの形成面上に絶縁層１ｂをＣＶＤ法等によ
って形成する。
【０１１５】続いて、絶縁層１ｂの上部に溝２６を形成
した後、その絶縁層１ｂ上に、例えばＳｉＯ2 からなる
絶縁膜を堆積し、さらに、その絶縁膜をエッチバックす
ることにより、絶縁層１ｂの上面を平坦にするととに、
溝２６内に絶縁膜を埋め込み、ゲッタリング部２ｄを形
成する。
した後、その絶縁層１ｂ上に、例えばＳｉＯ2 からなる
絶縁膜を堆積し、さらに、その絶縁膜をエッチバックす
ることにより、絶縁層１ｂの上面を平坦にするととに、
溝２６内に絶縁膜を埋め込み、ゲッタリング部２ｄを形
成する。
【０１１６】その後、素子形成用の半導体ウエハ１ｃＷ
の一方の面と、支持基板用の半導体ウエハ１ａＷのゲッ
タリング部２ｂの形成面とを対向させ、双方を絶縁層１
ｂを介して重ね合わせた状態で熱処理を施す。
の一方の面と、支持基板用の半導体ウエハ１ａＷのゲッ
タリング部２ｂの形成面とを対向させ、双方を絶縁層１
ｂを介して重ね合わせた状態で熱処理を施す。
【０１１７】これにより、図２８に示すように、各々の
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、素子
形成用の半導体ウエハ１ａＷの接合面も絶縁層１ｂの上
面も平坦なので、双方の半導体ウエハ１ａＷ, １ｃＷの
重ね合わせが容易であるとともに、接合上の信頼性を向
上させることが可能となっている。
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、素子
形成用の半導体ウエハ１ａＷの接合面も絶縁層１ｂの上
面も平坦なので、双方の半導体ウエハ１ａＷ, １ｃＷの
重ね合わせが容易であるとともに、接合上の信頼性を向
上させることが可能となっている。
【０１１８】その後、素子形成用の半導体ウエハ１ｃＷ
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、図２６の
ＳＯＩ基板１を製造する。
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、図２６の
ＳＯＩ基板１を製造する。
【０１１９】このように、本実施の形態３によれば、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となる。
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となる。
【０１２０】(1).素子形成用の半導体ウエハ１ａＷの接
合面も絶縁層１ｂの上面も平坦なので、双方の半導体ウ
エハ１ａＷ, １ｃＷの重ね合わせが容易であるととも
に、接合上の信頼性を向上させることが可能となる。
合面も絶縁層１ｂの上面も平坦なので、双方の半導体ウ
エハ１ａＷ, １ｃＷの重ね合わせが容易であるととも
に、接合上の信頼性を向上させることが可能となる。
【０１２１】(2).上記(1) により、ＳＯＩ基板を有する
半導体集積回路装置の信頼性を向上させることが可能と
なる。
半導体集積回路装置の信頼性を向上させることが可能と
なる。
【０１２２】（実施の形態４）図２９は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図３
０〜図３３は図２９の半導体集積回路装置の製造工程中
における要部断面図である。
施の形態である半導体集積回路装置の要部断面図、図３
０〜図３３は図２９の半導体集積回路装置の製造工程中
における要部断面図である。
【０１２３】本実施の形態４においては、図２９に示す
ように、半導体層１ｃ1 の下部に複数のゲッタリング部
（第１のゲッタリング部）２ｅが形成されている。この
ゲッタリング部２ｅは、後述するように半導体層１ｃ2
に酸素イオン等を注入した後に熱処理を施すことで形成
されている。これ以外は、前記実施の形態１と同じ構造
となっている。
ように、半導体層１ｃ1 の下部に複数のゲッタリング部
（第１のゲッタリング部）２ｅが形成されている。この
ゲッタリング部２ｅは、後述するように半導体層１ｃ2
に酸素イオン等を注入した後に熱処理を施すことで形成
されている。これ以外は、前記実施の形態１と同じ構造
となっている。
【０１２４】このようなＳＯＩ基板１を製造するには、
例えば次のようにする。
例えば次のようにする。
【０１２５】まず、図３０に示すように、素子形成用の
半導体ウエハ１ｃＷの一方の面上に、平面矩形状の開口
部を有するようなフォトレジストパターン１９ｂをフォ
トリソグラフィ技術によって形成した後、それをマスク
として半導体ウエハ１ｃＷに、例えば酸素イオンをイオ
ン注入法によって注入する。
半導体ウエハ１ｃＷの一方の面上に、平面矩形状の開口
部を有するようなフォトレジストパターン１９ｂをフォ
トリソグラフィ技術によって形成した後、それをマスク
として半導体ウエハ１ｃＷに、例えば酸素イオンをイオ
ン注入法によって注入する。
【０１２６】続いて、この半導体ウエハ１ｃＷに対して
熱処理を施すことにより、図３１に示すように、半導体
ウエハ１ｃＷの半導体層１ｃ1 において酸素イオンを打
ち込んだ領域をＳｉＯ2 化することにより、複数のゲッ
タリング部２ｅを形成する。
熱処理を施すことにより、図３１に示すように、半導体
ウエハ１ｃＷの半導体層１ｃ1 において酸素イオンを打
ち込んだ領域をＳｉＯ2 化することにより、複数のゲッ
タリング部２ｅを形成する。
【０１２７】その後、図３２に示すように、支持基板用
の半導体ウエハ１ａＷの上面に前記実施の形態１で説明
した方法でゲッタリング部２ｂを形成した後、そのゲッ
タリング部２ｂの形成面上に絶縁層１ｂをＣＶＤ法等に
よって形成する。
の半導体ウエハ１ａＷの上面に前記実施の形態１で説明
した方法でゲッタリング部２ｂを形成した後、そのゲッ
タリング部２ｂの形成面上に絶縁層１ｂをＣＶＤ法等に
よって形成する。
【０１２８】次いで、素子形成用の半導体ウエハ１ｃＷ
においてゲッタリング部２ｅの形成面と、支持基板用の
半導体ウエハ１ａＷにおいてゲッタリング部２ｂの形成
面とを対向させ、双方を絶縁層１ｂを介して重ね合わせ
た状態で熱処理を施す。
においてゲッタリング部２ｅの形成面と、支持基板用の
半導体ウエハ１ａＷにおいてゲッタリング部２ｂの形成
面とを対向させ、双方を絶縁層１ｂを介して重ね合わせ
た状態で熱処理を施す。
【０１２９】これにより、図３３に示すように、各々の
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、素子
形成用の半導体ウエハ１ａＷの接合面は平坦なので、半
導体ウエハ１ｃＷとの重ね合わせが容易であるととも
に、接合上の信頼性を向上させることが可能となってい
る。
半導体ウエハ１ｃＷ, １ａＷを接合する。この際、素子
形成用の半導体ウエハ１ａＷの接合面は平坦なので、半
導体ウエハ１ｃＷとの重ね合わせが容易であるととも
に、接合上の信頼性を向上させることが可能となってい
る。
【０１３０】その後、素子形成用の半導体ウエハ１ｃＷ
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、図２９の
ＳＯＩ基板１を製造する。
の非接合面（裏面）を研削および研磨することにより、
絶縁層１ｂ上に薄い半導体層１ｃ1 を形成し、図２９の
ＳＯＩ基板１を製造する。
【０１３１】このように、本実施の形態４によれば、前
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能となる。
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能となる。
【０１３２】(1).素子形成用の半導体ウエハ１ｃＷの接
合面が平坦になっているので、支持基板用の半導体ウエ
ハ１ｃＷとの重ね合わせが容易であるとともに、接合上
の信頼性を向上させることが可能となる。
合面が平坦になっているので、支持基板用の半導体ウエ
ハ１ｃＷとの重ね合わせが容易であるとともに、接合上
の信頼性を向上させることが可能となる。
【０１３３】(2).上記(1) により、ＳＯＩ基板を有する
半導体集積回路装置の信頼性を向上させることが可能と
なる。
半導体集積回路装置の信頼性を向上させることが可能と
なる。
【０１３４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜４に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜４に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１３５】例えば前記実施の形態１〜４においては、
素子形成用の半導体ウエハおよび支持基板用の半導体ウ
エハの双方にゲッタリング部を設けた場合について説明
したが、これに限定されるものではなく、例えば素子形
成用の半導体ウエハにのみゲッタリング部を設ける場合
もある。
素子形成用の半導体ウエハおよび支持基板用の半導体ウ
エハの双方にゲッタリング部を設けた場合について説明
したが、これに限定されるものではなく、例えば素子形
成用の半導体ウエハにのみゲッタリング部を設ける場合
もある。
【０１３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
−ＭＯＳ回路を有する半導体集積回路装置に適用した場
合について説明したが、これに限定されず種々適用可能
であり、例えばバイポーラトランジスタを有しない半導
体集積回路装置等のような他の半導体集積回路装置に適
用することも可能である。
なされた発明をその背景となった利用分野であるＢｉＣ
−ＭＯＳ回路を有する半導体集積回路装置に適用した場
合について説明したが、これに限定されず種々適用可能
であり、例えばバイポーラトランジスタを有しない半導
体集積回路装置等のような他の半導体集積回路装置に適
用することも可能である。
【０１３７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３８】(1).本発明の半導体集積回路装置によれ
ば、素子形成用の半導体層に汚染要素を捕縛する複数の
第１ゲッタリング部を設けたことにより、半導体集積回
路装置の製造プロセス中等に導入される重金属原子等の
ような汚染要素を素子形成領域から離れた場所で捕縛す
ることができるので、汚染要素に起因する素子特性の劣
化を抑制することが可能となる。したがって、支持基板
上に絶縁層を介して素子形成用の半導体層を設けてなる
基板を用いた半導体集積回路装置の歩留りを向上させる
ことが可能となる。
ば、素子形成用の半導体層に汚染要素を捕縛する複数の
第１ゲッタリング部を設けたことにより、半導体集積回
路装置の製造プロセス中等に導入される重金属原子等の
ような汚染要素を素子形成領域から離れた場所で捕縛す
ることができるので、汚染要素に起因する素子特性の劣
化を抑制することが可能となる。したがって、支持基板
上に絶縁層を介して素子形成用の半導体層を設けてなる
基板を用いた半導体集積回路装置の歩留りを向上させる
ことが可能となる。
【図１】本発明の一実施例である半導体集積回路装置の
要部断面図である。
要部断面図である。
【図２】図１の半導体集積回路装置の要部平面図であ
る。
る。
【図３】図１の半導体集積回路装置の製造工程中におけ
る半導体基板の要部断面図である。
る半導体基板の要部断面図である。
【図４】図１の半導体集積回路装置の図３に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における半導体基板の要部断面図である。
程中における半導体基板の要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における半導体基板の要部断面図である。
工程中における半導体基板の要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１３】図１の半導体集積回路装置の図１２に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１４】図１の半導体集積回路装置の図１３に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１５】図１の半導体集積回路装置の図１４に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１６】図１の半導体集積回路装置の図１５に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１７】図１の半導体集積回路装置の図１６に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１８】図１の半導体集積回路装置の図１７に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図１９】図１の半導体集積回路装置の図１８に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図２０】図１の半導体集積回路装置の図１９に続く製
造工程中における半導体基板の要部断面図である。
造工程中における半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図２２】図２１の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図２３】図２１の半導体集積回路装置の図２２に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図２４】図２１の半導体集積回路装置の図２３に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図２５】図２１の半導体集積回路装置の図２４に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図２７】図２６の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図２８】図２６の半導体集積回路装置の図２７に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図２９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図３０】図２９の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図３１】図２９の半導体集積回路装置の図３０に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図３２】図２９の半導体集積回路装置の図３１に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
【図３３】図２９の半導体集積回路装置の図３２に続く
製造工程中における半導体基板の要部断面図である。
製造工程中における半導体基板の要部断面図である。
１ ＳＯＩ基板 ２ａ ゲッタリング部（第１のゲッタリング部） ２ｂ ゲッタリング部（第２のゲッタリング部） ２ｃ 溝形ゲッタリング部（第２のゲッタリング部） ２ｄ ゲッタリング部（第１のゲッタリング部） ２ｅ ゲッタリング部（第１のゲッタリング部） ３ ｎチャネル形のＭＯＳ・ＦＥＴ ３ｎｌ 半導体領域 ３ｎｌ1 低濃度領域 ３ｎｌ2 高濃度領域 ３ｎｉ ゲート絶縁膜 ３ｎｇ ゲート電極 ３ｎｇ1 低抵抗ポリシリコン層 ３ｎｇ2 シリサイド層 ４ ｐチャネル形のＭＯＳ・ＦＥＴ ４ｎｌ 半導体領域 ４ｎｌ1 低濃度領域 ４ｎｌ2 高濃度領域 ４ｎｉ ゲート絶縁膜 ４ｎｇ ゲート電極 ４ｎｇ1 低抵抗ポリシリコン層 ４ｎｇ2 シリサイド層 ５ 抵抗 ６ ｎｐｎ形のバイポーラトランジスタ ６Ｂ ベース領域 ６Ｂ1 ベース引出し領域 ６Ｂ2 真性ベース領域 ６ＢＴ ベース引出し電極 ６Ｅ エミッタ領域 ６ＥＴ エミッタ引出し電極 ６Ｃ コレクタ引出し領域 ６ＮBL コレクタ埋込領域 ６ＮPC ｎ形半導体領域 ７ 素子分離部 ７ａ フィールド絶縁膜 ７ｂ 溝形素子分離部 ８Ｐ ｐウエル ８Ｎ ｎウエル ９ キャップ絶縁膜 １０ サイドウォール １１ａ〜１１ｃ 絶縁膜 １１ｄ 層間絶縁膜 １２ａ, １２ｂ 接続孔 １３Ｌ1 第１層配線 １３Ｌ2 第２層配線 １４Ｎ 埋込領域 １５ 表面保護膜 １６ａ1 〜１６ａ パッド膜 １６ｂ1 〜１６ｂ 窒化膜 １７Ｎ1 ｎ形半導体領域 １７Ｐ1 ｐ形半導体領域 １８ａ フィールド絶縁膜 １９ａ フォトレジストパターン １９ｂ フォトレジストパターン ２０ 接続孔 ２１ 導体パターン ２２ 開口部 ２３ サイドウォール ２４ 溝 ２５ 絶縁膜 ２６ 溝
Claims (6)
- 【請求項１】 支持基板上に絶縁層を介して素子形成用
の半導体層を設けてなる基板を用いた半導体集積回路装
置であって、前記素子形成用の半導体層において、前記
絶縁層が接する面側に、汚染要素を捕縛する複数の第１
ゲッタリング部を設けたことを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記支持基板において、前記絶縁層が接する面側
に、汚染要素を捕縛する複数の第２ゲッタリング部を設
けたことを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置において、前記複数の第１ゲッタリング部の各々が
フィールド絶縁膜によって形成されたことを特徴とする
半導体集積回路装置。 - 【請求項４】 支持基板上に絶縁層を介して素子形成用
の半導体層を設けてなる基板を用いた半導体集積回路装
置の製造方法であって、（ａ）素子形成用の半導体基板
の主面に汚染要素を捕縛する複数の第１ゲッタリング部
を形成する工程と、（ｂ）前記第１ゲッタリング部の形
成された素子形成用の半導体基板と、支持用の半導体基
板とを絶縁層を介して張り合わせる工程と、（ｃ）前記
素子形成用の半導体基板と支持用の半導体基板とを張り
合わせた後、前記素子形成用の半導体基板の裏面を除去
して素子形成用の半導体層を形成する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項４記載の半導体集積回路装置の製
造方法において、前記第１ゲッタリング部を選択酸化法
によるフィールド絶縁膜によって形成することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項６】 請求項５記載の半導体集積回路装置の製
造方法において、前記第１ゲッタリング部を選択酸化法
によるフィールド絶縁膜によって形成した後、前記フィ
ールド絶縁膜の上部を除去することにより、前記素子形
成用の半導体基板において前記第１ゲッタリング部の形
成面を平坦にする工程を有することを特徴とする半導体
集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12472496A JPH09306920A (ja) | 1996-05-20 | 1996-05-20 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12472496A JPH09306920A (ja) | 1996-05-20 | 1996-05-20 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09306920A true JPH09306920A (ja) | 1997-11-28 |
Family
ID=14892544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12472496A Pending JPH09306920A (ja) | 1996-05-20 | 1996-05-20 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09306920A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005228931A (ja) * | 2004-02-13 | 2005-08-25 | Denso Corp | 半導体装置及びその製造方法 |
| US7180163B2 (en) * | 2001-07-20 | 2007-02-20 | Saes Getters S.P.A. | Support with integrated deposit of gas absorbing material for manufacturing microelectronic, microoptoelectronic or micromechanical devices |
| JP2009010087A (ja) * | 2007-06-27 | 2009-01-15 | Denso Corp | 半導体装置 |
| US7808091B2 (en) | 2001-07-20 | 2010-10-05 | Saes Getters S.P.A. | Wafer structure with discrete gettering material |
| JP2010283023A (ja) * | 2009-06-02 | 2010-12-16 | Sumco Corp | 半導体デバイス向け半導体基板の製造方法、半導体デバイスの製造方法 |
-
1996
- 1996-05-20 JP JP12472496A patent/JPH09306920A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7180163B2 (en) * | 2001-07-20 | 2007-02-20 | Saes Getters S.P.A. | Support with integrated deposit of gas absorbing material for manufacturing microelectronic, microoptoelectronic or micromechanical devices |
| US7808091B2 (en) | 2001-07-20 | 2010-10-05 | Saes Getters S.P.A. | Wafer structure with discrete gettering material |
| JP4831931B2 (ja) * | 2001-07-20 | 2011-12-07 | サエス ゲッターズ ソチエタ ペル アツィオニ | マイクロエレクトロニクス、マイクロオプトエレクトロニクスまたはマイクロメカニクスのデバイスを製造するための気体吸収物質の集積堆積物を有する支持体 |
| US8193623B2 (en) | 2001-07-20 | 2012-06-05 | Saes Getters S.P.A. | Support with integrated deposit of gas absorbing material for manufacturing microelectronic, microoptoelectronic or micromechanical devices |
| USRE44255E1 (en) | 2001-07-20 | 2013-06-04 | Saes Getter S.P.A. | Support for microelectronic, microoptoelectronic or micromechanical devices |
| JP2005228931A (ja) * | 2004-02-13 | 2005-08-25 | Denso Corp | 半導体装置及びその製造方法 |
| JP2009010087A (ja) * | 2007-06-27 | 2009-01-15 | Denso Corp | 半導体装置 |
| JP2010283023A (ja) * | 2009-06-02 | 2010-12-16 | Sumco Corp | 半導体デバイス向け半導体基板の製造方法、半導体デバイスの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4066574B2 (ja) | 半導体装置の製造方法 | |
| JP3111947B2 (ja) | 半導体装置、その製造方法 | |
| JPH0355984B2 (ja) | ||
| JPH0671043B2 (ja) | シリコン結晶体構造の製造方法 | |
| JPH1074921A (ja) | 半導体デバイスおよびその製造方法 | |
| US5319235A (en) | Monolithic IC formed of a CCD, CMOS and a bipolar element | |
| JPH0855924A (ja) | 表面チャネルＰＭＯＳトランジスタを有するＢｉＣＭＯＳ処理工程 | |
| JPH10321716A (ja) | 半導体装置及びその製造方法 | |
| JPH09306920A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH11297703A (ja) | 半導体装置の製造方法 | |
| JPH10150207A (ja) | 高圧素子およびその製造方法 | |
| JP3447871B2 (ja) | 配線の形成方法及び半導体素子の形成方法 | |
| JPS63181378A (ja) | 半導体装置の製造方法 | |
| JPH04192368A (ja) | 縦チャンネルｆｅｔ | |
| JP2001144273A (ja) | 半導体装置の製造方法 | |
| JP2000124336A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4807310B2 (ja) | 半導体装置の製造方法 | |
| JP2819808B2 (ja) | 半導体装置及びその製造方法 | |
| JP3147374B2 (ja) | 半導体装置 | |
| JPH0314241A (ja) | 半導体装置の製造方法 | |
| JPH0324759A (ja) | 半導体集積回路とその製造方法 | |
| JPH05206157A (ja) | バイポーラトランジスタとその製造方法およびバイポーラトランジスタとｍｏｓトランジスタとを搭載した半導体装置とその製造方法 | |
| JPH04245473A (ja) | 半導体集積回路およびその製造方法 | |
| JPH01140667A (ja) | 半導体装置 | |
| JPS63211748A (ja) | 半導体装置の製造方法 |