JPH04302160A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04302160A JPH04302160A JP6611891A JP6611891A JPH04302160A JP H04302160 A JPH04302160 A JP H04302160A JP 6611891 A JP6611891 A JP 6611891A JP 6611891 A JP6611891 A JP 6611891A JP H04302160 A JPH04302160 A JP H04302160A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- layer
- soi
- silicon wafer
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 235000012431 wafers Nutrition 0.000 claims 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 19
- 230000007547 defect Effects 0.000 abstract description 10
- 239000012212 insulator Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000032798 delamination Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方法
，特にトレンチが設けられたＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ） 素子の製造方法に関する
。
，特にトレンチが設けられたＳＯＩ（Ｓｉｌｉｃｏｎ
ｏｎ Ｉｎｓｕｌａｔｏｒ） 素子の製造方法に関する
。
【０００２】半導体集積回路の高速化及び低消費電力化
の要請を満たすために，絶縁膜上のシリコン層に素子を
形成するＳＯＩ素子が注目されている。かかるＳＯＩ素
子は，完全な絶縁分離がなされるという特徴を有効に利
用するために，素子形成層にトレンチが形成されること
が多い。
の要請を満たすために，絶縁膜上のシリコン層に素子を
形成するＳＯＩ素子が注目されている。かかるＳＯＩ素
子は，完全な絶縁分離がなされるという特徴を有効に利
用するために，素子形成層にトレンチが形成されること
が多い。
【０００３】しかし，トレンチの形成に伴い素子形成層
に欠陥が生ずることがある。このため，素子形成層に欠
陥を生じないトレンチの形成方法が強く要求されている
。
に欠陥が生ずることがある。このため，素子形成層に欠
陥を生じないトレンチの形成方法が強く要求されている
。
【０００４】
【従来の技術】図２は従来方法の実施例工程図であり，
ＳＯＩ素子基板の製造とトレンチ形成の工程をＳＯＩ素
子基板の断面図により表している。
ＳＯＩ素子基板の製造とトレンチ形成の工程をＳＯＩ素
子基板の断面図により表している。
【０００５】従来，ＳＯＩ素子基板は，図２（ａ）を参
照して，２枚のシリコンウェーハ１，２の表面１Ｃ，２
Ｃに酸化膜３，５を形成し，次いで，図２（ｂ）を参照
して，酸化膜３，５を合わせて加熱接合した後，図２（
ｃ）を参照して，素子形成層１Ａを残してシリコンウェ
ーハ１の裏面１Ｂを研削して製造されている。
照して，２枚のシリコンウェーハ１，２の表面１Ｃ，２
Ｃに酸化膜３，５を形成し，次いで，図２（ｂ）を参照
して，酸化膜３，５を合わせて加熱接合した後，図２（
ｃ）を参照して，素子形成層１Ａを残してシリコンウェ
ーハ１の裏面１Ｂを研削して製造されている。
【０００６】従来のＳＯＩ素子の製造方法では，上記Ｓ
ＯＩ素子基板を用いて，図２（ｄ）を参照して，素子形
成層１Ａ表面に酸化分離帯８を形成後，レジスト７を塗
布しパターンニングする。
ＯＩ素子基板を用いて，図２（ｄ）を参照して，素子形
成層１Ａ表面に酸化分離帯８を形成後，レジスト７を塗
布しパターンニングする。
【０００７】次いで，図２（ｅ）を参照して，レジスト
７をマスクとして酸化分離帯８及び素子形成層１Ａを貫
き酸化膜３に達するトレンチ６Ａを形成する。しかる後
，素子形成層１Ａに素子を形成する。
７をマスクとして酸化分離帯８及び素子形成層１Ａを貫
き酸化膜３に達するトレンチ６Ａを形成する。しかる後
，素子形成層１Ａに素子を形成する。
【０００８】かかる素子形成に至る工程中に，図２（ｆ
）を参照して，トレンチの底にある酸化膜３と酸化膜５
の界面から素子形成層１Ａが剥離することがある。 トレンチ形成により素子形成層が剥離するのは，張り付
け面となる酸化膜３，５表面の接合が他より弱いためで
あって，とくに，トレンチ６Ａの形成時または形成後の
エッチング工程においてエッチング液またはエッチング
ガスが酸化膜３を透過する場合に発生しやすい。
）を参照して，トレンチの底にある酸化膜３と酸化膜５
の界面から素子形成層１Ａが剥離することがある。 トレンチ形成により素子形成層が剥離するのは，張り付
け面となる酸化膜３，５表面の接合が他より弱いためで
あって，とくに，トレンチ６Ａの形成時または形成後の
エッチング工程においてエッチング液またはエッチング
ガスが酸化膜３を透過する場合に発生しやすい。
【０００９】また，トレンチの底に近い所から素子形成
層内へ結晶欠陥が導入されることがある。これらは，貼
り合わせ及び素子形成層形成のための研削時に，貼り合
わせ面に応力が発生する，あるいは貼り合わせ面が不完
全となることによる。かかる応力及び不完全な貼り合わ
せは，素子形成層が薄いとき特に大きくなり，トレンチ
の形成により剥離及び欠陥を生じるのである。
層内へ結晶欠陥が導入されることがある。これらは，貼
り合わせ及び素子形成層形成のための研削時に，貼り合
わせ面に応力が発生する，あるいは貼り合わせ面が不完
全となることによる。かかる応力及び不完全な貼り合わ
せは，素子形成層が薄いとき特に大きくなり，トレンチ
の形成により剥離及び欠陥を生じるのである。
【００１０】上記欠点を回避するために，一方のシリコ
ンウェーハ１表面の酸化膜３を除去して貼り合わせる方
法が考案された。しかし，絶縁耐圧をとるため厚い酸化
膜を必要とするときには適用することができない。
ンウェーハ１表面の酸化膜３を除去して貼り合わせる方
法が考案された。しかし，絶縁耐圧をとるため厚い酸化
膜を必要とするときには適用することができない。
【００１１】
【発明が解決しようとする課題】従来のＳＯＩ素子基板
を用いてトレンチを形成する方法は，トレンチの形成に
伴い素子形成層が剥離し又は結晶欠陥が導入されるとい
う欠点があった。また，一方の酸化膜を除去してシリコ
ンと酸化膜とを接合する方法は，厚い酸化絶縁層を作る
ことができないという問題がある。
を用いてトレンチを形成する方法は，トレンチの形成に
伴い素子形成層が剥離し又は結晶欠陥が導入されるとい
う欠点があった。また，一方の酸化膜を除去してシリコ
ンと酸化膜とを接合する方法は，厚い酸化絶縁層を作る
ことができないという問題がある。
【００１２】本発明は，予めトレンチが形成されている
シリコンウェーハを張り付けてＳＯＩ素子基板を製造す
ることにより，ＳＯＩ素子基板にトレンチを形成する工
程を不要とし，トレンチ形成に起因して発生する欠陥の
発生を防止する半導体装置の製造方法を提供することを
目的とする。
シリコンウェーハを張り付けてＳＯＩ素子基板を製造す
ることにより，ＳＯＩ素子基板にトレンチを形成する工
程を不要とし，トレンチ形成に起因して発生する欠陥の
発生を防止する半導体装置の製造方法を提供することを
目的とする。
【００１３】
【課題を解決するための手段】図１は本発明の実施例工
程図であり，ＳＯＩ素子基板製造の工程を断面で表して
いる。
程図であり，ＳＯＩ素子基板製造の工程を断面で表して
いる。
【００１４】上記課題を解決するために本発明は，図１
を参照して，表面１Ｃ，２Ｃに酸化膜３，５が設けられ
た第一及び第二のシリコンウエーハ１，２を該酸化膜３
，５が設けられた表面１Ｃ，２Ｃを合わせて貼り合わせ
た後，該第一のシリコンウエーハ１の裏面１Ｂを研削し
て素子形成層１Ａを形成するＳＯＩ素子基板の製造にお
いて， 該第一のシリコンウエーハ１の該酸化膜３が設
けられた表面１Ｃに，貼り合わせる前に該素子形成層１
Ａの厚さよりも深い溝６を形成する工程を有することを
特徴として構成される。
を参照して，表面１Ｃ，２Ｃに酸化膜３，５が設けられ
た第一及び第二のシリコンウエーハ１，２を該酸化膜３
，５が設けられた表面１Ｃ，２Ｃを合わせて貼り合わせ
た後，該第一のシリコンウエーハ１の裏面１Ｂを研削し
て素子形成層１Ａを形成するＳＯＩ素子基板の製造にお
いて， 該第一のシリコンウエーハ１の該酸化膜３が設
けられた表面１Ｃに，貼り合わせる前に該素子形成層１
Ａの厚さよりも深い溝６を形成する工程を有することを
特徴として構成される。
【００１５】
【作用】本発明では，図１を参照して，一方のシリコン
ウェーハ１の表面が溝６により小領域に分離されている
ために，貼り合わせ時に接合面に生ずる応力は，小領域
ごとに分散して緩和され大きくならないのである。この
ため，接合面の応力は小さく，接合の劣化を生じないか
ら剥離しないのである。また，素子形成層中に応力によ
る結晶欠陥を発生させないのである。
ウェーハ１の表面が溝６により小領域に分離されている
ために，貼り合わせ時に接合面に生ずる応力は，小領域
ごとに分散して緩和され大きくならないのである。この
ため，接合面の応力は小さく，接合の劣化を生じないか
ら剥離しないのである。また，素子形成層中に応力によ
る結晶欠陥を発生させないのである。
【００１６】さらに，本発明によれぱ，トレンチ６Ａは
貼り合わせ前に形成されており，貼り合わせた後にトレ
ンチ６Ａを形成するために長時間エッチングをする必要
はないから，酸化膜３，５中にエッチング液又はガス等
は僅かしか浸透せず，素子形成層１Ａの剥離は生じない
のである。
貼り合わせ前に形成されており，貼り合わせた後にトレ
ンチ６Ａを形成するために長時間エッチングをする必要
はないから，酸化膜３，５中にエッチング液又はガス等
は僅かしか浸透せず，素子形成層１Ａの剥離は生じない
のである。
【００１７】
【実施例】本発明を実施例に基づき説明する。図１（ａ
）を参照して，直径１５０ｍｍ，厚さ６００μｍのシリ
コンウェーハ１を熱酸化して，その表面１Ｃに厚さ４μ
ｍの酸化膜３を形成する。
）を参照して，直径１５０ｍｍ，厚さ６００μｍのシリ
コンウェーハ１を熱酸化して，その表面１Ｃに厚さ４μ
ｍの酸化膜３を形成する。
【００１８】次いで，図１（ｂ）を参照して，酸化膜３
表面に塗布し，フォトエッチングしたレジスト４をマス
クとして，酸化膜３を貫通し，シリコンウェーハ１にト
レンチ６Ａとなるべき溝６を，例えばＲＩＥ（反応性イ
オンエッチング）により形成する。上記溝のシリコンウ
ェーハ１表面からの深さは，所望の素子形成層の厚さを
超える深さとする。
表面に塗布し，フォトエッチングしたレジスト４をマス
クとして，酸化膜３を貫通し，シリコンウェーハ１にト
レンチ６Ａとなるべき溝６を，例えばＲＩＥ（反応性イ
オンエッチング）により形成する。上記溝のシリコンウ
ェーハ１表面からの深さは，所望の素子形成層の厚さを
超える深さとする。
【００１９】次いで，図１（ｃ）を参照して，熱酸化膜
５を形成したシリコンウェーハ２を酸化膜５と酸化膜３
とを合わせてシリコンウェーハ１と貼り合わせる。貼り
合わせは，静電気を利用して圧接しつつ１１００℃に加
熱して行う。
５を形成したシリコンウェーハ２を酸化膜５と酸化膜３
とを合わせてシリコンウェーハ１と貼り合わせる。貼り
合わせは，静電気を利用して圧接しつつ１１００℃に加
熱して行う。
【００２０】次いで，図１（ｄ）を参照して，シリコン
ウェーハ１を裏面１Ｂから素子形成層１Ａの厚さまで研
削して，素子形成層１Ａを形成する。この時，同時にト
レンチ６Ａが溝６から形成される。
ウェーハ１を裏面１Ｂから素子形成層１Ａの厚さまで研
削して，素子形成層１Ａを形成する。この時，同時にト
レンチ６Ａが溝６から形成される。
【００２１】以上の工程により，トレンチの形成された
ＳＯＩ素子基板が製造される。以後，通常用いられる方
法により例えばバイポーラ集積回路を形成する。なお，
上記酸化膜３の形成後，溝６の形成前に酸化膜３をマス
クとしてシリコンウェーハ１にコレクタ埋込み層，ある
いはｐ−ｎ接合分離のための埋込み層を形成することも
できる。これにより，バイポーラトランジスタまたはＣ
ＭＯＳトランジスタを容易に形成することができる。
ＳＯＩ素子基板が製造される。以後，通常用いられる方
法により例えばバイポーラ集積回路を形成する。なお，
上記酸化膜３の形成後，溝６の形成前に酸化膜３をマス
クとしてシリコンウェーハ１にコレクタ埋込み層，ある
いはｐ−ｎ接合分離のための埋込み層を形成することも
できる。これにより，バイポーラトランジスタまたはＣ
ＭＯＳトランジスタを容易に形成することができる。
【００２２】
【発明の効果】本発明によれば，貼り合わせ後にトレン
チを形成するためのエッチングをする必要がなく，また
貼り合わせ界面に生ずる応力は小さいので，素子形成層
の剥離及び素子形成層への欠陥導入が少なくなるという
効果を奏し，ＳＯＩ素子の性能向上に寄与するところが
大きい。
チを形成するためのエッチングをする必要がなく，また
貼り合わせ界面に生ずる応力は小さいので，素子形成層
の剥離及び素子形成層への欠陥導入が少なくなるという
効果を奏し，ＳＯＩ素子の性能向上に寄与するところが
大きい。
【図１】 本発明の実施例工程図
【図２】 従来方法の実施例工程図
１，２ シリコンウェーハ
１Ａ 素子形成層
１Ｃ，２Ｃ 表面
１Ｂ，２Ｂ 裏面
３，５ 酸化膜
４，７ レジスト
６ 溝
６Ａ トレンチ
８ 酸化分離帯
９ 欠陥
１０ 剥離
Claims (1)
- 【請求項１】 表面（１Ｃ，２Ｃ）に酸化膜（３，５
）が設けられた第一及び第二のシリコンウエーハ（１，
２）を該酸化膜（３，５）が設けられた表面（１Ｃ，２
Ｃ）を合わせて貼り合わせた後，該第一のシリコンウエ
ーハ（１）の裏面（１Ｂ）を研削して素子形成層（１Ａ
）を形成するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕ
ｌａｔｏｒ） 素子基板の製造において，該第一のシリ
コンウエーハ（１）の該酸化膜（３）が設けられた表面
（１Ｃ）に，貼り合わせる前に該素子形成層（１Ａ）の
厚さよりも深い溝（６）を形成する工程を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611891A JPH04302160A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6611891A JPH04302160A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04302160A true JPH04302160A (ja) | 1992-10-26 |
Family
ID=13306647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6611891A Withdrawn JPH04302160A (ja) | 1991-03-29 | 1991-03-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04302160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121377A (ja) * | 1997-08-26 | 1999-04-30 | Internatl Business Mach Corp <Ibm> | 半導体材料薄膜の製造のための改良型スマート・カット・プロセス |
| KR100475669B1 (ko) * | 2002-12-02 | 2005-03-10 | 주식회사 실트론 | 접합 ｓｏｉ 웨이퍼 및 그 제조 방법 |
| KR100606228B1 (ko) * | 1998-06-04 | 2006-07-28 | 신에쯔 한도타이 가부시키가이샤 | 에스오아이 웨이퍼의 제조방법 및 에스오아이 웨이퍼 |
-
1991
- 1991-03-29 JP JP6611891A patent/JPH04302160A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11121377A (ja) * | 1997-08-26 | 1999-04-30 | Internatl Business Mach Corp <Ibm> | 半導体材料薄膜の製造のための改良型スマート・カット・プロセス |
| KR100606228B1 (ko) * | 1998-06-04 | 2006-07-28 | 신에쯔 한도타이 가부시키가이샤 | 에스오아이 웨이퍼의 제조방법 및 에스오아이 웨이퍼 |
| KR100475669B1 (ko) * | 2002-12-02 | 2005-03-10 | 주식회사 실트론 | 접합 ｓｏｉ 웨이퍼 및 그 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2812388B2 (ja) | Ｓｏｉ半導体装置の製造方法 | |
| JPH07326664A (ja) | ウエハの誘電体分離溝の充填方法 | |
| JPH01315159A (ja) | 誘電体分離半導体基板とその製造方法 | |
| JPH0449777B2 (ja) | ||
| WO1993008596A1 (en) | Method for fabrication of semiconductor device | |
| JPH0846031A (ja) | 貼り合わせシリコン基板の製造方法 | |
| JPH04302160A (ja) | 半導体装置の製造方法 | |
| JP2586422B2 (ja) | 誘電体分離型複合集積回路装置の製造方法 | |
| JP3216535B2 (ja) | Ｓｏｉ基板およびその製造方法 | |
| JP3049904B2 (ja) | 誘電体分離ウエハの製造方法 | |
| JPS6362252A (ja) | 誘電体絶縁分離基板の製造方法 | |
| JPH11214503A (ja) | 半導体装置の製造方法 | |
| JPS59149030A (ja) | 半導体装置の製造法 | |
| JP2015065281A (ja) | ３次元構造集積回路の製造方法 | |
| JP2554635B2 (ja) | 半導体装置の製造方法 | |
| JPH11297816A (ja) | 半導体装置の製造方法 | |
| JPH0194651A (ja) | 半導体装置およびその製造方法 | |
| JPH02126650A (ja) | 誘電体分離半導体装置の製造方法 | |
| JPH0616537B2 (ja) | 半導体基体の製造方法 | |
| JPH1050824A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH1126573A (ja) | 誘電体分離基板の製造方法 | |
| JPH1065128A (ja) | 半導体基板及びその製造方法 | |
| JPH079993B2 (ja) | 半導体装置およびその製造方法 | |
| JP2000164892A (ja) | 半導体装置及びその製造方法 | |
| JPH0522387B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |