JP2586422B2 - 誘電体分離型複合集積回路装置の製造方法 - Google Patents
誘電体分離型複合集積回路装置の製造方法Info
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- JP2586422B2 JP2586422B2 JP62265826A JP26582687A JP2586422B2 JP 2586422 B2 JP2586422 B2 JP 2586422B2 JP 62265826 A JP62265826 A JP 62265826A JP 26582687 A JP26582687 A JP 26582687A JP 2586422 B2 JP2586422 B2 JP 2586422B2
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） この発明は高電力パワートランジスタと制御回路とを
１チップ化した誘電体分離型複合集積回路装置の製造方
法に関するものである。
１チップ化した誘電体分離型複合集積回路装置の製造方
法に関するものである。
（従来の技術） 従来、上記のような高電力パワートランジスタと制御
回路を１チップ化した誘電体分離型複合集積回路装置の
製造方法が電気学会研究会資料（EDD−87−61）に示さ
れている。即ち、第７図（ａ）〜（ｅ）に示す製造工程
において、同図（ａ）に示すようにSi基板1,2にSiO2膜
3,4を形成後、同図（ｂ）に示すように両基板1,2を直接
接合し、さらに、同図（ｃ）に示すように縦型パワーMO
Sトランジスタ形成のために一部のSi部,SiO2部を除去す
る。その後、同図（ｄ）に示すように基板（ウェハ）上
をエピタキシャル成長した後（エピタキシャル層５を形
成した後）、表面を平坦化するためにエッチングする
（同図（ｅ））。そして、この方法により、第８図に示
すパワーMOSトランジスタ6,Nチャンネルトランジスタ7,
Pチャネルトランジスタ８等を含む誘電体分離型複合集
積回路装置が形成される。
回路を１チップ化した誘電体分離型複合集積回路装置の
製造方法が電気学会研究会資料（EDD−87−61）に示さ
れている。即ち、第７図（ａ）〜（ｅ）に示す製造工程
において、同図（ａ）に示すようにSi基板1,2にSiO2膜
3,4を形成後、同図（ｂ）に示すように両基板1,2を直接
接合し、さらに、同図（ｃ）に示すように縦型パワーMO
Sトランジスタ形成のために一部のSi部,SiO2部を除去す
る。その後、同図（ｄ）に示すように基板（ウェハ）上
をエピタキシャル成長した後（エピタキシャル層５を形
成した後）、表面を平坦化するためにエッチングする
（同図（ｅ））。そして、この方法により、第８図に示
すパワーMOSトランジスタ6,Nチャンネルトランジスタ7,
Pチャネルトランジスタ８等を含む誘電体分離型複合集
積回路装置が形成される。
（発明が解決しようとする問題点） ところが、上述した従来の誘電体分離型複合集積回路
装置の製造方法において次のような問題があった。
（イ）両基板1,2及びSiO2膜3,4を除去するためのエッチ
ング、エピタキシャル成長、エピタシシャル後の平坦化
等の工程を含むために製造工程が複雑となり歩留りが低
くコストが高くなる。（ロ）パワーMOSトランジスタ６
形勢部のエピタキシャル層５とSiO2膜3,4との境界領域
（第７図（ｅ）中、Zoで示す）に結晶欠陥が発生し、電
気特性に悪影響を及ぼす。
装置の製造方法において次のような問題があった。
（イ）両基板1,2及びSiO2膜3,4を除去するためのエッチ
ング、エピタキシャル成長、エピタシシャル後の平坦化
等の工程を含むために製造工程が複雑となり歩留りが低
くコストが高くなる。（ロ）パワーMOSトランジスタ６
形勢部のエピタキシャル層５とSiO2膜3,4との境界領域
（第７図（ｅ）中、Zoで示す）に結晶欠陥が発生し、電
気特性に悪影響を及ぼす。
（発明の目的） この発明の目的は上記問題点を解消し、安定的に、か
つ安価な誘電体分離型複合集積回路装置の製造方法を提
供することにある。
つ安価な誘電体分離型複合集積回路装置の製造方法を提
供することにある。
（問題点を解決するための手段） 上記の目的を達成するために、本願発明は、第１又は
第２の半導体基板の主表面のいずれか一方に凹部を形成
する工程と、前記第１の半導体基板の主表面と第２の半
導体基板の主表面を接合する工程と、前記凹部にて形成
される空間に誘電体を形成する工程と、前記誘電体に対
し電気的に分離される領域を区切るために前記凹部を形
成しない方の半導体基板に対しトレンチを形成してここ
に分離層を形成する工程と、前記分離層にて分離された
各領域に素子を形成する工程と備えることをその要旨と
している。
第２の半導体基板の主表面のいずれか一方に凹部を形成
する工程と、前記第１の半導体基板の主表面と第２の半
導体基板の主表面を接合する工程と、前記凹部にて形成
される空間に誘電体を形成する工程と、前記誘電体に対
し電気的に分離される領域を区切るために前記凹部を形
成しない方の半導体基板に対しトレンチを形成してここ
に分離層を形成する工程と、前記分離層にて分離された
各領域に素子を形成する工程と備えることをその要旨と
している。
（作用） 第１又は第２の半導体基板の主表面のいずれか一方に
凹部が形成され、この第１の半導体基板の主表面と第２
の半導体基板の主表面が接合される。そして、前記凹部
にて形成される空間に誘電体が形成され、この誘電体に
対し電気的に分離されるん領域を区切るために凹部が形
成されていない他方の半導体基板にトレンチが形成され
て同トレンチに分離層が形成され、この分離層にて分離
された各領域には誘電体分離型複合集積回路装置形成の
ための素子が形成される。
凹部が形成され、この第１の半導体基板の主表面と第２
の半導体基板の主表面が接合される。そして、前記凹部
にて形成される空間に誘電体が形成され、この誘電体に
対し電気的に分離されるん領域を区切るために凹部が形
成されていない他方の半導体基板にトレンチが形成され
て同トレンチに分離層が形成され、この分離層にて分離
された各領域には誘電体分離型複合集積回路装置形成の
ための素子が形成される。
（実施例） 以下、この発明を具体化した一実施例を図面に従って
説明する。
説明する。
第１図（ａ）に示すように、第１の半導体基板として
の高濃度N+型（100）Si基板11の所定の位置にレジスト1
2でパターンを形成し、引続きドライエッチング等によ
りSi基板11の主表面に凹部13を形成する（第１図（ｂ）
及び第２図）。尚、第２図は基板11の平面図であり、第
１図（ｂ）は第２図のＡ−Ａ断面図である。又、このSi
基板11は後で形成するデバイスの特性に合せて自由に選
ぶことができる。
の高濃度N+型（100）Si基板11の所定の位置にレジスト1
2でパターンを形成し、引続きドライエッチング等によ
りSi基板11の主表面に凹部13を形成する（第１図（ｂ）
及び第２図）。尚、第２図は基板11の平面図であり、第
１図（ｂ）は第２図のＡ−Ａ断面図である。又、このSi
基板11は後で形成するデバイスの特性に合せて自由に選
ぶことができる。
一方、第１図（Ｃ）に示すように、第２の半導体基板
としての別の半導体基板である例えば５〜10Ω・cmN型
（100）Si基板14の主表面にイオン注入、又は気相から
の不純物拡散によってN+高濃度層15を形成する。その
後、各基板11,14の主表面は500Å以下の鏡面に研磨され
る。
としての別の半導体基板である例えば５〜10Ω・cmN型
（100）Si基板14の主表面にイオン注入、又は気相から
の不純物拡散によってN+高濃度層15を形成する。その
後、各基板11,14の主表面は500Å以下の鏡面に研磨され
る。
各Si基板11,14はH2O2/H2SO4＝1/4の溶液でボイル洗浄
され表面の脱脂及びクリーニングを行い、引続きHF水溶
液中で表面の酸化膜を除去する。そして、第１図（ｄ）
に示すように、下にSi基板11が、上にSi基板14が位置す
るように、この２枚のSi基板（ウエハ）11,14の鏡面ど
うしを合せて接触し、接着を行なう。次に、800〜1200
℃の熱処理を行い、いわゆる直接接合を行なう。この処
理によりSi基板（シリコンウェハ）11,14の接合面は強
い結合となる。この両基板11,14の接合により、前記凹
部13と基板14のN+高濃度層15により空16が形成される。
され表面の脱脂及びクリーニングを行い、引続きHF水溶
液中で表面の酸化膜を除去する。そして、第１図（ｄ）
に示すように、下にSi基板11が、上にSi基板14が位置す
るように、この２枚のSi基板（ウエハ）11,14の鏡面ど
うしを合せて接触し、接着を行なう。次に、800〜1200
℃の熱処理を行い、いわゆる直接接合を行なう。この処
理によりSi基板（シリコンウェハ）11,14の接合面は強
い結合となる。この両基板11,14の接合により、前記凹
部13と基板14のN+高濃度層15により空16が形成される。
続いて、800〜1200℃の酸化性雰囲気、例えばスチー
ム中で酸化を行い前記凹部13により形成された空間16に
誘電体としての熱酸化膜17を完全に、又はほぼ満たされ
るように形成する（第１図（ｅ））。尚、この処理は上
記接合工程と同時に行なってもよい。
ム中で酸化を行い前記凹部13により形成された空間16に
誘電体としての熱酸化膜17を完全に、又はほぼ満たされ
るように形成する（第１図（ｅ））。尚、この処理は上
記接合工程と同時に行なってもよい。
引続き必要に応じSi基板14を所定の厚さまで研磨し鏡
面処理を行なう。
面処理を行なう。
このように形成した基板に対し、第３図に示すよう
に、公知のアイソレーション形成法を用いてSi基板14の
表面側（第３図中、上面側）から熱酸化膜17に至るトレ
ンチを形成し分離層としての熱酸化膜18、ポリシリコン
19の埋め込みを行い、熱酸化膜17の周辺部に分離層（熱
酸化膜18、ポリシリコン19）を形成する。この絶縁層で
電気的に分離された領域P1,P2,P3が形成される。この
際、第３図中、領域P2は基板11,14の端部に位置してい
るので熱酸化膜17の全周にわたって分離層（熱酸化膜1
8、ポリシリコン19）を形成する必要がなく、この電気
的に分離される領域（P2）を区切るために必要な箇所に
分離層を形成すればよい。この後、必要ならばPwell、N
well領域等を形成しデバイスにあった電導型、濃度の領
域を形成することもできる。これらは、独立にそれぞれ
形成することができる。
に、公知のアイソレーション形成法を用いてSi基板14の
表面側（第３図中、上面側）から熱酸化膜17に至るトレ
ンチを形成し分離層としての熱酸化膜18、ポリシリコン
19の埋め込みを行い、熱酸化膜17の周辺部に分離層（熱
酸化膜18、ポリシリコン19）を形成する。この絶縁層で
電気的に分離された領域P1,P2,P3が形成される。この
際、第３図中、領域P2は基板11,14の端部に位置してい
るので熱酸化膜17の全周にわたって分離層（熱酸化膜1
8、ポリシリコン19）を形成する必要がなく、この電気
的に分離される領域（P2）を区切るために必要な箇所に
分離層を形成すればよい。この後、必要ならばPwell、N
well領域等を形成しデバイスにあった電導型、濃度の領
域を形成することもできる。これらは、独立にそれぞれ
形成することができる。
そして、この各領域P1,P2,P3に公知の方法でデバイス
（素子）の形成及び配線を行い複合化した集積回路を形
成する。本実施例では絶縁体分離された領域P1,P2にロ
ジック用Ｐチャネルトランジスタ20,Nチャネルトランジ
スタ21を形成するとともに、両Si基板11,14を直接接合
した領域P3に縦型パワーMOSトランジスタ22を形成し
た。尚、23はP+拡散領域、24はN+拡散領域、25はＰ拡散
領域である。又、この各領域P1〜P3に形成するデバイス
は、これ以外にも自由に作成できることはいうまでもな
い。
（素子）の形成及び配線を行い複合化した集積回路を形
成する。本実施例では絶縁体分離された領域P1,P2にロ
ジック用Ｐチャネルトランジスタ20,Nチャネルトランジ
スタ21を形成するとともに、両Si基板11,14を直接接合
した領域P3に縦型パワーMOSトランジスタ22を形成し
た。尚、23はP+拡散領域、24はN+拡散領域、25はＰ拡散
領域である。又、この各領域P1〜P3に形成するデバイス
は、これ以外にも自由に作成できることはいうまでもな
い。
このように本実施例においては、従来の方法において
は工程が複雑で歩留りが低くコストが高くなっていた
が、従来必要だった両基板1,2及びSiO2膜3,4を除去する
ためのエッチング、エピタキシャル成長、エピタキシャ
ル後の平坦化等の工程を不要にし簡単な工程にて誘電体
分離型複合集積回路装置を製造することができることと
なる。又、従来の方法ではパワーMOSトランジスタ形成
部のエピタキシャル層５とSiO2膜3,4との境界領域（Z
o）での結晶欠陥に起因する悪影響があったが、本実施
例ではエピタキシャル成長を行なわず基板11に対しては
空間16に誘電体を形成しているのでそのような問題は回
避される。
は工程が複雑で歩留りが低くコストが高くなっていた
が、従来必要だった両基板1,2及びSiO2膜3,4を除去する
ためのエッチング、エピタキシャル成長、エピタキシャ
ル後の平坦化等の工程を不要にし簡単な工程にて誘電体
分離型複合集積回路装置を製造することができることと
なる。又、従来の方法ではパワーMOSトランジスタ形成
部のエピタキシャル層５とSiO2膜3,4との境界領域（Z
o）での結晶欠陥に起因する悪影響があったが、本実施
例ではエピタキシャル成長を行なわず基板11に対しては
空間16に誘電体を形成しているのでそのような問題は回
避される。
尚、この発明は上記実施例に限定されるものでなく、
例えば前記第１図（ｂ）中、１点鎖線で示すように、酸
化雰囲気中での酸化がウェハ全体に均一に進行するよう
にスクライブラインとなる部分（デバイスとなる部分の
下部でもよい）にエキシマレーザLb等により20〜100μ
ｍの複数個の穴26をあげ酸化雰囲気中での酸化を行なっ
てもよい。
例えば前記第１図（ｂ）中、１点鎖線で示すように、酸
化雰囲気中での酸化がウェハ全体に均一に進行するよう
にスクライブラインとなる部分（デバイスとなる部分の
下部でもよい）にエキシマレーザLb等により20〜100μ
ｍの複数個の穴26をあげ酸化雰囲気中での酸化を行なっ
てもよい。
又、第４図に示すように、高温となるパワートランジ
スタ部の冷却を行なうための冷却用通路17を形成しても
よい。これは、その製造工程を示す第５図（ａ）〜
（ｄ）における同図（ｂ）に示すように凹部13を形成す
るときパワーMOS部（第４図中、P3領域）の凹部13aをそ
の他の部分より深く形成することにより接合後、酸化を
行っても中心部に空間部が残されてこの空間部を冷却用
通路27としてもよい。
スタ部の冷却を行なうための冷却用通路17を形成しても
よい。これは、その製造工程を示す第５図（ａ）〜
（ｄ）における同図（ｂ）に示すように凹部13を形成す
るときパワーMOS部（第４図中、P3領域）の凹部13aをそ
の他の部分より深く形成することにより接合後、酸化を
行っても中心部に空間部が残されてこの空間部を冷却用
通路27としてもよい。
さらに、上記実施例ではスチーム中で形成した熱酸化
膜17で誘電体分離を行なったが、他にも例えばガス以外
にも微粒粉体，いわゆるスピンオンガラスに用いる液体
状物体、又はCVD反応により空間16を埋め、熱処理する
ことにより誘電体分離を行なってもよい。この時、これ
らの空間16を埋めるためには第６図（ａ）に示すよう
に、基板11に対しその凹部13に連通する穴28をあけ、両
基板11,14を接合する。そして、第６図（ｂ）に示すよ
うに、真空で引き上記誘電体となる物質29を空間16内に
引込む、又は逆に圧力を加えて押し込むことにより空間
16に上記物質29を埋め込むことができる（第６図
（Ｃ））。
膜17で誘電体分離を行なったが、他にも例えばガス以外
にも微粒粉体，いわゆるスピンオンガラスに用いる液体
状物体、又はCVD反応により空間16を埋め、熱処理する
ことにより誘電体分離を行なってもよい。この時、これ
らの空間16を埋めるためには第６図（ａ）に示すよう
に、基板11に対しその凹部13に連通する穴28をあけ、両
基板11,14を接合する。そして、第６図（ｂ）に示すよ
うに、真空で引き上記誘電体となる物質29を空間16内に
引込む、又は逆に圧力を加えて押し込むことにより空間
16に上記物質29を埋め込むことができる（第６図
（Ｃ））。
さらには、昭和62年８月27日の電波新聞（第６面）に
記載の液体シリコン化合物を用いれば空間16の埋め込み
は比較的容易に行なうことができる。
記載の液体シリコン化合物を用いれば空間16の埋め込み
は比較的容易に行なうことができる。
又、使用するSi基板の電導型の構成も上記実施例に限
定されることはなく、エピタキシャル層を形成し、又は
不純物の拡散により自由に導電型，濃度を組合わせて選
択することもできる。
定されることはなく、エピタキシャル層を形成し、又は
不純物の拡散により自由に導電型，濃度を組合わせて選
択することもできる。
発明の効果 以上詳述したようにこの発明によれば、凹部にて形成
される空間に誘電対を形成し、次に凹部を形成しない方
の半導体基板にトレンチを形成してそのトレンチに分離
層を形成し、この分離層にて形成された各領域に素子を
形成するため、結晶欠陥時のダメージが凹部を形成しな
い半導体基板には生じないことから、素子の特性に結晶
欠陥による悪影響がない。又、安定的に、かつ安価な誘
電体分離型複合修正回路装置の製造方法を提供すること
ができる。
される空間に誘電対を形成し、次に凹部を形成しない方
の半導体基板にトレンチを形成してそのトレンチに分離
層を形成し、この分離層にて形成された各領域に素子を
形成するため、結晶欠陥時のダメージが凹部を形成しな
い半導体基板には生じないことから、素子の特性に結晶
欠陥による悪影響がない。又、安定的に、かつ安価な誘
電体分離型複合修正回路装置の製造方法を提供すること
ができる。
第１図（ａ）〜（ｅ）は本発明を具体化した誘電体分離
型複合集積回路装置の製造工程を説明するための図、第
２図は基板の平面図、第３図は上記工程により形成され
た誘電体分離型複合集積回路装置を示す図、第４図は別
例の誘電体分離型複合集積回路装置を示す図、第５図
（ａ）〜（ｄ）は同じく別例の誘電体分離型複合集積回
路装置の製造工程を説明するための図、第６図（ａ）〜
（ｃ）は他の別例の誘電体分離型複合集積回路装置の製
造工程を説明するための図、第７図（ａ）〜（ｅ）は従
来の誘電体分離型複合集積回路装置の製造工程を説明す
るための図、第８図はその従来の方法により形成される
誘電体分離型複合集積回路装置を示す図である。 11は第１の半導体基板としてのSi基板、13は凹部、14は
第２の半導体基板としてのSi基板、16は空間、17は誘電
体としての熱酸化膜、18は絶縁層としての熱酸化膜、19
は絶縁層としてのポリシリコン、20はＰチャネルトラン
ジスタ、21はＮチャネルトランジスタ、22はパワーMOS
トランジスタ。
型複合集積回路装置の製造工程を説明するための図、第
２図は基板の平面図、第３図は上記工程により形成され
た誘電体分離型複合集積回路装置を示す図、第４図は別
例の誘電体分離型複合集積回路装置を示す図、第５図
（ａ）〜（ｄ）は同じく別例の誘電体分離型複合集積回
路装置の製造工程を説明するための図、第６図（ａ）〜
（ｃ）は他の別例の誘電体分離型複合集積回路装置の製
造工程を説明するための図、第７図（ａ）〜（ｅ）は従
来の誘電体分離型複合集積回路装置の製造工程を説明す
るための図、第８図はその従来の方法により形成される
誘電体分離型複合集積回路装置を示す図である。 11は第１の半導体基板としてのSi基板、13は凹部、14は
第２の半導体基板としてのSi基板、16は空間、17は誘電
体としての熱酸化膜、18は絶縁層としての熱酸化膜、19
は絶縁層としてのポリシリコン、20はＰチャネルトラン
ジスタ、21はＮチャネルトランジスタ、22はパワーMOS
トランジスタ。
フロントページの続き (72)発明者 畔柳 進 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 黒柳 晃 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (72)発明者 舟橋 知弘 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭61−184843（ＪＰ，Ａ) 特開 昭61−164238（ＪＰ，Ａ)
Claims (1)
- 【請求項１】第１又は第２の半導体基板の主表面のいず
れか一方に凹部を形成する工程と、 前記第１の半導体基板の主表面と第２の半導体基板の主
表面を接合する工程と、 前記凹部にて形成される空間に誘電体を形成する工程
と、 前記誘電体に対し電気的に分離される領域を区切るため
に前記凹部を形成しない方の半導体基板に対しトレンチ
を形成してここに分離層を形成する工程と、 前記分離層にて分離された各領域に素子を形成する工程
と 備えることを特徴とする誘電体分離型集合集積回路装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265826A JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62265826A JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01107551A JPH01107551A (ja) | 1989-04-25 |
| JP2586422B2 true JP2586422B2 (ja) | 1997-02-26 |
Family
ID=17422591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62265826A Expired - Lifetime JP2586422B2 (ja) | 1987-10-20 | 1987-10-20 | 誘電体分離型複合集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586422B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2685244B2 (ja) * | 1988-09-30 | 1997-12-03 | 株式会社日本自動車部品総合研究所 | 半導体装置の製造方法 |
| JPH03283636A (ja) * | 1990-03-30 | 1991-12-13 | Nippon Soken Inc | 半導体基板の製造方法 |
| EP0701286B1 (en) * | 1994-06-16 | 1999-11-24 | Nec Corporation | Silicon on insulating substrate and manufacturing method for same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0714000B2 (ja) * | 1985-01-17 | 1995-02-15 | 株式会社東芝 | 複合半導体装置およびその製造方法 |
| JPS61184843A (ja) * | 1985-02-13 | 1986-08-18 | Toshiba Corp | 複合半導体装置とその製造方法 |
-
1987
- 1987-10-20 JP JP62265826A patent/JP2586422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01107551A (ja) | 1989-04-25 |
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