JP2685244B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、素子分離された半導体装置の製造方法に関
するもので、特に高耐圧な素子分離に関するものであ
る。
するもので、特に高耐圧な素子分離に関するものであ
る。
従来、例えば高耐圧パワー素子と論理回路とを１チッ
プに搭載するときのように特別な高耐圧を有する素子分
離が必要な場合には、PN接合による分離方法と絶縁体に
よる分離方法が用いられている。
プに搭載するときのように特別な高耐圧を有する素子分
離が必要な場合には、PN接合による分離方法と絶縁体に
よる分離方法が用いられている。
PN接合による素子分離方法は、Ｐ型半導体基板上にＮ
型エピタキシャル層（以下エピ層という）を形成し、こ
のエピ層の表面からＰ型基板に達するまで拡散によって
P+層を設け、このP+層によって、パワー素子部と論理回
路部とを分離するものである。これにより、論理回路部
をP+層によって包んでPN接合が形成され、このPN接合に
逆バイアスをかけることにより空乏層ができ、論理回路
部は他の領域と電気的に分離することができる。
型エピタキシャル層（以下エピ層という）を形成し、こ
のエピ層の表面からＰ型基板に達するまで拡散によって
P+層を設け、このP+層によって、パワー素子部と論理回
路部とを分離するものである。これにより、論理回路部
をP+層によって包んでPN接合が形成され、このPN接合に
逆バイアスをかけることにより空乏層ができ、論理回路
部は他の領域と電気的に分離することができる。
この方法は安価に行えるが、300V以上のパワー素子を
形成する場合には分離用拡散層の拡散深さが40μｍ以上
になり、素子分離構造とするのに非常に長時間が必要で
あり、また横方向の拡散幅も増大し、素子形成に利用で
きる面積の損失が大きくなるという問題がある。
形成する場合には分離用拡散層の拡散深さが40μｍ以上
になり、素子分離構造とするのに非常に長時間が必要で
あり、また横方向の拡散幅も増大し、素子形成に利用で
きる面積の損失が大きくなるという問題がある。
一方、絶縁体による素子分離では、Ｎ型半導体基板の
所定の領域に選択的に蝕刻して溝を形成した後、表面に
熱酸化膜を形成し、さらに多結晶シリコン層を堆積させ
る。次に、Ｎ型基板の裏面側を溝に達するまで研磨して
除去する。これにより、Ｎ型層は絶縁体で完全に他の領
域から分離され、高い分離耐圧も得られる。
所定の領域に選択的に蝕刻して溝を形成した後、表面に
熱酸化膜を形成し、さらに多結晶シリコン層を堆積させ
る。次に、Ｎ型基板の裏面側を溝に達するまで研磨して
除去する。これにより、Ｎ型層は絶縁体で完全に他の領
域から分離され、高い分離耐圧も得られる。
また、絶縁体による素子分離を行う他の例として、絶
縁膜を介して２枚の半導体基板を直接接合して一体化し
た基板の一方の面を選択的に蝕刻して絶縁膜に達する分
離溝を形成した後、熱酸化膜を形成し、次に多結晶シリ
コンを堆積させ、分離溝を埋めた後、表面の多結晶シリ
コン層を除去することにより、絶縁体により他の領域か
ら分離される。
縁膜を介して２枚の半導体基板を直接接合して一体化し
た基板の一方の面を選択的に蝕刻して絶縁膜に達する分
離溝を形成した後、熱酸化膜を形成し、次に多結晶シリ
コンを堆積させ、分離溝を埋めた後、表面の多結晶シリ
コン層を除去することにより、絶縁体により他の領域か
ら分離される。
しかし、これらの絶縁体による素子分離方法は任意の
濃度、厚さの分離領域を形成できる反面、基板の一方の
主面が絶縁されており、裏面を電流経路とする縦型のパ
ワー素子の形成ができないという問題があった。
濃度、厚さの分離領域を形成できる反面、基板の一方の
主面が絶縁されており、裏面を電流経路とする縦型のパ
ワー素子の形成ができないという問題があった。
〔発明が解決しようとする課題〕 そこで、本発明では、裏面を電流経路とする縦型のパ
ワー素子の形成が可能であるとともに、高耐圧で横方向
の拡散がほとんど生じていない素子形成可能とする半導
体装置の製造方法を提供することを目的とする。
ワー素子の形成が可能であるとともに、高耐圧で横方向
の拡散がほとんど生じていない素子形成可能とする半導
体装置の製造方法を提供することを目的とする。
そこで、請求項１の発明では、一方の面が鏡面研磨さ
れた第１半導体基板の鏡面側に凹部を形成する工程と、
前記第１半導体基板に前記凹部よりも深く、前記凹部と
前記鏡面とのほぼ境界に沿って環状に溝部を形成すると
ともに、環状内周側には前記鏡面と同一平面を有する平
面を備えないように前記溝部を形成する工程と、一方の
面が鏡面研磨された第２半導体基板の鏡面と、前記第１
半導体基板の前記鏡面とを直接接合することにより接合
基板を形成する工程と、この接合基板に形成される前記
第１半導体基板の前記凹部と前記第２半導体基板の前記
鏡面とによってなる空間を酸化膜によって埋設するとと
もに、同時に前記第１半導体基板の前記溝部側面に酸化
膜を形成する工程と、前記第１半導体基板の他方の面か
ら前記溝部を表出させる工程とを有して、前記凹部に形
成された前記酸化膜と前記溝部に形成された前記酸化膜
とによって前記第２半導体基板と分離された絶縁分離領
域と、前記第２半導体基板と電気的に接続された導電領
域とを前記第１半導体基板に同時に形成することを特徴
とする半導体装置の製造方法に提供する。
れた第１半導体基板の鏡面側に凹部を形成する工程と、
前記第１半導体基板に前記凹部よりも深く、前記凹部と
前記鏡面とのほぼ境界に沿って環状に溝部を形成すると
ともに、環状内周側には前記鏡面と同一平面を有する平
面を備えないように前記溝部を形成する工程と、一方の
面が鏡面研磨された第２半導体基板の鏡面と、前記第１
半導体基板の前記鏡面とを直接接合することにより接合
基板を形成する工程と、この接合基板に形成される前記
第１半導体基板の前記凹部と前記第２半導体基板の前記
鏡面とによってなる空間を酸化膜によって埋設するとと
もに、同時に前記第１半導体基板の前記溝部側面に酸化
膜を形成する工程と、前記第１半導体基板の他方の面か
ら前記溝部を表出させる工程とを有して、前記凹部に形
成された前記酸化膜と前記溝部に形成された前記酸化膜
とによって前記第２半導体基板と分離された絶縁分離領
域と、前記第２半導体基板と電気的に接続された導電領
域とを前記第１半導体基板に同時に形成することを特徴
とする半導体装置の製造方法に提供する。
また請求項２の発明では、一方の面が鏡面研磨された
第１半導体基板の鏡面側に凹部を形成し、一方の面が鏡
面研磨された第１半導体基板の鏡面側に前記凹部の深さ
よりも短く、前記凹部に収容可能な凸部を形成し、この
凸部のほぼ境界に沿って、前記凹部が前記第２半導体基
板の前記凸部を収容し、かつ前記凹部と前記凸部とによ
って空間が形成されるように、前記第１半導体基板と前
記第２半導体基板とを直接接合することによって接合基
板を形成し、この接合基板に形成される前記第１半導体
基板の前記凹部と前記第２半導体基板の前記凸部とによ
ってなる空間を酸化膜によって埋設し、前記第２半導体
基板の他方の面から、前記凸部の一部が残り更に前記酸
化膜の一部が表出するように研磨することによって、前
記第１半導体基板に前記酸化膜によって分離された絶縁
分離領域を形成することを特徴とする半導体装置の製造
方法を提供する。
第１半導体基板の鏡面側に凹部を形成し、一方の面が鏡
面研磨された第１半導体基板の鏡面側に前記凹部の深さ
よりも短く、前記凹部に収容可能な凸部を形成し、この
凸部のほぼ境界に沿って、前記凹部が前記第２半導体基
板の前記凸部を収容し、かつ前記凹部と前記凸部とによ
って空間が形成されるように、前記第１半導体基板と前
記第２半導体基板とを直接接合することによって接合基
板を形成し、この接合基板に形成される前記第１半導体
基板の前記凹部と前記第２半導体基板の前記凸部とによ
ってなる空間を酸化膜によって埋設し、前記第２半導体
基板の他方の面から、前記凸部の一部が残り更に前記酸
化膜の一部が表出するように研磨することによって、前
記第１半導体基板に前記酸化膜によって分離された絶縁
分離領域を形成することを特徴とする半導体装置の製造
方法を提供する。
請求項１の発明によれば、凹部よりも深く、凹部と鏡
面とのほぼ境界に沿って環状に溝部を形成するととも
に、環状内周側には鏡面と同一平面を有する平面を備え
ないように前記溝部を形成し、その後に直接接合させ、
この溝部及び凹部と第２半導体基板の鏡面とによってな
る空間を酸化膜によって埋設するため、絶縁分離領域を
形成する際に、凹部に形成される酸化膜（以下、埋め込
み酸化膜という）の横方向端部と溝部に形成される酸化
膜（以下、分離酸化膜という）の横方向端部とを一致さ
せることができ、埋め込み酸化膜と分離酸化膜との位置
ずれによって絶縁分離領域が他領域と導通してしまうと
いう不具合を皆無にすることができる。また、この不具
合を防止するために、いたずらに埋め込み酸化膜の横方
向寸法を大きくする必要がなく、横方向の集積度を向上
させることができる。
面とのほぼ境界に沿って環状に溝部を形成するととも
に、環状内周側には鏡面と同一平面を有する平面を備え
ないように前記溝部を形成し、その後に直接接合させ、
この溝部及び凹部と第２半導体基板の鏡面とによってな
る空間を酸化膜によって埋設するため、絶縁分離領域を
形成する際に、凹部に形成される酸化膜（以下、埋め込
み酸化膜という）の横方向端部と溝部に形成される酸化
膜（以下、分離酸化膜という）の横方向端部とを一致さ
せることができ、埋め込み酸化膜と分離酸化膜との位置
ずれによって絶縁分離領域が他領域と導通してしまうと
いう不具合を皆無にすることができる。また、この不具
合を防止するために、いたずらに埋め込み酸化膜の横方
向寸法を大きくする必要がなく、横方向の集積度を向上
させることができる。
また、請求項２の発明によれば、第１半導体基板の他
方の面から、凸部の一部が残り更に酸化膜の一部が表出
するように研磨することで、第２半導体基板に酸化膜に
よって分離された絶縁分離領域を形成することができ
る。
方の面から、凸部の一部が残り更に酸化膜の一部が表出
するように研磨することで、第２半導体基板に酸化膜に
よって分離された絶縁分離領域を形成することができ
る。
そのため、この素子分離領域以外の領域には、縦型の
パワー素子を形成することができるばかりでなく、酸化
膜によって絶縁分離領域を形成したので、短時間で形成
可能であるとともに、不純物の拡散時に生じるような横
方向への拡散が少なく、さらに高耐圧な絶縁分離領域を
得ることができた。更に本発明によれば、絶縁分離領域
の形成を容易に行うことができるという効果を奏する。
パワー素子を形成することができるばかりでなく、酸化
膜によって絶縁分離領域を形成したので、短時間で形成
可能であるとともに、不純物の拡散時に生じるような横
方向への拡散が少なく、さらに高耐圧な絶縁分離領域を
得ることができた。更に本発明によれば、絶縁分離領域
の形成を容易に行うことができるという効果を奏する。
以下、本発明の実施例を図面を参照して説明する。
第１図はこの半導体装置の製造工程を示す断面図であ
る。
る。
はじめに、第１図（ａ）の如く、少なくとも一方の面
を鏡面研磨したN-型の第１半導体基板１の鏡面1aの一部
を化学エッチングあるいは反応性イオンエッチング（以
下、RIEという）により、選択的にエッチングし、深さ
0.2〜２μｍの凹部２を形成する。
を鏡面研磨したN-型の第１半導体基板１の鏡面1aの一部
を化学エッチングあるいは反応性イオンエッチング（以
下、RIEという）により、選択的にエッチングし、深さ
0.2〜２μｍの凹部２を形成する。
次に、第１図（ｂ）の如く凹部２の境界部2aに沿って
基板端部に開口する幅２μｍ以上で、深さ21μｍ以上の
溝３をダイシングあるいは化学エッチングあるいはRIE
によって形成する。この第１半導体基板１と、少なくと
も一方の面を鏡面研磨したN+型の第２半導体基板５と
を、例えばトリクレン煮沸、アセトン超音波洗浄、N
H3：H2O2：H2O＝1:1:4の混合液による有機物の除去、HC
l:H2O2：H2O＝1:1:4の混合液による金属汚染の除去およ
び純水洗浄を順次施すことにより、充分洗浄する。その
後、HF:H2O＝1:50の混合液により、自然酸化膜を除去し
た後、例えばH2SO4：H2O2:3:1の混合液により、ウェハ
表面に15Å以下の酸化膜を形成し、親水性を持たせ、純
水にて洗浄する。次に、乾燥窒素等による乾燥を行い、
基板表面に吸着する水分量を制御した後、 第１図（ｃ）の如く２枚の基板1,5の鏡面1a,5a同士を
密着させる。これにより、２枚の基板1,5は表面に形成
されたシラノール基および表面に吸着した水分子の水素
結合により接着される。さらに、この接着した基板１お
よび５を10Torr以下の真空中にて乾燥させる。このと
き、基板１および５の反りを補償するため、30g重／cm2
以上の荷重を印加してもよい。この後、基板１および５
を例えば窒素、アルゴン等の不活性ガス雰囲気中で1100
℃以上、１時間以上の熱処理を施すことにより、接着面
において脱水縮合反応が起きてシリコン（Si）と酸素
（Ｏ）の結合（Si-O-Si）ができ、さらにＯが基板に拡
散してSi原子同士の結合（Si-Si）ができ、２枚の基板
１および５が直接接合され、接合基板10が形成される。
ただし、このとき凹部２は接合しておらず、空洞となっ
ている。
基板端部に開口する幅２μｍ以上で、深さ21μｍ以上の
溝３をダイシングあるいは化学エッチングあるいはRIE
によって形成する。この第１半導体基板１と、少なくと
も一方の面を鏡面研磨したN+型の第２半導体基板５と
を、例えばトリクレン煮沸、アセトン超音波洗浄、N
H3：H2O2：H2O＝1:1:4の混合液による有機物の除去、HC
l:H2O2：H2O＝1:1:4の混合液による金属汚染の除去およ
び純水洗浄を順次施すことにより、充分洗浄する。その
後、HF:H2O＝1:50の混合液により、自然酸化膜を除去し
た後、例えばH2SO4：H2O2:3:1の混合液により、ウェハ
表面に15Å以下の酸化膜を形成し、親水性を持たせ、純
水にて洗浄する。次に、乾燥窒素等による乾燥を行い、
基板表面に吸着する水分量を制御した後、 第１図（ｃ）の如く２枚の基板1,5の鏡面1a,5a同士を
密着させる。これにより、２枚の基板1,5は表面に形成
されたシラノール基および表面に吸着した水分子の水素
結合により接着される。さらに、この接着した基板１お
よび５を10Torr以下の真空中にて乾燥させる。このと
き、基板１および５の反りを補償するため、30g重／cm2
以上の荷重を印加してもよい。この後、基板１および５
を例えば窒素、アルゴン等の不活性ガス雰囲気中で1100
℃以上、１時間以上の熱処理を施すことにより、接着面
において脱水縮合反応が起きてシリコン（Si）と酸素
（Ｏ）の結合（Si-O-Si）ができ、さらにＯが基板に拡
散してSi原子同士の結合（Si-Si）ができ、２枚の基板
１および５が直接接合され、接合基板10が形成される。
ただし、このとき凹部２は接合しておらず、空洞となっ
ている。
次に、第１図（ｄ）の如く、この一体化した基板10を
例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等の
酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝３を通して基板10の内部の空洞部表面を酸化し、
酸化膜11を形成する。ただし、この酸化は凹部２の表面
と基板５の空洞部表面の酸化膜11が成長して、この空洞
部を酸化膜によって埋設し、SiとＯの結合ができて、完
全に接合されるまでは最低行う。なお、凹部２の部分の
酸化速度を上げるため、凹部２には接着前、つまり第１
図（ａ）または（ｂ）の工程において、酸化促進のため
酸素をイオン注入しておいてもよい。
例えばドライO2、ウェットO2,H2,O2混合燃焼気体中等の
酸化性雰囲気で900℃以上、１時間以上の熱処理を施
し、溝３を通して基板10の内部の空洞部表面を酸化し、
酸化膜11を形成する。ただし、この酸化は凹部２の表面
と基板５の空洞部表面の酸化膜11が成長して、この空洞
部を酸化膜によって埋設し、SiとＯの結合ができて、完
全に接合されるまでは最低行う。なお、凹部２の部分の
酸化速度を上げるため、凹部２には接着前、つまり第１
図（ａ）または（ｂ）の工程において、酸化促進のため
酸素をイオン注入しておいてもよい。
この後、第１図（ｅ）の如く、基板１側表面1bに溝３
が開口するまで研磨またはエッチングする。
が開口するまで研磨またはエッチングする。
そして、さらに第１図（ｅ）の如く、例えばCVD法に
より多結晶シリコン15を堆積させ、溝３を埋める。
より多結晶シリコン15を堆積させ、溝３を埋める。
ここで、この溝の充填物質である多結晶シリコン15
は、酸化物や窒化物等の絶縁物でもよく、充填方法もス
パッタ、蒸着、SOG等でもよい。
は、酸化物や窒化物等の絶縁物でもよく、充填方法もス
パッタ、蒸着、SOG等でもよい。
また、溝３は、表面の開孔部が閉じられれば、必ずし
も完全に充填物15で埋められてなく、空洞部が残っても
よい。
も完全に充填物15で埋められてなく、空洞部が残っても
よい。
そして、例えばラップポリッシュあるいはエッチバッ
ク等により、表面の堆積物を除去し、平坦化することに
より、充填物15と酸化膜11で他の領域と電気的に完全に
分離された領域を持つ半導体基板10を得る。この基板10
に所定の素子を形成することにより、所望の半導体装置
を得る。
ク等により、表面の堆積物を除去し、平坦化することに
より、充填物15と酸化膜11で他の領域と電気的に完全に
分離された領域を持つ半導体基板10を得る。この基板10
に所定の素子を形成することにより、所望の半導体装置
を得る。
第２図（ａ）は、上記製造方法によって得られた半導
体装置の断面図である。縦型パワートランジスタ30とこ
のトランジスタ30を制御する論理回路部35が、１チップ
の半導体基板10に搭載されている。
体装置の断面図である。縦型パワートランジスタ30とこ
のトランジスタ30を制御する論理回路部35が、１チップ
の半導体基板10に搭載されている。
この縦型パワートランジスタ30は、基板１の端面にソ
ース電極31,ゲート電極32が形成され、また基板５の端
面にはドレイン電極33が形成されている。
ース電極31,ゲート電極32が形成され、また基板５の端
面にはドレイン電極33が形成されている。
また、論理回路35には、基板１の端面の領域20内にソ
ース、ドレイン、ゲートの各電極が形成されている。
ース、ドレイン、ゲートの各電極が形成されている。
ここで、半導体基板10は、N-型の低不純物濃度（以下
N-型という）の第１半導体基板１とN+型の高不純物濃度
（以下N+型という）の第２半導体基板５とを直接接合し
たもので、上記の論理回路35は基板１の領域20に設けら
れ、シリコン酸化膜11と充填物層15によって基板のその
他の部分と絶縁体分離されている。
N-型という）の第１半導体基板１とN+型の高不純物濃度
（以下N+型という）の第２半導体基板５とを直接接合し
たもので、上記の論理回路35は基板１の領域20に設けら
れ、シリコン酸化膜11と充填物層15によって基板のその
他の部分と絶縁体分離されている。
これにより、領域20は、単結晶基板により形成されて
いるため、素子特性が良好であり、また絶縁層11によっ
てトランジスタ30と絶縁分離されているため、分離耐圧
が大きく、耐熱性にも優れている。さらに、分離溝３が
表面に露出するため、分離領域20と、表面に形成する素
子との位置合わせが容易である。
いるため、素子特性が良好であり、また絶縁層11によっ
てトランジスタ30と絶縁分離されているため、分離耐圧
が大きく、耐熱性にも優れている。さらに、分離溝３が
表面に露出するため、分離領域20と、表面に形成する素
子との位置合わせが容易である。
第２図（ｂ）は、上記製造方法によって得られた半導
体装置の他の実施例を示す断面図である。これは、縦型
パワーMOSトランジスタ40と、フォトダイオード45を１
チップに搭載したもので、入力信号として発光ダイオー
ド等から放射される光によって、フォトダイオード45で
起電力を発生させ、その起電力をトランジスタ40のゲー
ト電圧として、トランジスタ40を駆動させる。フォトダ
イオード45は絶縁層11により絶縁分離されているので、
PN接合分離のように光電流によるリーク電流がなく、大
きな分離耐圧が得られる。
体装置の他の実施例を示す断面図である。これは、縦型
パワーMOSトランジスタ40と、フォトダイオード45を１
チップに搭載したもので、入力信号として発光ダイオー
ド等から放射される光によって、フォトダイオード45で
起電力を発生させ、その起電力をトランジスタ40のゲー
ト電圧として、トランジスタ40を駆動させる。フォトダ
イオード45は絶縁層11により絶縁分離されているので、
PN接合分離のように光電流によるリーク電流がなく、大
きな分離耐圧が得られる。
第３図は、第１実施例において形成される凹部２と溝
３の形状を示したものである。
３の形状を示したものである。
第３図（ａ）は、例えば縞状に形成される凹部２の境
界に沿って溝3aを、また溝3aに垂直な方向にチップサイ
ズの整数倍の間隔で溝3bを形成したものである。ただ
し、溝3bは除いてもよい。
界に沿って溝3aを、また溝3aに垂直な方向にチップサイ
ズの整数倍の間隔で溝3bを形成したものである。ただ
し、溝3bは除いてもよい。
第３図（ｂ）は例えば縞状に凹部２を形成した場合
で、凹部の境界に沿って形成した溝3cとそれに通じて基
板端部に開口する溝3aおよび3bを形成したものである。
また、島状凹部の形状は任意の形でよい。
で、凹部の境界に沿って形成した溝3cとそれに通じて基
板端部に開口する溝3aおよび3bを形成したものである。
また、島状凹部の形状は任意の形でよい。
本実施例において、基板１および５の組合せとして、
N-基板とN+基板の場合で説明したが、これらの基板の濃
度は任意であり、異なる伝導型であってもよい。
N-基板とN+基板の場合で説明したが、これらの基板の濃
度は任意であり、異なる伝導型であってもよい。
さらに、これらの基板の一部分あるいは全面に不純物
を拡散させたものや、２枚以上の基板を接合した基板を
用いてもよい。したがって、任意の基板で形成可能であ
るため、従来のエピタキシャル法では得られないような
低い不純物濃度で厚い低濃度層の形成が可能で、素子の
高耐圧化にも容易に対応できる。
を拡散させたものや、２枚以上の基板を接合した基板を
用いてもよい。したがって、任意の基板で形成可能であ
るため、従来のエピタキシャル法では得られないような
低い不純物濃度で厚い低濃度層の形成が可能で、素子の
高耐圧化にも容易に対応できる。
また、第１実施例において形成される素子は絶縁ゲー
ト型素子で示したが、これに限るものではなく、例えば
ダイオード、バイポーラ素子、サイリスタ等の素子でも
よい。
ト型素子で示したが、これに限るものではなく、例えば
ダイオード、バイポーラ素子、サイリスタ等の素子でも
よい。
第４図は本発明の第２実施例である。第２実施例で
は、まず第４図（ａ）の如く、第１半導体基板50の鏡面
50aに、0.2〜２μｍの深さの凹部52を形成する。
は、まず第４図（ａ）の如く、第１半導体基板50の鏡面
50aに、0.2〜２μｍの深さの凹部52を形成する。
その後、第４図（ｂ）の如く、その凹部52の境界部52
aに深さ２μｍ以上で基板端部に開口し、凹部52よりも
深い溝53を形成する。
aに深さ２μｍ以上で基板端部に開口し、凹部52よりも
深い溝53を形成する。
さらに、第４図（ｃ）の如く、溝53の内部に幅0.2〜
２μｍ、深さ２μｍ以上の溝53よりさらに深い第２の溝
55を形成する。そして、第４図（ｄ）の如く、この基板
50と第２半導体基板60とを第１実施例と同様の方法で洗
浄後、互いの鏡面50a,60a同士を第１実施例と同様の方
法で直接接合し、接合基板100を形成する。
２μｍ、深さ２μｍ以上の溝53よりさらに深い第２の溝
55を形成する。そして、第４図（ｄ）の如く、この基板
50と第２半導体基板60とを第１実施例と同様の方法で洗
浄後、互いの鏡面50a,60a同士を第１実施例と同様の方
法で直接接合し、接合基板100を形成する。
その後、第４図（ｅ）の如く、溝53を通して内部の空
洞部を酸化し、凹部52と溝55の部分を完全に酸化膜70で
埋設して密着させる。
洞部を酸化し、凹部52と溝55の部分を完全に酸化膜70で
埋設して密着させる。
この後、第８図（ｆ）の如く、基板50を溝55が表面に
露出するまで研磨またはエッチングすることにより、酸
化膜70で他の領域から絶縁分離された領域110を得る。
露出するまで研磨またはエッチングすることにより、酸
化膜70で他の領域から絶縁分離された領域110を得る。
第２実施例を採用することにより、第４図（ｅ）の如
く、凹部52と同時に分離溝55も酸化膜によって埋められ
てしまうため、研磨後、分離溝を埋める必要がない。
く、凹部52と同時に分離溝55も酸化膜によって埋められ
てしまうため、研磨後、分離溝を埋める必要がない。
第５図は、本発明の第３実施例である。第３実施例で
ははじめに第５図（ａ），（ｂ）に示す如く、鏡面150a
に深さ0.2〜２μｍの凹部152と、その境界部152aに深さ
２μｍ以上、幅0.2〜２μｍの溝153を形成した第１半導
体基板150と、鏡面160aに深さ２μｍ以上、幅２μｍ以
上で、基板端部に開口する溝162を形成した第２半導体
基板160とを用意する。
ははじめに第５図（ａ），（ｂ）に示す如く、鏡面150a
に深さ0.2〜２μｍの凹部152と、その境界部152aに深さ
２μｍ以上、幅0.2〜２μｍの溝153を形成した第１半導
体基板150と、鏡面160aに深さ２μｍ以上、幅２μｍ以
上で、基板端部に開口する溝162を形成した第２半導体
基板160とを用意する。
その後、基板150および160を第１実施例と同様の方法
で洗浄する。
で洗浄する。
そして、第５図（ｃ）の如く基板150,160の鏡面150a,
160aを凹部152と溝162が対向するように、第１実施例と
同様の方法で直接接合し、基板200を得る。
160aを凹部152と溝162が対向するように、第１実施例と
同様の方法で直接接合し、基板200を得る。
そして、第５図（ｄ）の如く、溝162を通して基板200
内部分の空洞部を酸化し、溝162以外の空洞部を酸化膜2
10で埋めて密着させる。
内部分の空洞部を酸化し、溝162以外の空洞部を酸化膜2
10で埋めて密着させる。
この後、第５図（ｅ）の如く、基板150側を溝153が表
面に露出するまで研磨することにより、酸化膜210で他
の領域から絶縁分離された領域250を得る。
面に露出するまで研磨することにより、酸化膜210で他
の領域から絶縁分離された領域250を得る。
以上のように、第３実施例を採用してもまた、第１実
施例のような研磨後、分離溝を埋める必要がない。
施例のような研磨後、分離溝を埋める必要がない。
第６図は、本発明の第４実施例である。はじめに、第
６図（ａ），（ｂ）に示す如く、鏡面250aに第１の凹部
252を形成した第１半導体基板250と、鏡面261に第１の
凹部252の深さよりも0.2〜２μｍだけ浅い第２の凹部26
2と、第２の凹部262によって形成された凸部である凸状
鏡面261の境界部262aに第２の凹部262の面から深さ２μ
ｍ以上、幅２μｍ以上の溝263を形成した第２半導体基
板260とを用意する。ただし、基板260に残された凸状鏡
面261の幅は、基板250に形成した凹部252の幅よりも少
なくとも0.4μｍ以上小さくすることによって、この凸
状鏡面261が第１の凹部252に含まれるようにする。その
後、第６図（ｃ）の如く、基板250,260の鏡面250a,262
を凹部252が凸部261を収納するように、第１実施例と同
様の方法で直接接合し、基板300を得る。ただし、この
場合、鏡面250a,262との接合界面に酸化膜を残した状態
で接合してもよい。そして、第６図（ｄ）の如く、溝26
3を通して基板300内部の空洞部を酸化し、溝263以外の
空洞部を酸化膜310で埋めて密着させる。この後、第６
図（ｅ）の如く、基板260側を基板250に達するまで研磨
またはエッチングすることにより、酸化膜310で他の領
域から絶縁分離された領域350を得る。これは、基板250
に、低濃度基板の一方に高濃度層を形成した拡散ウェハ
や直接接合ウェハを用いることにより、特に高耐圧パワ
ー素子と薄膜絶縁分離領域とを１チップに搭載する時に
有効である。
６図（ａ），（ｂ）に示す如く、鏡面250aに第１の凹部
252を形成した第１半導体基板250と、鏡面261に第１の
凹部252の深さよりも0.2〜２μｍだけ浅い第２の凹部26
2と、第２の凹部262によって形成された凸部である凸状
鏡面261の境界部262aに第２の凹部262の面から深さ２μ
ｍ以上、幅２μｍ以上の溝263を形成した第２半導体基
板260とを用意する。ただし、基板260に残された凸状鏡
面261の幅は、基板250に形成した凹部252の幅よりも少
なくとも0.4μｍ以上小さくすることによって、この凸
状鏡面261が第１の凹部252に含まれるようにする。その
後、第６図（ｃ）の如く、基板250,260の鏡面250a,262
を凹部252が凸部261を収納するように、第１実施例と同
様の方法で直接接合し、基板300を得る。ただし、この
場合、鏡面250a,262との接合界面に酸化膜を残した状態
で接合してもよい。そして、第６図（ｄ）の如く、溝26
3を通して基板300内部の空洞部を酸化し、溝263以外の
空洞部を酸化膜310で埋めて密着させる。この後、第６
図（ｅ）の如く、基板260側を基板250に達するまで研磨
またはエッチングすることにより、酸化膜310で他の領
域から絶縁分離された領域350を得る。これは、基板250
に、低濃度基板の一方に高濃度層を形成した拡散ウェハ
や直接接合ウェハを用いることにより、特に高耐圧パワ
ー素子と薄膜絶縁分離領域とを１チップに搭載する時に
有効である。
第１図（ａ）〜（ｆ）は本発明の第１実施例を示す工程
図、第２図（ａ），（ｂ）は本発明の第１実施例を示す
断面図、第３図（ａ），（ｂ）は本発明の第１実施例で
形成する凹部と溝の形状を示す正面図、第４図（ａ）〜
（ｆ）は本発明の第２実施例を示す工程図、第５図
（ａ）〜（ｅ）は本発明の第３実施例を示す工程図、第
６図（ａ）〜（ｅ）は本発明の第４実施例を示す工程図
である。 １……第１半導体基板,1a……鏡面,2……凹部,3……溝
部,5……第２半導体基板,5a……鏡面,10……接合基板。
図、第２図（ａ），（ｂ）は本発明の第１実施例を示す
断面図、第３図（ａ），（ｂ）は本発明の第１実施例で
形成する凹部と溝の形状を示す正面図、第４図（ａ）〜
（ｆ）は本発明の第２実施例を示す工程図、第５図
（ａ）〜（ｅ）は本発明の第３実施例を示す工程図、第
６図（ａ）〜（ｅ）は本発明の第４実施例を示す工程図
である。 １……第１半導体基板,1a……鏡面,2……凹部,3……溝
部,5……第２半導体基板,5a……鏡面,10……接合基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堅田 満孝 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 服部 正 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 山岡 正美 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭61−59853（ＪＰ，Ａ) 特開 昭61−42154（ＪＰ，Ａ)
Claims (2)
- 【請求項１】一方の面が鏡面研磨された第１半導体基板
の鏡面側に凹部を形成する工程と、 前記第１半導体基板に前記凹部よりも深く、前記凹部と
前記鏡面とのほぼ境界に沿って環状に溝部を形成すると
ともに、環状内周側には前記鏡面と同一平面を有する平
面を備えないように前記溝部を形成する工程と、 一方の面が鏡面研磨された第２半導体基板の鏡面と、前
記第１半導体基板の前記鏡面とを直接接合することによ
り接合基板を形成する工程と、 この接合基板に形成される前記第１半導体基板の前記凹
部と前記第２半導体基板の前記鏡面とによってなる空間
を酸化膜によって埋設するとともに、同時に前記第１半
導体基板の前記溝部側面に酸化膜を形成する工程と、 前記第１半導体基板の他方の面から前記溝部を表出させ
る工程と を有して、前記凹部に形成された前記酸化膜と前記溝部
に形成された前記酸化膜とによって前記第２半導体基板
と分離された絶縁分離領域と、前記第２半導体基板と電
気的に接続された導電領域とを前記第１半導体基板に同
時に形成することを特徴とする半導体装置の製造方法。 - 【請求項２】一方の面が鏡面研磨された第１半導体基板
の鏡面側に凹部を形成し、 一方の面が鏡面研磨された第１半導体基板の鏡面側に前
記凹部の深さよりも短く、前記凹部に収容可能な凸部を
形成し、 この凸部のほぼ境界に沿って、前記凹部が前記第２半導
体基板の前記凸部を収容し、かつ前記凹部と前記凸部と
によって空間が形成されるように、前記第１半導体基板
と前記第２半導体基板とを直接接合することによって接
合基板を形成し、 この接合基板に形成される前記第１半導体基板の前記凹
部と前記第２半導体基板の前記凸部とによってなる空間
を酸化膜によって埋設し、 前記第２半導体基板の他方の面から、前記凸部の一部が
残り更に前記酸化膜の一部が表出するように研磨するこ
とによって、前記第１半導体基板に前記酸化膜によって
分離された絶縁分離領域を形成することを特徴とする半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248737A JP2685244B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
| US07/545,617 US5204282A (en) | 1988-09-30 | 1990-06-29 | Semiconductor circuit structure and method for making the same |
| US08/271,585 US5461253A (en) | 1988-09-30 | 1994-07-07 | Semiconductor substrate structure for producing two isolated circuits on a same substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63248737A JP2685244B2 (ja) | 1988-09-30 | 1988-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
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