JPH0687480B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0687480B2 JPH0687480B2 JP1282396A JP28239689A JPH0687480B2 JP H0687480 B2 JPH0687480 B2 JP H0687480B2 JP 1282396 A JP1282396 A JP 1282396A JP 28239689 A JP28239689 A JP 28239689A JP H0687480 B2 JPH0687480 B2 JP H0687480B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するもので、特に
高耐圧素子の素子間分離に関するものである。
高耐圧素子の素子間分離に関するものである。
従来、例えば高耐圧パワー素子と論理回路とを１チップ
上に搭載する複合素子を形成する場合にはパワー素子と
論理回路の素子間分離が必要となる。なお、パワー素子
において駆動可能な電流量を向上させるには論理部を形
成するのと同じ面にソース及びゲートをまた反対の面に
はドレインを形成する、いわゆる縦型の素子が不可欠で
ある。すなわち、この縦型のパワー素子と論理部を電気
的に分離することのできる構造が必要とされる。
上に搭載する複合素子を形成する場合にはパワー素子と
論理回路の素子間分離が必要となる。なお、パワー素子
において駆動可能な電流量を向上させるには論理部を形
成するのと同じ面にソース及びゲートをまた反対の面に
はドレインを形成する、いわゆる縦型の素子が不可欠で
ある。すなわち、この縦型のパワー素子と論理部を電気
的に分離することのできる構造が必要とされる。
いわゆる素子間分離技術としてはPN接合による素子間分
離が一般的に知られている。このPN接合による素子間分
離方法は、Ｐ型半導体素子上にＮ型エピタキシャル層を
形成し、このエピタキシャル層の表面からＰ型基板に達
するまで拡散によってP+層を設け、このP+層によってパ
ワー素子部と論理回路部を分離するものである。これに
より、論理回路部をP+層により囲んだ状態でPN接合が形
成され、高電圧発生時にはこのPN接合が逆バイアスさ
れ、論理部は他の領域と電気的に分離することができ
る。
離が一般的に知られている。このPN接合による素子間分
離方法は、Ｐ型半導体素子上にＮ型エピタキシャル層を
形成し、このエピタキシャル層の表面からＰ型基板に達
するまで拡散によってP+層を設け、このP+層によってパ
ワー素子部と論理回路部を分離するものである。これに
より、論理回路部をP+層により囲んだ状態でPN接合が形
成され、高電圧発生時にはこのPN接合が逆バイアスさ
れ、論理部は他の領域と電気的に分離することができ
る。
しかしながら、この方法は300V以上のパワー素子を形成
する場合には分離用拡散層の拡散深さが40μｍ以上とな
り、素子間分離構造形成のための拡散により横方向の拡
散幅が増大し、素子形成に利用できる面積の損失が大き
くなってしまう。更にパワー素子部の外周上には、高耐
圧を保持するための、フィールドプレート或いはガード
リングといった高耐圧素子構造を形成しなければなら
ず、前記の素子分離の拡散に加えて更に面積の損失を増
大させてしまうことになる。また、PN接合分離は熱的に
不安定であり、100℃以上の高温になるとリーク電流に
よりラッチアップが発生しやすくなるという問題点も有
している。
する場合には分離用拡散層の拡散深さが40μｍ以上とな
り、素子間分離構造形成のための拡散により横方向の拡
散幅が増大し、素子形成に利用できる面積の損失が大き
くなってしまう。更にパワー素子部の外周上には、高耐
圧を保持するための、フィールドプレート或いはガード
リングといった高耐圧素子構造を形成しなければなら
ず、前記の素子分離の拡散に加えて更に面積の損失を増
大させてしまうことになる。また、PN接合分離は熱的に
不安定であり、100℃以上の高温になるとリーク電流に
よりラッチアップが発生しやすくなるという問題点も有
している。
本発明は上記種々の問題に鑑みてなされたものであり、
基板表面を電流経路とする縦型のパワー素子の形成が可
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置の製造方法を提
供することを目的とする。
基板表面を電流経路とする縦型のパワー素子の形成が可
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置の製造方法を提
供することを目的とする。
本発明は上記目的を達成するために、 第１半導体基板の一方の面の一領域に凹部を形成し、 この凹部の周縁部に前記凹部よりも深い溝部を形成し、 前記凹部および溝部を形成した面を全て絶縁物で被覆し
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出さ
せ、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法を提供する。
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出さ
せ、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法を提供する。
すなわち、上記本発明の製造方法を採用することによっ
て、接合基板には絶縁層および充填材料にて埋設された
溝部および凹部にて電気的に絶縁分離された領域（第１
の機能素子部）が構成される。
て、接合基板には絶縁層および充填材料にて埋設された
溝部および凹部にて電気的に絶縁分離された領域（第１
の機能素子部）が構成される。
また、この第１の機能素子部以外の領域においては、第
１および第２半導体基板を電気的に導通して構成するこ
とが可能なため、第２の機能素子部として縦型のパワー
素子を形成することが可能である。
１および第２半導体基板を電気的に導通して構成するこ
とが可能なため、第２の機能素子部として縦型のパワー
素子を形成することが可能である。
さらに、その縦型のパワー素子は、溝部の形状が例えば
いわゆる逆メサ状に形成可能であるために、その耐圧構
造に要する基板面積が小さくすることができる。
いわゆる逆メサ状に形成可能であるために、その耐圧構
造に要する基板面積が小さくすることができる。
基板裏面を電流経路とする縦型のパワー素子の形成が可
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置を製造できると
いう優れた効果がある。
能であるとともに、パワー素子の耐圧構造に要する基板
面積によりパワー素子部の素子寸法が大きくなることの
ない素子間分離が実現できる半導体装置を製造できると
いう優れた効果がある。
以下本発明を図に示す実施例に基づいて説明する。
第１図は本発明第１実施例を適用した半導体装置の断面
図である。
図である。
以下、第１図に示す半導体装置を第２図（ａ）〜（ｈ）
に示す製造工程に従って説明する。
に示す製造工程に従って説明する。
まず、第２図（ａ）の如く、低濃度の第１半導体基板１
の一方の面に所定のパターンを有する例えばSiO2膜によ
るマスク２を形成し、第２図（ｂ）の如く、将来SOI構
造に論理部40を構成する論理部構成予定領域を選択的に
エッチングし、凹部３を形成する。凹部３の深さは後述
するようにシリコンのラップポリッシュの精度及び素子
の耐圧とも関係するが２μｍ以上であればよい。
の一方の面に所定のパターンを有する例えばSiO2膜によ
るマスク２を形成し、第２図（ｂ）の如く、将来SOI構
造に論理部40を構成する論理部構成予定領域を選択的に
エッチングし、凹部３を形成する。凹部３の深さは後述
するようにシリコンのラップポリッシュの精度及び素子
の耐圧とも関係するが２μｍ以上であればよい。
次に、第２図（ｃ）に示す如く、凹部３の周縁およびパ
ワー素子構成領域５の周縁に沿って楔状の、すなわち深
くなる程幅の狭くなる溝４を形成する。溝４形成法とし
ては、例えば角度付ブレードによりダイシグで溝を形成
した後、溝側面の結晶欠陥除去のためHF,HNO3，CH3COOH
混合液により化学エッチングを施す。そして、第２図
（ｄ）に示す如く、この凹部３及び溝４を形成した面に
絶縁膜６を形成する。絶縁膜材料としては例えば熱酸
化,CVD等により形成したシリコン酸化膜、或いはCVD,ス
パッタ法等により形成した窒化珪素膜等が適当である。
更に、ゲッタリング効果を付加するためにPSG膜、或い
はBPSG膜を絶縁膜６の形成後形成するようにしてもよ
い。
ワー素子構成領域５の周縁に沿って楔状の、すなわち深
くなる程幅の狭くなる溝４を形成する。溝４形成法とし
ては、例えば角度付ブレードによりダイシグで溝を形成
した後、溝側面の結晶欠陥除去のためHF,HNO3，CH3COOH
混合液により化学エッチングを施す。そして、第２図
（ｄ）に示す如く、この凹部３及び溝４を形成した面に
絶縁膜６を形成する。絶縁膜材料としては例えば熱酸
化,CVD等により形成したシリコン酸化膜、或いはCVD,ス
パッタ法等により形成した窒化珪素膜等が適当である。
更に、ゲッタリング効果を付加するためにPSG膜、或い
はBPSG膜を絶縁膜６の形成後形成するようにしてもよ
い。
しかる後、第２図（ｅ）に示す如く、凹部３及び溝４が
埋まるようにCVD法，スパッタ法，蒸着法等により多結
晶シリコン，酸化シリコン，窒化珪素等のシールド用充
填材料７を堆積させる。この時、第１半導体基板１の反
し等をできるだけ低減させるため、堆積する充填材料は
熱膨張係数が第１半導体基板１に近いことが望ましく、
単一材料では多結晶シリコンが適当である。
埋まるようにCVD法，スパッタ法，蒸着法等により多結
晶シリコン，酸化シリコン，窒化珪素等のシールド用充
填材料７を堆積させる。この時、第１半導体基板１の反
し等をできるだけ低減させるため、堆積する充填材料は
熱膨張係数が第１半導体基板１に近いことが望ましく、
単一材料では多結晶シリコンが適当である。
次に充填材料７をラップポリッシュ法によりパワー部形
成領域５の第１半導体基板１の面が露出するまで鏡面研
磨を行い、第２図（ｆ）に示す如く、鏡面研磨面1aを形
成する。
成領域５の第１半導体基板１の面が露出するまで鏡面研
磨を行い、第２図（ｆ）に示す如く、鏡面研磨面1aを形
成する。
この鏡面研磨面1aを有する第１半導体基板１と、少なく
とも一方の面を鏡面研磨した高濃度の第２半導体基板８
とを、例えばトリクロルエタン煮沸，アセトン超音波洗
浄、NH3，H2O2，H2O，の混合液による有機物の除去、HC
l,H2O2，H2Oの混合液による金属汚染の除去および純水
洗浄を順次施すことにより充分洗浄する。その後、HF,H
2Oの混合液により自然酸化膜を除去した後、例えばH2SO
4−H2O2の混合液に浸漬することにより、ウエハ表面に1
5Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に乾燥窒素等による乾燥を行い、基板表面
に吸着する水分量を制御した後、第２図（ｇ）に示す如
く、２枚の半導体基板1,8の鏡面研磨面同士を密着させ
る。これにより、２枚の基板1,8は表面に形成されたシ
ラノール基及び表面に吸着した水分子の水素結合により
接着される。更に、この接着した基板１および８を例え
ば窒素、アルゴン等の不活性ガス雰囲気中で1100℃以
上、１時間以上の熱処理を施すことにより、Si原子同士
の結合ができ、２枚の基板１および８は強固に接合さ
れ、接合基板10が形成される。
とも一方の面を鏡面研磨した高濃度の第２半導体基板８
とを、例えばトリクロルエタン煮沸，アセトン超音波洗
浄、NH3，H2O2，H2O，の混合液による有機物の除去、HC
l,H2O2，H2Oの混合液による金属汚染の除去および純水
洗浄を順次施すことにより充分洗浄する。その後、HF,H
2Oの混合液により自然酸化膜を除去した後、例えばH2SO
4−H2O2の混合液に浸漬することにより、ウエハ表面に1
5Å以下の酸化膜を形成し、親水性を持たせ、純水にて
洗浄する。次に乾燥窒素等による乾燥を行い、基板表面
に吸着する水分量を制御した後、第２図（ｇ）に示す如
く、２枚の半導体基板1,8の鏡面研磨面同士を密着させ
る。これにより、２枚の基板1,8は表面に形成されたシ
ラノール基及び表面に吸着した水分子の水素結合により
接着される。更に、この接着した基板１および８を例え
ば窒素、アルゴン等の不活性ガス雰囲気中で1100℃以
上、１時間以上の熱処理を施すことにより、Si原子同士
の結合ができ、２枚の基板１および８は強固に接合さ
れ、接合基板10が形成される。
この後、第２図（ｈ）に示す如く、第１半導体基板１の
第２半導体基板８に対向する側の表面1bに溝４が露出す
るまでラップポリッシュを行う。これにより絶縁膜６で
電気的に絶縁され、充填材料７により埋められた基板内
部に空洞のない、SOI領域20を有する半導体基板10が形
成される。
第２半導体基板８に対向する側の表面1bに溝４が露出す
るまでラップポリッシュを行う。これにより絶縁膜６で
電気的に絶縁され、充填材料７により埋められた基板内
部に空洞のない、SOI領域20を有する半導体基板10が形
成される。
この得られた基板10に所定の素子を通常のプロセスに従
って形成することにより、第１図に示す半導体装置が製
造される。
って形成することにより、第１図に示す半導体装置が製
造される。
第１図は、上記製造工程において基板１としてN-型，基
板８としてN+型を用いて接合したもので、縦型パワート
ランジスタ30とこれを制御する論理回路部40が１つの半
導体基板10に形成されている。
板８としてN+型を用いて接合したもので、縦型パワート
ランジスタ30とこれを制御する論理回路部40が１つの半
導体基板10に形成されている。
この縦型パワートランジスタ30は接合基板10の第１半導
体基板１側の表面1bにソース電極31,ゲート電極32が形
成され、基板８の表面すなわち接合基板10の裏面にはド
レイン電極33が形成されている。また、前述のごとく分
離溝４は基板１の裏面すなわち接合基板10内部の接合面
から楔状に形成してあるため、基板１側から見た場合、
N-層は逆台形（逆メサ）形状となっている。従って、素
子の耐圧を保持するPN接合面は平坦とされて、絶縁膜６
で保護された溝４による所定の傾斜側面により、そのPN
接合面周縁部においても湾曲した部分すなわち電界集中
のおこりやすい領域のない平坦面とされ、かつ逆メサ構
造を構成するため、PN接合面の端部の電界は弱められ、
基板濃度に対応した理論的に予想される高耐圧化が可能
である。しかも、前述のようにPN接合面に湾曲部がない
ため、ガードリングのような水平方向に空乏層を広げて
電界を緩和する余分な耐圧構造が不用であるため、パワ
ー素子部の面積が低減可能である。さらに、絶縁膜６お
よび基板内部の空洞の無により、吸湿等が原因となるパ
ワー素子部の表面漏れ電流が生じることはなく、経時変
化の少ない安定した耐圧が得られる。また、接合基板の
内部は前述のように充填材料７により埋められて空洞部
が存在しないため、製造工程時に基板１側の表面1bをラ
ップポリッシュしても論理部40とパワー素子部30の境界
において欠けなどの発生する心配はない。さらに境界部
を表面1bに露出させることが可能となるため、各領域へ
の素子位置合わせは非常に容易である。また、領域20は
単結晶基板により形成されているため、素子特性が良好
であり、また、絶縁層６によってパワー部30と絶縁分離
されているため、分離耐圧が大きく耐熱性にも優れてい
る。
体基板１側の表面1bにソース電極31,ゲート電極32が形
成され、基板８の表面すなわち接合基板10の裏面にはド
レイン電極33が形成されている。また、前述のごとく分
離溝４は基板１の裏面すなわち接合基板10内部の接合面
から楔状に形成してあるため、基板１側から見た場合、
N-層は逆台形（逆メサ）形状となっている。従って、素
子の耐圧を保持するPN接合面は平坦とされて、絶縁膜６
で保護された溝４による所定の傾斜側面により、そのPN
接合面周縁部においても湾曲した部分すなわち電界集中
のおこりやすい領域のない平坦面とされ、かつ逆メサ構
造を構成するため、PN接合面の端部の電界は弱められ、
基板濃度に対応した理論的に予想される高耐圧化が可能
である。しかも、前述のようにPN接合面に湾曲部がない
ため、ガードリングのような水平方向に空乏層を広げて
電界を緩和する余分な耐圧構造が不用であるため、パワ
ー素子部の面積が低減可能である。さらに、絶縁膜６お
よび基板内部の空洞の無により、吸湿等が原因となるパ
ワー素子部の表面漏れ電流が生じることはなく、経時変
化の少ない安定した耐圧が得られる。また、接合基板の
内部は前述のように充填材料７により埋められて空洞部
が存在しないため、製造工程時に基板１側の表面1bをラ
ップポリッシュしても論理部40とパワー素子部30の境界
において欠けなどの発生する心配はない。さらに境界部
を表面1bに露出させることが可能となるため、各領域へ
の素子位置合わせは非常に容易である。また、領域20は
単結晶基板により形成されているため、素子特性が良好
であり、また、絶縁層６によってパワー部30と絶縁分離
されているため、分離耐圧が大きく耐熱性にも優れてい
る。
次に第３図に本発明第２実施例を適用した複合化素子の
断面構造を示す。以下、本実施例を第４図（ａ）〜
（ｆ）に示す製造工程に従って説明する。
断面構造を示す。以下、本実施例を第４図（ａ）〜
（ｆ）に示す製造工程に従って説明する。
まず第４図（ａ）の如く、第１半導体基板50にマスク51
を形成した後SOI領域及びパワー部の端部に対応する領
域に窓52を開ける。次にHF,HNO3，CH3COOH混合液の弗硝
酢酸系エッチング液により窓52の部分をエッチングす
る。この時、弗硝酢酸は窓の端部のエッチング速度が速
く、第４図（ｂ）のごとく窓に沿って溝部53が形成され
ることになる。エッチング量を所定の耐圧が得られるま
での深さにまで行った後、マスク材51を除去し、第１実
施例と同様の方法で第１半導体基板50のエッチングを行
った面50aに酸化膜等の絶縁膜54を形成し、第４図
（ｃ）に示す如く、充填材料55を堆積する。しかる後、
第４図（ｄ）に示す如く、パワー部に対応する領域56が
露出するまでラップポリッシュを行う。更に前記第２図
（ｇ）に示す工程と同様の方法で第４図（ｅ）に示す如
く第１半導体基板50と第２半導体基板60を接合し、一枚
の基板とする。そして最後に、第４図（ｆ）に示す如
く、第１半導体基板50の表面を第４図（ｂ）で形成した
凹部53が表面上に現れるまでラップポリッシュを行い、
SOI領域20を形成する。そして、通常のプロセスに従っ
て所定の素子を形成し、第３図に示す半導体装置が製造
される。
を形成した後SOI領域及びパワー部の端部に対応する領
域に窓52を開ける。次にHF,HNO3，CH3COOH混合液の弗硝
酢酸系エッチング液により窓52の部分をエッチングす
る。この時、弗硝酢酸は窓の端部のエッチング速度が速
く、第４図（ｂ）のごとく窓に沿って溝部53が形成され
ることになる。エッチング量を所定の耐圧が得られるま
での深さにまで行った後、マスク材51を除去し、第１実
施例と同様の方法で第１半導体基板50のエッチングを行
った面50aに酸化膜等の絶縁膜54を形成し、第４図
（ｃ）に示す如く、充填材料55を堆積する。しかる後、
第４図（ｄ）に示す如く、パワー部に対応する領域56が
露出するまでラップポリッシュを行う。更に前記第２図
（ｇ）に示す工程と同様の方法で第４図（ｅ）に示す如
く第１半導体基板50と第２半導体基板60を接合し、一枚
の基板とする。そして最後に、第４図（ｆ）に示す如
く、第１半導体基板50の表面を第４図（ｂ）で形成した
凹部53が表面上に現れるまでラップポリッシュを行い、
SOI領域20を形成する。そして、通常のプロセスに従っ
て所定の素子を形成し、第３図に示す半導体装置が製造
される。
上記方法によれば、素子間分離用の溝を形成する工程が
弗硝酢酸のエッチングというＩ工程だけで行えるため、
工程が簡略化可能であり、容易にウエハを形成すること
が可能である。なお、第３図において、第１実施例と同
一構成には第１図と同一符号が付してある。
弗硝酢酸のエッチングというＩ工程だけで行えるため、
工程が簡略化可能であり、容易にウエハを形成すること
が可能である。なお、第３図において、第１実施例と同
一構成には第１図と同一符号が付してある。
なお、上記種々の実施例においては、MOS型構造のもの
について説明したが、バイポーラ型素子を複合化するよ
うにしたものに適用してもよい。また、基板の導電型も
Ｎ型で説明したが、Ｐ型であってもよい。また、接合基
板と高耐圧部についての組み合わせもＰ−N,P−P,N−P,
N−Ｎのいずれでも構わない。
について説明したが、バイポーラ型素子を複合化するよ
うにしたものに適用してもよい。また、基板の導電型も
Ｎ型で説明したが、Ｐ型であってもよい。また、接合基
板と高耐圧部についての組み合わせもＰ−N,P−P,N−P,
N−Ｎのいずれでも構わない。
第１図は本発明第１実施例を適用した複合素子の断面
図、第２図（ａ）〜（ｈ）は本発明第１実施例の製造工
程順断面図、第３図は本発明第２実施例を適用した複合
素子の断面図、第４図（ａ）〜（ｆ）は本発明第２実施
例の製造工程順断面図である。 １…第１半導体基板,3…凹部,4…溝,6…絶縁膜,7…充填
材料,8…第２半導体基板,10…接合基板,20…SOI領域,30
…縦型パワー素子部,40…論理回路部,50…第１半導体基
板,53…溝,54…絶縁膜,55…充填材料,60…第２半導体基
板。
図、第２図（ａ）〜（ｈ）は本発明第１実施例の製造工
程順断面図、第３図は本発明第２実施例を適用した複合
素子の断面図、第４図（ａ）〜（ｆ）は本発明第２実施
例の製造工程順断面図である。 １…第１半導体基板,3…凹部,4…溝,6…絶縁膜,7…充填
材料,8…第２半導体基板,10…接合基板,20…SOI領域,30
…縦型パワー素子部,40…論理回路部,50…第１半導体基
板,53…溝,54…絶縁膜,55…充填材料,60…第２半導体基
板。
Claims (1)
- 【請求項１】第１半導体基板の一方の面の一領域に凹部
を形成し、 この凹部の周縁部に前記凹部よりも深い溝部を形成し、 前記凹部および溝部を形成した面を全て絶縁物で被覆し
た後、前記凹部および溝部を充填材料で埋設し、 前記一方の面を鏡面研磨して、前記一方の面の他領域を
面出させ、 この鏡面研磨された前記第１半導体の一方の面と、少な
くとも一方の面が鏡面研磨された第２半導体基板の鏡面
研磨面とを接合することにより接合基板とし、 前記第１半導体基板の他方の面から前記溝部を表出さ
せ、 前記溝部および凹部にて区画され、前記絶縁物と前記充
填材料で電気的に分離された領域を前記接合基板の前記
第１半導体基板に形成することを特徴とする半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282396A JPH0687480B2 (ja) | 1989-10-30 | 1989-10-30 | 半導体装置の製造方法 |
| US07/731,268 US5164218A (en) | 1989-05-12 | 1991-07-17 | Semiconductor device and a method for producing the same |
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