JP2757815B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に貼り合わせ基板を用いる高耐圧，高電流パ
ワーＩＣの製造方法に関する。
【０００２】
【従来の技術】基板の貼り合わせ法は、ＳＯＩ基板など
の多層膜構造基板作製方法として近年その接合性の向上
とともにその用途の拡大がはかられている。特に、この
方法を応用すると多様なＳＯＩ基板が製造できる。ＳＯ
Ｉ基板は、電力制御用の高耐圧デバイスにおいて実用化
され、また、低電圧動作における高速動作が期待される
ため、次世代ＣＭＯＳデバイス用基板材料として注目さ
れている。
【０００３】現在、パワー素子の分野では、デバイスを
高集積化，高機能化，高信頼性にするため高耐圧，大電
流のパワーデバイスと、低耐圧の制御回路素子を同一チ
ップ上に形成したインテリジェントパワーＩＣの開発が
盛んに行われている。このインテリジェントパワーＩＣ
において、パワーデバイスの駆動電流量を増加させるに
は制御回路が形成される同じ面にソース，ゲートを、ま
た反対の面にドレインを形成する縦型のパワーデバイス
が必要となる。
【０００４】従来、この縦型のパワーデバイスを持った
インテリジェントパワーＩＣの素子分離は、図８に示す
ようにエピタキシャル技術を用いたＰＮ接合分離方式で
行われてきた。すなわち、シリコン基板１１にＮ+ 型埋
込層１２Ａを形成したのちＰ型エピタキシャル層１３を
形成し、次でＮ+ 型埋込層１２ＢとＰ+ 型拡散層１４の
下部を形成し、次でＮ型エピタキシャル層１５を形成し
たのちＰ+ 型拡散層１４の上部を形成し、Ｐ型エピタキ
シャル層１３とＰ+ 型拡散層１４とで区画，分離された
Ｎ型エピタキシャル層を第１機能素子形成領域１０Ａと
し、他の部分を第２機能素子形成領域１０Ｂとするもの
である。しかしながら、ＰＮ接合分離方式では１００Ｖ
以上の耐圧のパワーデバイスを持つインテリジェントパ
ワーＩＣの製造は困難であった。
【０００５】この対策として基板貼り合わせ技術を用い
ることにより１００Ｖ以上の耐圧のパワーデバイスを持
つインテリジェントパワーＩＣの製造が可能となった。
この製造方法は、例えば特開平３−１４２９５２号公報
に記載されている。以下図９を用いて説明する。
【０００６】まず図９（ａ）に示すように、第１単結晶
シリコン基板１に深い第１の溝３Ａと浅い第２の溝３Ｂ
とを形成し、さらにこれらの溝３Ａ，３Ｂの内壁を酸化
し、シリコン酸化膜２を形成する。その後、溝３Ａ，３
Ｂを含む全面に多結晶シリコン膜４を形成し、溝を埋め
込む。次に図９（ｂ）に示すように、この多結晶シリコ
ン膜４の表面を研削，研磨し、第１単結晶シリコン基板
１の表面を露出させたのち、少なくとも一方の面が鏡面
研磨された第２単結晶シリコン基板５の鏡面研磨面を接
合する。次に図９（ｃ）に示すように、第１単結晶シリ
コン基板１の他方の面を研削，研磨し第１の溝３Ａを表
出させ、第１の溝３Ａにて区画され、シリコン酸化膜２
で電気的に分離された第１機能素子形成領域１０Ａと、
それに隣接する第２機能素子形成領域１０Ｂとを形成す
る。
【０００７】尚、基板貼り合せ技術によるインテリジェ
ントパワーＩＣの製造方法としては、図１０に示すよう
に、第１単結晶シリコン基板１の所定の領域にシリコン
酸化膜２を形成して平坦化し、この平坦化面に第２単結
晶シリコン基板５を接合し、次で第１単結晶シリコン基
板１の他方の面を研削，研磨して所定の厚さとしたのち
シリコン酸化膜２に達する溝３Ｃを形成し、次でこの溝
３Ｃをシリコン酸化膜２Ｃと多結晶シリコン膜４Ｃとで
埋める方法も実施されている。しかしこの方法は、溝３
Ｃを形成する場合、マスクの目合せマージンを多く必要
とする欠点がある。
【０００８】
【発明が解決しようとする課題】上述した溝分離による
従来の半導体装置の製造方法では、第１単結晶シリコン
基板の接合される面が単結晶シリコンとシリコン酸化
膜、又は単結晶シリコンとシリコン酸化膜と多結晶シリ
コンとの混在面となり、これらの材料は研磨速度が異な
るため研磨により平坦化することが困難であり、第２単
結晶シリコン基板との接合後、接合界面に未接着部分
（ボイド）が発生する。特に、ＶＤＭＯＳ等の縦型パワ
ーデバイスが形成される第２機能素子形成領域は、電流
がこの接合界面を通るため、ボイドが発生すると電気抵
抗の増大をまねく恐れがあり、デバイスの特性に大きな
影響を与える。
【０００９】従来例で示した方法で形成された混在面の
上に残る段差を発明者が調査したところ、その高さは約
２０ｎｍであった。そしてこれらの製造方法ではボイド
の発生しない完全な接合を可能とする平滑な混在面を形
成することが困難であった。
【００１０】本発明の目的は、以上に挙げた課題を解決
し、ボイドなどの未接着領域のない完全な接合界面を有
する貼り合わせ基板を用いた半導体装置の製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、一導電型の第１半導体基板の一方の主面
の第１機能素子形成領域に選択的に厚い第１酸化膜を形
成し平坦化したのち、第１機能素子形成領域と第２機能
素子形成領域とを区画する溝を形成する工程と、前記溝
を含む表面に薄い第２酸化膜を形成したのち第１多結晶
シリコン膜を形成し前記溝を埋設する工程と、前記第１
多結晶シリコン膜の表面を研磨し前記第１半導体基板と
前記第１酸化膜の表面を露出させる工程と、この第１半
導体基板の露出面を含む全面に前記第１多結晶シリコン
膜よりきめの細かい第２多結晶シリコン膜を形成したの
ち表面を研磨し平坦化する工程と、この第２多結晶シリ
コン膜の研磨面に一導電型の第２半導体基板を接合した
のち、前記第１半導体基板の他方の主面を研磨し前記溝
底面の前記第２酸化膜を露出させる工程とを含むことを
特徴とするものである。
【００１２】
【００１３】第２の発明の半導体装置の製造方法は、一
導電型の第１半導体基板表面に選択的に絶縁膜を設け、
この絶縁膜を含む全面に多結晶シリコン膜を形成したの
ちこの多結晶シリコン膜の表面を研削，研磨して平坦化
し、この平坦化された多結晶シリコン膜表面に一導電型
の第２半導体基板を接合する工程を有する半導体装置の
製造方法において、前記多結晶シリコン膜の表面を研
削，研磨して平坦化したのち一導電型不純物を導入し、
次で不純物が導入されたこの多結晶シリコン膜の表面を
研磨し平坦化することを特徴とするものである。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の断面図、図２（ａ）
〜（ｃ）は第１の実施例を説明するための工程順に示し
た半導体チップの断面図である。以下、製造方法と共に
説明する。
【００１５】まず図２（ａ）に示すように、厚さ約６０
０μｍ，抵抗率約１ΩｃｍのＮ型の第１単結晶シリコン
基板１を用意する。第１単結晶シリコン基板１の一方の
主表面の一部（第１機能素子形成領域）に選択酸化（Ｌ
ＯＣＯＳ）法によって約１μｍの厚さの第１シリコン酸
化膜２Ａを形成し表面を研磨して平坦化する。尚、浅い
溝を作って第１シリコン酸化膜を作ってもよい。次に第
１シリコン酸化膜２Ａに隣接した単結晶シリコン基板１
表面に第１及び第２機能素子形成領域１０Ａ，１０Ｂを
区画する深さ８μｍの溝３をＲＩＥ（Ｒｅａｃｔｉｖｅ
Ｉｏｎ Ｅｔｃｈｉｎｇ）で形成する。
【００１６】次に図２（ｂ）に示すように、第１単結晶
シリコン基板１を熱酸化し、溝３を含む表面に厚さが約
０．１μｍの第２シリコン酸化膜２Ｂを形成する。次
に、ＣＶＤ法により第１単結晶シリコン基板１の表面に
第１多結晶シリコン膜４Ａを約２μｍ成長し、溝３を埋
設する。
【００１７】次に図２（ｃ）に示すように、第１多結晶
シリコン膜４Ａの表面を第１単結晶シリコン基板１の表
面がでるまで研磨する。次にこの第１単結晶シリコン基
板１の研磨面に約６５０℃の低温ＣＶＤ法によりきめの
細かい第２多結晶シリコン膜４Ｂを約２μｍ成長し、さ
らにこの第２多結晶シリコン膜４Ｂの表面を研磨して平
滑化し、その表面に残る微小な凹凸が１０ｎｍ以下にな
るようにする。
【００１８】次に図１に示すように、厚さ約６００μ
ｍ，抵抗率０．０１〜０．０２ΩｃｍのＮ型の第２単結
晶シリコン基板５を用意し、第２単結晶シリコン基板５
の一方の主表面と第１単結晶シリコン基板１上の第２多
結晶シリコン膜４Ｂの表面とを大気中，室温環境で向か
い合わせて接合する。その後、接合を強固にするため１
１００〜１２００℃，約２時間程度の熱処理を行う。そ
の後、第１単結晶シリコン基板１の接合していない面か
ら溝３の底の第２シリコン酸化膜２Ｂが露出するまで研
削，研磨し、第１及び第２機能素子形成領域１０Ａ，１
０Ｂを区画し分離する。その後第１シリコン酸化膜２Ａ
および第２シリコン酸化膜２Ｂにて電気的に絶縁分離さ
れた第１機能素子形成領域１０Ａ内に保護デバイスや制
御デバイスを形成する。また、第１及び第２単結晶シリ
コン基板１，５とが第２多結晶シリコン膜４Ｂを介して
接合された第２機能素子形成領域には縦型のパワーデバ
イスを形成し、インテリジェントパワーＩＣを製造す
る。
【００１９】なお、第２多結晶シリコン膜４Ｂは、支持
基板であるパワーデバイスのドレイン電極として使用す
る第２単結晶シリコン基板５に高濃度添加されたＮ型不
純物が基板接合時の熱処理や半導体装置の製造工程にお
ける熱処理中に拡散することにより導電性を有するよう
になる。この導電性により縦型ＶＤＭＯＳのドレイン電
流の損失を少なくすることができる。しかし、第２多結
晶シリコン膜４Ｂの厚さが厚い場合（１μｍ以上の場
合）、第２単結晶シリコン基板５からの不純物の拡散は
不十分になるため、第２多結晶シリコン膜４Ｂにあらか
じめ不純物を添加しておく方がよい。
【００２０】その方法の一つとして、図２（ｃ）に示し
た第２多結晶シリコン膜４Ｂの研削，研磨前に燐，砒
素，アンチモンなどのＮ型の不純物を第２多結晶シリコ
ン膜４Ｂに固相拡散，気相拡散，イオン注入法などによ
り添加する第１の方法や、第２多結晶シリコン膜４Ｂの
研削，研磨後に燐，砒素，アンチモンなどのＮ型の不純
物を第２多結晶シリコン膜４Ｂに固相拡散，気相拡散，
イオン注入法などにより添加する第２の方法がある。し
かしながら第１の方法では、多結晶シリコン膜の研磨速
度が増加する為、多結晶シリコン膜の厚さや平坦性を制
御するのが難しくなる場合がある。又第２の方法では、
多結晶シリコン膜の表面が荒れるため、貼り合せ工程で
未接着部が発生しやすくなる。従って本発明では、第２
多結晶シリコン膜４Ｂの研削，研磨後に燐，砒素，アン
チモンなどのＮ型の不純物を第２多結晶シリコン膜４Ｂ
に固相拡散，気相拡散，イオン注入法などにより添加
し、さらにこの不純物を含む第２多結晶シリコン膜４Ｂ
を研磨し表面を平滑にする方法を用いる。第２多結晶シ
リコン膜４Ｂへの不純物添加量は第２多結晶シリコン膜
の抵抗率が第２単結晶シリコン基板５と同程度となるよ
うにする。一方、第１単結晶シリコン基板及び第２単結
晶シリコン基板がＰ型の場合はホウ素を添加する。
【００２１】図３は本発明の第２の実施例の断面図であ
る。第１の実施例と同様に第１単結晶シリコン基板１の
表面に第１シリコン酸化膜２Ａ，溝３を形成後、全面に
第２シリコン酸化膜２Ｂおよびシリコン窒化膜６を形成
し、その後ＢＰＳＧ膜７を約２μｍ成膜して溝３を埋設
し、さらにＢＰＳＧ膜７とシリコン窒化膜６及び第２シ
リコン酸化膜２Ｂを研磨して第１単結晶シリコン基板の
表面を露出する。以下図１の場合と同様に第１単結晶シ
リコン基板１の表面に多結晶シリコン４を成膜したのち
その表面を研磨して平滑化し、次で第２単結晶シリコン
基板５を接合して熱処理する。その後、第１単結晶シリ
コン基板１の接合していない面から溝の底の第２シリコ
ン酸化膜２Ｂが露出するまで研削，研磨して第１及び第
２機能素子形成領域１０Ａ，１０Ｂを区画し、その後、
各領域にデバイスを形成することによって図１と同様の
構造の半導体装置を製造する。本第２の実施例では溝３
の充填材料としてＢＰＳＧ膜を用いている為、第１の実
施例より溝の埋め込みが容易となる利点がある。尚、Ｂ
ＰＳＧ膜の代りにＰＳＧ膜を用いてもよい。
【００２２】図４は、本発明の第１及び第２の実施例お
よび図８に示した従来技術によって作製されたパワーＩ
Ｃ用貼り合わせ基板のボイド面積率（相対値）を比較し
たものである。図４より明らかなように本実施例によれ
ばボイドはほとんど発生しないことが分る。
【００２３】尚、多結晶シリコン膜およびその接合界面
の電気的導通は、本発明の第１及び第２の実施例によっ
て作製されたパワーＩＣ用貼り合わせ基板および図８に
示したエピタキシャル基板にＶＤＭＯＳ Ｔｒ．セルを
作製し、その電流電圧特性から評価した。なお、両基板
の活性層の厚さは８μｍで、また本発明の第１及び第２
の実施例の基板の多結晶シリコン膜にはアンチモンが添
加されている。図５にそれぞれのドレイン電流ＩD とソ
ース−ドレイン電圧ＶDSの関係を示す。図５より明らか
なように、本実施例によるＶＤＭＯＳ Ｔｒ．セルはエ
ピタキシャル基板に作製したＶＤＭＯＳ Ｔｒ．セルと
同等の出力特性が得られている。この結果は第１及び第
２の実施例の基板の多結晶シリコン膜の電気的導通が十
分に達成されていることを示している。
【００２４】図６（ａ）〜（ｃ）は本発明の第３の実施
例を説明するための工程順に示した半導体チップの断面
図である。まず図６（ａ）に示すように、厚さ約６００
μｍ，抵抗率約１ΩｃｍのＮ型の第１単結晶シリコン基
板１を用意する。そしてこの第１単結晶シリコン基板１
の一方の主表面に第１及び第２機能素子形成領域１０
Ａ，１０Ｂを区画し分離する深い第１の溝３Ａと第１機
能素子形成領域１０Ａに浅い第２の溝３Ｂをフッ酸と硝
酸の混合液によるウェットエッチおよびＲＩＥ（Ｒｅａ
ｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）で形成する。こ
こで浅い第２の溝３Ｂの深さは１μｍ、深い第１の溝の
深さは８μｍに設定した。その後、熱酸化によって約
０．４μｍの厚さのシリコン酸化膜２を形成する。
【００２５】次に図６（ｂ）に示すように、第１単結晶
シリコン基板１の表面に出たシリコン酸化膜２を研磨に
よって取り除き、第２機能素子形成領域１０Ｂの第１単
結晶シリコン基板１を露出させる。次に、ＣＶＤ法によ
り第１単結晶シリコン基板１の表面に多結晶シリコン膜
４を約３μｍ成長し、第１及び第２の溝３Ａ，３Ｂを埋
設する。さらにこの多結晶シリコン膜４の表面を研磨し
て平滑化し、その表面に残る微小な凹凸が１０ｎｍ以下
になるようにする。次に厚さ約６００μｍ，抵抗率０．
０１〜０．０２ΩｃｍのＮ型の第２単結晶シリコン基板
５を用意し、第２単結晶シリコン基板５の一方の主表面
と第１単結晶シリコン基板１上の多結晶シリコン膜４の
表面とを大気中，室温環境で向かい合わせて接合する。
その後、接合を強固にするため１１００〜１２００℃，
約２時間程度の熱処理を行う。
【００２６】次に図６（ｃ）に示すように、第１単結晶
シリコン基板１の接合していない面から第１の溝３Ａの
底のシリコン酸化膜２が露出するまで研削，研磨し、第
１及び第２機能素子形成領域１０Ａ，１０Ｂを区画す
る。その後シリコン酸化膜２にて電気的に絶縁分離され
た第１機能素子形成領域１０Ａ内に保護デバイスや制御
デバイスを形成する。また、第１単結晶シリコン基板１
と第２単結晶シリコン基板５とが多結晶シリコン膜４を
介して接合された第２機能素子形成領域には縦型のパワ
ーデバイスを形成し、インテリジェントパワーＩＣを製
造する。
【００２７】なお、多結晶シリコン膜４は、第１の実施
例と同様に、支持基板であるパワーデバイスのドレイン
電極として使用する第２単結晶シリコン基板５に高濃度
添加されたＮ型不純物が基板接合時の熱処理や半導体装
置製造における熱処理工程中に拡散することにより導電
性を有するようになる。この導電性により縦型ＶＤＭＯ
Ｓのドレイン電流の損失を少なくすることができる。し
かし、多結晶シリコン膜４の厚さが厚い場合（１μｍ以
上の場合）、第２単結晶シリコン基板５からの不純物の
拡散は不十分になるため、多結晶シリコン膜４にあらか
じめ不純物を添加しておく方がよい。その方法としては
第１の実施例説明したように、多結晶シリコン膜４の研
削，研磨後に燐，砒素，アンチモンなどのＮ型の不純物
を固相拡散，気相拡散，イオン注入法などにより添加
し、さらに不純物が添加された多結晶シリコン膜４を研
磨する方法を用いる。多結晶シリコン膜４への不純物添
加量は多結晶シリコン膜４の抵抗率が第２単結晶シリコ
ン基板５と同程度となるようにする。一方、第１単結晶
シリコン基板１及び第２単結晶シリコン基板５がＰ型の
場合は多結晶シリコン膜４へホウ素を添加する。
【００２８】本第３の実施例によって作製されたパワー
ＩＣ用貼り合わせ基板のボイドは第１の実施例と同様に
なくなった。
【００２９】また、多結晶シリコン膜およびその接合界
面の電気的導通については第３の実施例で示したパワー
ＩＣ用貼り合わせ基板および図８に示したエピタキシャ
ル基板にＶＤＭＯＳ Ｔｒ．セルを作成し、ＶＤＭＯＳ
Ｔｒ．セルの電流電圧特性から評価した。その結果、
第１の実施例と同様に第３の実施例によるＶＤＭＯＳＴ
ｒ．エルはエピタキシャル基板に作製したＶＤＭＯＳ
Ｔｒ．セルと同等の出力特性が得られていた。この結果
は第３の実施例の基板の多結晶シリコン膜の電気的導通
が十分に達成されていることを示している。また、本第
３の実施例では、第１及び第２の実施例に比べて製造プ
ロセスが簡単であり、製造コストが安くなるという利点
がある。
【００３０】図７は本発明の第４の実施例を説明するた
めの半導体チップの断面図であり、図１０に示した従来
例の第１及び第２単結晶シリコン基板１Ａ，５の接合部
に多結晶シリコン膜を形成し不純物を添加させたもので
ある。
【００３１】まず、厚さ約６００μｍ，抵抗率約１Ωｃ
ｍのＮ型の第１単結晶シリコン基板１Ａを用意する。次
でこの第１単結晶シリコン基板１Ａの一方の主表面の第
１機能素子形成領域１０Ａに深さが１μｍの溝をフッ酸
と硝酸の混合液によるウェットエチまたはＲＩＥ（Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）で形成する。
その後熱酸化によって溝に約１．２μｍの厚さのシリコ
ン酸化膜２を形成する。
【００３２】次にシリコン酸化膜２を研磨によって平坦
化して第２機能素子形成領域１０Ｂの第１単結晶シリコ
ン基板１Ａを露出させる。次に、ＣＶＤ法によりシリコ
ン酸化膜２を含む第１単結晶シリコン基板１Ａの表面に
多結晶シリコン膜４を約３μｍ成長する。さらに多結晶
シリコン膜４の表面を研磨して平滑化し、その表面に残
る微小な凹凸が１０ｎｍ以下になるようにする。
【００３３】次に厚さ約６００μｍ，抵抗率０．０１〜
０．０２ΩｃｍのＮ型の第２Ｎ単結晶シリコン基板５を
用意し、第２単結晶シリコン基板５の一方の主表面と第
１単結晶シリコン基板１Ａ上の多結晶シリコン膜４の表
面とを大気中，室温環境で向かい合わせて接合し、その
後、接合を強固にするため１１００〜１２００℃，約２
時間程度の熱処理を行う。
【００３４】その後、第１単結晶シリコン基板１Ａの接
合していない面から研削，研磨し、所定の厚さとしたの
ち、シリコン酸化膜２の周辺に接するように第１単結晶
シリコン基板１Ａの表面から溝３Ｃを形成し、この溝３
Ｃ表面にシリコン酸化膜２Ｃを形成したのち多結晶シリ
コン膜４Ｃで溝３Ｃを埋め、シリコン酸化膜２，２Ｃに
て電気的に絶縁分離された第１機能素子形成領域１０Ａ
内に保護デバイスや制御デバイスを形成する。また、第
１単結晶シリコン基板１Ａと第２単結晶シリコン基板５
とが多結晶シリコン膜４を介して接合された第２機能素
子形成領域１０Ｂには縦型のパワーデバイスを形成し、
インテリジェントパワーＩＣを製造する。尚、素子形成
領域の分離には溝の代りにＰ型領域を形成してもよい。
【００３５】なお、多結晶シリコン膜４は、支持基板で
あるパワーデバイスのドレイン電極として使用する第２
単結晶シリコン基板５に高濃度添加された不純物が基板
接合時の熱処理や半導体装置製造における熱処理工程中
に拡散することにより導電性を有するようになる。この
導電性により縦型ＶＤＭＯＳのドレイン電流の損失を少
なくすることができる。しかし、多結晶シリコン膜４の
厚さが厚い場合（１μｍ以上の場合）、第２単結晶シリ
コン基板５からの不純物の拡散は不十分になるため、多
結晶シリコン膜４にあらかじめ不純物を添加しておく。
その方法としては第１の実施例の場合と同様に、多結晶
シリコン膜４の研削，研磨後に燐，砒素，アンチモンな
どのＮ型の不純物を固相拡散，気相拡散，イオン注入法
などにより添加し、さらに多結晶シリコン膜４を研磨す
る方法を用いる。多結晶シリコン膜４への不純物添加量
は多結晶シリコン膜４の抵抗率が第２単結晶シリコン基
板５と同程度となるようにする。本第４の実施例におい
ても基板と多結晶シリコン膜の電気的導通は十分に達成
されていた。
【００３６】
【発明の効果】以上説明したように、本発明は、単結晶
シリコン基板に多結晶シリコン膜やシリコン酸化膜を含
む混在面に多結晶シリコン膜を形成し、研削，研磨した
のち不純物を導入し更にその表面を研磨することによ
り、接合界面にボイドが発生せず、かつ接合界面に垂直
な方向に電気的導通のある完全な接合を有する単結晶シ
リコン基板からなる半導体装置及びその製造方法が得ら
れる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図。
【図２】第１の実施例の製造方法を説明する為の半導体
チップの断面図。
【図３】本発明の第２の実施例の断面図。
【図４】実施例と従来例に用いる貼り合せ基板のボイド
面積率を示す図。
【図５】実施例と従来例の電流一電圧特性を示す図。
【図６】本発明の第３の実施例を説明する為の半導体チ
ップの断面図。
【図７】本発明の第４の実施例の断面図。
【図８】エピタキシャル層を用いた従来例の断面図。
【図９】貼り合せ技術を用いた従来例を説明する為の半
導体チップの断面図。
【図１０】貼り合せ技術を用いた他の従来例の断面図。
【符号の説明】
１，１Ａ 第１単結晶シリコン基板 ２，２Ａ，２Ｂ シリコン酸化膜 ３，３Ａ〜３Ｃ 溝 ４，４Ａ〜４Ｃ 多結晶シリコン膜 ５ 第２単結晶シリコン基板 ６ 窒化シリコン膜 ７ ＢＰＳＧ膜 １０Ａ 第１機能素子形成領域 １０Ｂ 第２機能素子形成領域 １１ シリコン基板 １２Ａ，１２Ｂ Ｎ+ 型埋込層 １３ Ｐ型エピタキシャル層 １４ Ｐ+ 型拡散層 １５ Ｎ型エピタキシャル層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/76 - 21/765 H01L 27/12 H01L 21/304

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 一導電型の第１半導体基板の一方の主面
    の第１機能素子形成領域に選択的に厚い第１酸化膜を形
    成し平坦化したのち、第１機能素子形成領域と第２機能
    素子形成領域とを区画する溝を形成する工程と、前記溝
    を含む表面に薄い第２酸化膜を形成したのち第１多結晶
    シリコン膜を形成し前記溝を埋設する工程と、前記第１
    多結晶シリコン膜の表面を研磨し前記第１半導体基板と
    前記第１酸化膜の表面を露出させる工程と、この第１半
    導体基板の露出面を含む全面に前記第１多結晶シリコン
    膜よりきめの細かい第２多結晶シリコン膜を形成したの
    ち表面を研磨し平坦化する工程と、この第２多結晶シリ
    コン膜の研磨面に一導電型の第２半導体基板を接合した
    のち、前記第１半導体基板の他方の主面を研磨し前記溝
    底面の前記第２酸化膜を露出させる工程とを含むことを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 一導電型の第１半導体基板表面に選択的
    に絶縁膜を設け、この絶縁膜を含む全面に多結晶シリコ
    ン膜を形成したのちこの多結晶シリコン膜の表面を研
    削，研磨して平坦化し、この平坦化された多結晶シリコ
    ン膜表面に一導電型の第２半導体基板を接合する工程を
    有する半導体装置の製造方法において、前記多結晶シリ
    コン膜の表面を研削，研磨して平坦化したのち一導電型
    不純物を導入し、次で不純物が導入されたこの多結晶シ
    リコン膜の表面を研磨し平坦化することを特徴とする半
    導体装置の製造方法。
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