JP2715665B2

JP2715665B2 - 半導体装置

Info

Publication number: JP2715665B2
Application number: JP2402192A
Authority: JP
Inventors: 田代　　勉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-12-20
Filing date: 1990-12-14
Publication date: 1998-02-18
Anticipated expiration: 2013-02-18
Also published as: JPH03290948A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）
構造とＵ字状の溝（以後、Ｕ溝と記す）構造の絶縁分離
領域とを有する半導体装置に関する。

【０００２】

【従来の技術】シリコン半導体装置が高速化されるに伴
ない、半導体素子を形成する拡散層等の寄生容量の低減
方法が重要になってきた。ＳＯＩ構造は寄生容量を低減
する有力な方法である。ＳＯＩ構造では、絶縁物からな
る基板あるいは膜の上にシリコン単結晶膜が形成されて
いる。このシリコン単結晶膜に半導体素子が形成されて
いる。

【０００３】ＳＯＩ構造の当初のもは、ＳＯＳ（Ｓｉｌ
ｉｃｏｎＯｎＳａｐｐｈｉｒｅｏｒＳｐｉｎｅ
ｌ）構造であった。これは、サファイアあるいはスピネ
ルを基板とし、その表面にシリコンをヘテロエピタキシ
ャル成長させた構造である。しかしながらこれは、経済
性という面で不利であった。それ以上に、これらの基板
とシリコン単結晶膜との熱膨張係数が違いすぎるため、
取扱いが難かしく加工性に難があるという大きな問題点
があった。

【０００４】その後、半導体素子の進展にともない、α
粒子に誘起されるソフトエラーに対する耐性の向上が重
要になってきた。また半導体素子の微細化の進展にとも
ない、３次元デバイスの研究開発が進められてきた。こ
れらの潮流に伴ない、ＳＯＳとは異なる新たな構造のＳ
ＯＩ構造が出現した。

【０００５】これら最近のＳＯＩ構造は３種類ある。第
１の構造では、表面に絶縁膜が形成されたシリコン基板
の上に、シリコン単結晶膜が形成されている。これの形
成方法は以下の方法からなる。シリコン単結晶表面に絶
縁膜が形成され、その表面に非晶質シリコンあるいは多
結晶シリコンからなる堆積膜が形成され、この堆積膜は
例えばレーザ照射により単結晶化される。この構造で
は、シリコン単結晶膜の結晶性に難がある。

【０００６】最近のＳＯＩの第２の構造では、シリコン
単結晶基板の表面から浅い部分に、シリコン酸化膜が形
成されている。これは、ＳＩＭＯＸ (Ｓｅｐａｒａｔｉ
ｏｎｂｙＩＭｐｌａｎｔｅｄＯｘｙｇｅｎ )と呼ば
れている。これは、シリコン単結晶基板の表面に１０¹⁷
〜１０¹⁸ｃｍ^-2の酸素を高エネルギーでイオン注入し、
１３００℃前後の高温でアニールすることにより、得ら
れる。この構造での表面のシリコン単結晶層における転
位密度の最小値は１０⁴ ｃｍ^-2である。このときのシリ
コン酸化膜の膜厚は高々２００ｎｍ程度である。ＳＩＭ
ＯＸ構造を実デバイスに採用するには、２つの障壁があ
る。第１の障壁は経済性である。ＳＩＭＯＸ構造を実デ
バイスに用いるとすると、シリコン酸化膜の膜厚は厚く
する必要がある。寄生容量を低減するためには、表面の
シリコン単結晶層の下のシリコン酸化膜の膜厚は厚い方
が良い。これは、経済性を度外視すれば、イオン注入，
高温アニール，シリコンのエピタキシャル成長からなる
操作を複数回繰返すことにより実現できる。第２の障壁
は結晶欠陥に起因する接合リークである。この構造での
表面のシリコン単結晶層中には酸素がガウス分布してい
る。ＳＩＭＯＸ構造の形成段階での転位の存在に加え
て、ガウス分布した酸素の析出が６００〜７００℃での
温度で起ることにより、積層欠陥が発生するとともに新
たな転位が発生する。

【０００７】最近のＳＯＩの第３の構造には、ＢＥＳＯ
Ｉ (ＢｏｎｄｉｎｇａｎｄＥｔｃｈｂａｃｋＳ
ＯＩの略）と呼ばれる構造がある。この構造では、表面
にシリコン酸化膜が形成された基板に、シリコン単結晶
基体が熱圧着されている。この構造は、シリコン酸化膜
上のシリコン単結晶の結晶欠陥密度が低く、安価に製造
できる。

【０００８】ショットキー・クランプ型の１Ｋビットの
ＥＣＬＲＡＭのセルに上述のＢＥＳＯＩを採用した例
が、アイ・イー・ディー・エムテクニカルダイジェ
スト１９８８年，８７０〜８７２ページ（ＩＥＤＭＴ
ｅｃｈ．Ｄｉｇｅｓｔ，ｐｐ．８７０−８７２，１９８
８）に報告されている。この報告におけるこの構造の採
用目的は、α粒子に誘起されるソフトエラー耐性の向上
と、寄生容量の低減である。例えば、シリコン基板とコ
レクタ領域との間の寄生容量は、通常のＵ溝構造を採用
した場合に比べて、１／４程度に低減される。シリコン
基板とコレクタ領域との間の寄生容量は、バイパーラ素
子全体の６０〜７０％を占めている。図１３はこの報告
における半導体装置の略断面図である。

【０００９】この半導体装置の構成は、以下のようにな
っている。例えばＰ型のシリコン基板１０１の表面に
は、膜厚１μｍ程度のシリコン酸化膜１０３が形成され
ている。シリコン酸化膜１０３表面に熱圧着されたシリ
コン単結晶基体はさらに研削( ｅｔｃｈｂａｃｋ )に
より薄くされ、これにＮ型の不純物が導入され、これは
Ｎ⁺ 型の埋込み層１１２となる。埋込み層１１２表面に
シリコンのＮ^- 型のシリコンエピタキシャル膜１１３が
堆積されている。この場合のシリコン単結晶層は、埋込
み層１１２およびシリコンエピタキシャル膜１１３によ
って構成される。シリコンエピタキシャル膜１１３表面
の所定位置からシリコン酸化膜１０３達するＵ溝１３１
が設けられている。Ｕ溝１３１の側壁表面には、側壁絶
縁膜１３２が設けられている。側壁絶縁膜１３２の膜厚
はシリコン酸化膜１０３の膜厚より薄い。Ｕ溝１３１の
内部には、側壁絶縁膜１３２を介して多結晶シリコン１
３４が埋込まれている。シリコンエピタキシャル膜１１
３表面には、Ｎ⁺ 型領域１４１，Ｐ⁺ 型のベース領域１
４２，およびＮ⁺ 型のエミッタ領域１４３が設けられて
いる。Ｎ⁺ 型の狭義のコレクタ領域は、埋込み層１１２
およびＮ⁺ 型領域１４１からなる。広義のコレクタ領域
は、拡散領域が形成されずに残された部分のシリコンエ
ピタキシャル膜１１３，埋込み層１１２，およびＮ⁺ 型
領域１４１からなる。シリコンエピタキシャル膜１１
３，Ｎ⁺ 型領域１４１，Ｐ⁺ 型のベース領域１４２，Ｎ
⁺ 型のエミッタ領域１４３，およびＵ溝１３１の表面に
は、表面保護膜１４８が設けられている。表面保護膜１
４８のＮ⁺ 型領域１４１，Ｐ⁺ 型のベース領域１４２，
Ｎ⁺ 型のエミッタ領域１４３，およびシリコンエピタキ
シャル膜１１３に形成された開口部を介して、コレクタ
電極１５１，ベース電極１５２，エミッタ電極１５３，
およびショットキー電極１５４が設けられている。

【００１０】広義のコレクタ領域と基板との間の寄生容
量（Ｃ_CS）は、広義のコレクタ領域の底面と基板との間
の寄生容量（Ｃ_CS(B) ）および広義のコレクタ領域の側
面と基板との間の寄生容量（Ｃ_CS(S) ）の和である。上
述の半導体装置にけるＣ_CS(B) は、シリコン基板１０１
と広義のコレクタ領域との間の厚いシリコン酸化膜１０
３の存在により、通常のバイポーラ半導体装置より低減
する。上述の半導体装置におけるＣ_CS(S) は通常のバイ
ポーラ半導体装置と同じである。このＣ_CS(B) の低減に
より、Ｃ_CSは通常のバイポーラ半導体装置の１／４程度
になる。なおこのＣ_CS(S) は、広義のコレクタ領域の側
面と多結晶シリコン１３４との間に形成される容量（Ｃ
_CI），および多結晶シリコン１３４とシリコン基板１０
１との間に形成される容量（Ｃ_IS）から構成される。絶
縁膜の膜厚，および対向面積の違いから、Ｃ_CI≫ Ｃ
_ISとなっている。

【００１１】

【発明が解決しようとする課題】半導体装置の高速化に
とって、スピード・パワー積の向上という点から、寄生
容量の低減は重要である。半導体装置の高速化は、半導
体装置を構成する半導体素子の微細化の進展に伴なって
実現されている。半導体装置の高速化は、微細化された
半導体素子を駆動させるために多量の電流を流すことに
なる。半導体素子における電流密度は増大し、ジュール
熱の発生も局所的に急増する。この発熱を放置すると、
半導体素子の性能の劣化が起る。このため、半導体装置
の高速化にとって、寄生容量の低減とともに、半導体素
子からの発熱の放熱効果の向上が重要である。半導体素
子の上部は熱伝導率の低い気体が存在する。半導体素子
の底面は、直接，あるいは熱伝導率の高い材料を介し
て、半導体装置のパッケージを構成する金属材料と接続
している。したがって、半導体素子からのジュール熱
は、半導体素子の底面から放熱されるのが一般的であ
る。

【００１２】ところが上述のＢＥＳＯＩ構造では、放熱
効果が通常の場合より低下する。シリコン酸化膜の熱伝
導率がシリコン単結晶のそれに比べて２桁程度低い。こ
のため、バイポーラ素子の底面における放熱効果が低下
する。ＢＥＳＯＩ構造におけるシリコン基板上のシリコ
ン酸化膜の膜厚を薄くすれば放熱効果は上昇する。この
シリコン酸化膜の膜厚に関係した放熱効果の向上と寄生
容量の低減とは相反関係にあるため、上述の報告にある
ＢＥＳＯＩ構造でこの２つを両立させることは不可能で
ある。

【００１３】本発明の目的は、ソフトエラー耐性を維持
しながら寄生抵抗を低減し、スピード・パワー積の高い
半導体装置を提供することにある。本発明の目的は、Ｓ
ＯＩ構造およびＵ溝構造の絶縁分離領域を採用し、ＳＯ
Ｉ構造を持たずにＵ溝構造の絶縁分離領域を有する半導
体装置の放熱効果に近ずける構造の半導体装置を提供す
るものである。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
表面にシリコン酸化膜が形成された基板上にシリコン単
結晶層を有し、シリコン単結晶層表面から基板に達する
Ｕ溝構造の絶縁分離領域を有している。基板は、好まし
くはシリコンあるいは炭化ケイ素（ＳｉＣ）からなる。
Ｕ溝の側壁表面には絶縁膜が設けられている。この絶縁
膜は、好ましくはシリコン酸化膜、およびシリコン窒化
膜のうちの少なくとも１つからなる。Ｕ溝の内部には、
絶縁膜を介して埋設物が埋込まれている。埋設物は、好
ましくは炭化ケイ素である。基板上に設けられたシリコ
ン単結晶層の膜厚と基板上に形成されたシリコン酸化膜
の膜厚との和が、加工可能なＵ溝の深さ以下であること
が好ましい。基板がシリコンからなる場合、基板上に形
成されたシリコン酸化膜の膜厚はＵ溝の側壁表面に設け
られた絶縁膜の膜厚より厚いことが好ましい。本発明に
おける半導体装置はバイポーラ半導体装置、あるいはＭ
ＯＳ半導体装置であ

【００１５】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１６】本発明の第１の実施例がバイポーラ半導体
装置に適用された場合について、図１〜図４に示す工程
順の略断面図を用いて説明する。

【００１７】まず、例えばＰ型のシリコン基板２０１の
表面に、シリコン酸化膜２０３が形成される。この膜厚
は約１．０μｍである。シリコン酸化膜２０３表面にシ
リコン単結晶基体が重ねられる。これに高温中で高電圧
が印加され、これはシリコン酸化膜２０３に圧着され
る。その後、シリコン単結晶基体は研磨（ｅｔｃｈ−ｂ
ａｃｋ）され、膜厚約１．０μｍのシリコン単結晶基体
２１１となる〔図１〕。

【００１８】次に、シリコン単結晶基体２０１に砒素が
拡散され、Ｎ⁺ 型の埋込み層２１２が形成される。続い
て、埋込み層２１２表面にＮ^- 型のシリコンエピタキシ
ャル膜２１３が堆積される。シリコンエピタキシャル膜
２１３の膜厚は、約１．０μｍである。本実施例を適用
したバイポーラ半導体装置におけるシリコン単結晶層
は、シリコンエピタキシャル膜２１３と埋込み層２１２
とから構成される。次に、シリコンエピタキシャル膜２
１３表面にシリコン酸化膜２２１，シリコン窒化膜２２
２が順次形成される。次に、通常のフォトリソグラフィ
ー技術と，反応性イオンエッチング（以下、ＲＩＥと記
す）による異方性エッチィングを行ない、シリコンエピ
タキシャル膜２１３，埋込み層２１２，およびシリコン
酸化膜２０３を貫通し、シリコン単結晶層表面からシリ
コン基板２０１に達するＵ溝２３１が形成される。Ｕ溝
２３１の幅，および深さは、約１．０μｍ，約４μｍで
ある。Ｕ溝２３１により分割された埋込み層２１２の底
面の面積は、１０×２０μｍ² である。続いて、表面全
面に高温ＣＶＤ（ＨＴＣＶＤと記す）法により、シリコ
ン酸化膜２３３が堆積される〔図２〕。シリコン酸化膜
２３３の膜厚は約０．１μｍである。ＨＴＣＶＤ法を用
いる理由は、段差被覆性に優れており、かつ得られる堆
積膜の膜質が優れている（シリコン酸化膜の場合、熱酸
化によるシリコン酸化膜とほぼ同じ膜質である）からで
ある。なお、これの代りに熱酸化によるシリコン酸化
膜，あるいはＣＶＤ法によるシリコン窒化膜を用いても
よい。

【００１９】次に、シリコン酸化膜２３３はＲＩＥによ
るエッチバックが行なわれ、シリコン窒化膜２２２表
面，およびＵ溝２３１底部のシリコン酸化膜２３３が除
去される。Ｕ溝２３１側壁表面にのみシリコン酸化膜２
３３が残存する。これは、側壁絶縁膜として機能するこ
とになる。続いて、全面に膜厚約２．０μｍの多結晶シ
リコンが堆積され、これがエッチバックされ、Ｕ溝２３
１内部に埋込まれた多結晶シリコン２３４が形成され
る。このエッチバックに際して、シリコン窒化膜２２２
はストッパーとして機能する。その後、表面に形成され
ていたシリコン窒化膜２２２，シリコン酸化膜２２１が
順次エッチング除去される。次に、シリコンエピタキシ
ャル膜２１３の表面に選択的に燐が拡散され、埋込み層
２１２と接続するＮ⁺ 領域２４１が形成される。これに
より、埋込み層２１２，およびＮ⁺ 領域２４１により構
成される狭義のコレクタ領域の形成が完了する〔図
３〕。

【００２０】次に、シリコンエピタキシャル膜２１３の
表面に選択的にボロンがイオン注入され、Ｐ⁺ 型のベー
ス領域２４２が形成される。ベース領域２４２の拡散層
の深さは約０．３μｍである。ベース領域２４２の表面
の面積は、１０×１２μｍ² である。この段階で広義の
コレクタ領域の形成が完了する。これは、ベース領域２
４２を除いたシリコンエピタキシャル膜２１３，Ｎ⁺ 領
域２４１，および埋込み層２１２から構成される。次
に。表面保護用絶縁膜としてのシリコン酸化膜２４９が
表面全面に形成される。これの膜厚は０．２程度であ
る。シリコン酸化膜２４９に選択的に開口部が設けら
れ、燐が拡散され、Ｎ⁺ 型のエミッタ領域２４３が形成
される。引き続きシリコン酸化膜２４９に選択的に開口
部が設けられ、これらの開口部を介してＮ⁺ 領域２４
１，ベース領域２４２，およびエミッタ領域２４３に接
続するコレクタ電極２５１，ベース電極２５２，エミッ
タ電極２５３が形成される〔図４〕。これらの電極は例
えばアルミニウム膜からなる。

【００２１】図５は図４に対応する略平面図である。シ
リコン酸化膜２０３と接するコレクタ領域の底面の面積
は、前述のＵ溝２３１により分割された埋込み層２１２
の底面の面積と同一であり、２００μｍ² である。ま
た、ベース領域２４２側面の面積が０．３×（１０＋２
×１２）μｍ² （約１０μｍ² ）であることから、広義
のコレクタ領域がＵ溝２３１と接する面積は、（１＋
１）×（２×１０＋２×２０）μｍ² −１０μｍ² ＝１
１０μｍ² となる。

【００２２】図１３に示した従来のＢＥＳＯＩ構造を有
しＵ溝構造の絶縁分離領域を有するバイポーラ半導体装
置，および通常のＵ溝構造の絶縁分離領域を有するバイ
ポーラ半導体装置を作成した。これらの各構成部品の素
材，および寸法は本実施例に示したものと同一にした。
これらのバイポーラ半導体装置と本実施例によるバイポ
ーラ半導体装置との比較を行なった。

【００２３】広義のコレクタ領域とシリコン基板との間
の寄生容量（Ｃ_CS）は、本実施例によるバイポーラ半導
体装置では図１３に示した従来のものと同様に、通常の
Ｕ溝構造の絶縁分離領域を有するバイポーラ半導体装置
の約１／４であった。本実施例に示したように各構成部
品の素材，および寸法を設定するならば、本実施例によ
るバイポーラ半導体装置および図１３に示した従来のも
のではＣ_CS(S) ＝５．５Ｃ_CS(B) となることから、Ｃ_CS
においてＣ_CS(S) （＝Ｃ_CI）が支配的となる。Ｃ_CS(S)
の値は通常のＵ溝構造の絶縁分離領域を有するバイポー
ラ半導体装置でもほぼ同じである。それにもかかわらず
上述の結果を得たことは、ＳＯＩ構造を採用することに
より、Ｃ_CS(B) が通常の場合に比べて約１／２０と大き
く低減したことになる。

【００２４】本実施例におけるバイポーラ半導体装置で
は、バイポーラ素子の底面からの放熱より側面からの放
熱が主となる。上述の３種類のバイポーラ半導体装置に
関して、コレクタ電流Ｉｃに対する半導体装置の温度上
昇ΔＴを測定した。図６はその結果である。同図におい
て、線Ａは本実施例の測定結果であり、線Ｂは図１３に
示した構造を有するバイポーラ半導体装置の測定結果で
ある。また線Ｃは、通常のＵ溝構造の絶縁分離領域を有
するバイポーラ半導体装置の測定結果である。同図にお
けるΔＴの逆数を比較することにより、放熱効果の比較
ができる。図１３に示した構造を有するバイポーラ半導
体装置の放熱効果は、通常のＵ溝構造の絶縁分離領域を
有するバイポーラ半導体装置の放熱効果の約１／６であ
る。本実施例の場合には、約１／２となる。全体の寄生
容量に占めるＣ_CSが６０％としてスピード・パワー積を
考察する。図１３の構造の半導体装置におけるスピード
・パワー積は、通常のＵ溝構造の絶縁分離領域を有する
バイポーラ半導体装置のスピード・パワー積の約４０％
である。一方、本実施例でのスピード・パワー積は、通
常のＵ溝構造の絶縁分離領域を有するバイポーラ半導体
装置のスピード・パワー積の約１２０％となる。これは
以下のことを示している。本実施例においては、放熱効
果が通常のＵ溝構造の絶縁分離領域を有するバイポーラ
半導体装置より低下するが、寄生容量の低減による効果
がそれを上回ることになる。さらに、ソフトエラー耐性
は通常のＵ溝構造の絶縁分離領域を有するバイポーラ半
導体装置より向上する。

【００２５】バイポーラ素子がさらに微細化すると、バ
イポーラ素子の側面面積の縮小は底面面積の縮小より少
なくなる。このため、側面からの放熱効果が良い構造
は、ますます有効になる。ちなみに側面からの放熱効果
のみ比較するならば、本実施例の方が通常のＵ溝構造の
絶縁分離領域を有するバイポーラ半導体装置より優れて
いる。

【００２６】なお、本実施例はバイポーラ半導体装置に
適用した例であるが、本実施例をＭＯＳ半導体装置に適
用することをできる。この場合には、まず図１に示した
シリコン単結晶基体２１１の膜厚は０．２〜０．５μｍ
程度に薄くする。その後Ｕ溝構造の絶縁分離領域が形成
され、引き続いてＭＯＳ素子が形成される。ＭＯＳ半導
体装置における寄生容量は、ソース・ドレイン領域によ
るものが主である。本実施例をこれに適用するならば、
チャネル領域で対向するソース・ドレイン領域の側面の
寄生容量以外は１／２０程度に低減できる。このため、
上述のバイポーラ半導体装置と同様の効果を得ることが
できる。

【００２７】図７，図８は、本発明の第２の実施例を説
明するための略断面図である。図７はバイポーラ半導体
装置に適用した例であり、図８はＭＯＳ半導体装置に適
用した例である。本実施例においては、Ｕ溝２３１の内
部に埋込む材料が、第１の実施例での多結晶シリコンの
代りに、炭化ケイ素２３５である。

【００２８】図７に示したバイポーラ半導体装置の場合
には、炭化ケイ素２３５が用いられること以外は第１の
実施例と同じである。炭化ケイ素２３５の形成方法につ
いて述べる。まず、Ｕ溝２３１の側壁表面にシリコン酸
化膜２３３を形成する。このとき、シリコン単結晶層
（埋込み層２１２とシリコンエピタキシャル膜２１３と
から構成される）の表面はシリコン窒化膜等により覆わ
れている。続いて、６００℃程度の温度で、ＳｉＨ₂ Ｃ
ｌ₂ ，Ｃ₃ Ｈ₈ ，ＨＣｌ，およびＨ₂ からなる混合ガス
を用いたＣＶＤ法により、Ｕ溝２３１の内部に選択的に
炭化ケイ素２３５が成長する。

【００２９】図８に示したＭＯＳ半導体装置について述
べる。この場合のシリコン単結晶層はＰウェル２１４と
Ｎウェル２１５とから構成される。シリコン単結晶層の
膜厚は０．２〜０．５μｍ程度である。ゲート絶縁膜２
４４およびゲート電極２４５に対して自己整合的にソー
ス・ドレイン領域が形成されている。Ｎ⁺ 型のソース・
ドレイン領域２４６はＰウェル２１４に形成され、Ｐ⁺
型のソース・ドレイン領域２４７はＮウェル２１５に形
成されている。ソース・ドレイン領域２４６，２４７の
底部はシリコン酸化膜２０３と接している。ソース・ド
レイン領域２４５，２４６は、チャネル領域側を除き、
Ｕ溝２３１に対して自己整合的に形成されている。表面
保護膜であるシリコン酸化膜２４９に設けられた開口部
を介して、ゲート電極２４５，ソース・ドレイン領域２
４６，ソース・ドレイン領域２４７と接続する金属配線
２５５が設けられている。

【００３０】炭化ケイ素の熱伝導率は多結晶シリコンの
熱伝導率より２〜３倍高い。このため、本実施例の半導
体装置では、第１の実施例より半導体素子側面からの放
熱効果が向上する。

【００３１】図９は本発明の第３の実施例を説明するた
めの略断面図である。同図はバイポーラ半導体装置にお
けるバイポーラ素子の形成前の状態を示している。ＭＯ
Ｓ半導体装置にも、第１，第２の実施例と同様に、本実
施例は適用できる。本実施例では、シリコン基板２０１
上にＣＶＤ法により炭化ケイ素膜２０５を形成したもの
が、基板として用いられる。炭化ケイ素膜２０５の膜厚
は、２〜５μｍ程度である。シリコン酸化膜２０４の膜
厚は０．１〜０．５μｍ程度である。シリコン酸化膜２
０４は、ＨＴＣＶＤ法による形成するのが好ましい。こ
のシリコン酸化膜２０４は、ＢＥＳＯＩ構造を得るため
に必要である。動作速度が例えば１ＧＨｚであるなら
ば、炭化ケイ素の誘電率がシリコン酸化膜の約４倍であ
ることを考慮して、これら２つの膜厚の設定を行なう。
本実施例におけるその他は第１の実施例と同じである。

【００３２】本実施例においては、バイポーラ素子の底
面における放熱効果が第１，第２の実施例より改善され
る。Ｕ溝２３１ａが熱伝導率の高い炭化ケイ素膜２０５
に接続していることから、バイポーラ素子の側面におけ
る放熱効果は第１の実施例より多少改善される。また、
本実施例をＭＯＳ半導体装置に適用する場合にも、同様
の効果が得られる。

【００３３】図１０は本発明の第４の実施例を説明する
ための略断面図である。同図はバイポーラ半導体装置に
おけるバイポーラ素子の形成前の状態を示している。Ｍ
ＯＳ半導体装置にも、第１，第２，第３の実施例と同様
に、本実施例は適用できる。本実施例と第３の実施例と
の相違点は、Ｕ溝２３１ａ内に埋込まれる材料が炭化ケ
イ素２３５である点である。

【００３４】本実施例においては、第３の実施例に比べ
て、半導体素子側面の放熱効果がさらに向上する。

【００３５】図１１は本発明の第５の実施例を説明する
ための略断面図である。同図はバイポーラ半導体装置に
おけるバイポーラ素子の形成前の状態を示している。Ｍ
ＯＳ半導体装置にも、第１，第２，第３，第４の実施例
と同様に、本実施例は適用できる。本実施例において
は、Ｕ溝２３１ａ内には多結晶シリコン２３４が埋込ま
れている。また、基板として炭化ケイ素基板２０２を用
いている。そのため、第３，第４の実施例におけるシリ
コン酸化膜２０４に対する誘電率に係わる膜厚の制約が
無くなる。シリコン酸化膜２０４の膜厚は、放熱効果の
面からはより薄くすることが好ましいが、シリコン単結
晶層を貼付けるに要する厚さだけは必要である。シリコ
ン酸化膜２０４の膜厚としては、０．０５〜０．１μｍ
程度が好ましい。本実施例では、第１，第２，第３，第
４の実施例に比べて、半導体素子底面における放熱効果
は向上し、さらに半導体素子底面における寄生容量も低
減する。

【００３６】図１２は本発明の第６の実施例を説明する
ための略断面図である。同図はバイポーラ半導体装置に
おけるバイポーラ素子の形成前の状態を示している。Ｍ
ＯＳ半導体装置にも、第１，第２，第３，第４，第５の
実施例と同様に、本実施例は適用できる。本実施例と第
５の実施例えとの相違点は、Ｕ溝２３１ａ内に埋込まれ
ている材料が炭化ケイ素２３５であるという点である。
本実施例では、第５の実施例に比べて、半導体素子側面
における放熱効果は向上し、さらに半導体素子側面にお
ける寄生容量も低減する。

【００３７】

【発明の効果】本発明の半導体装置において、以上説明
したような構造を採用することにより、Ｕ溝内部の埋設
物と基板との間に熱伝導率の低い層が存在しなくなり、
半導体装置における半導体素子から発する熱はＵ溝を介
して基板に放熱される。これにより、放熱効果はＢＥＳ
ＯＩ構造を有しＵ溝構造の絶縁分離領域を有する従来の
半導体装置より向上する。通常のＵ溝構造の絶縁分離領
域を有する半導体装置に比較して放熱効果がこれ以下に
留まる場合にも、本発明の半導体装置における寄生容量
の低減の効果により、スピード・パワー積が通常のＵ溝
構造の絶縁分離領域を有する半導体装置より向上する。
また、ソフトエラー耐性に関しては、ＢＥＳＯＩ構造の
採用により、本発明の半導体装置は通常のＵ溝構造の絶
縁分離領域を有する半導体装置より向上する。

【００３８】本発明がバイポーラ半導体装置に適用され
る場合、上述の効果が得られる。一方、本発明をＭＯＳ
半導体装置に適用する場合、ＭＯＳ半導体素子に微細化
がさらに進み、例えばゲート長が０．１〜０．２５μｍ
程度になり、動作速度が１ＧＨｚに近ずき、動作温度が
液体窒素温度程度になるならば、本発明の有効性は非常
に大きくなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するための略断面
図である。

【図２】本発明の第１の実施例を説明するための略断面
図である。

【図３】本発明の第１の実施例を説明するための略断面
図である。

【図４】本発明の第１の実施例を説明するための略断面
図である。

【図５】本発明の第１の実施例を説明するための略平面
図であり、図４の略平面図である。

【図６】本発明の第１の実施例の効果を説明するための
コレクタ電流に対する半導体装置の温度上昇を示すグラ
フである。

【図７】本発明の第２の実施例をバイポーラ半導体装置
に適用した例を説明するための略断面図である。

【図８】本発明の第２の実施例をＭＯＳ半導体装置に適
用した例を説明するための略断面図である。

【図９】本発明の第３の実施例を説明するための略断面
図である。

【図１０】本発明の第４の実施例を説明するための略断
面図である。

【図１１】本発明の第５の実施例を説明するための略断
面図である。

【図１２】本発明の第６の実施例を説明するための略断
面図である。

【図１３】従来のＳＯＩ構造，Ｕ溝構造を有する半導体
装置を説明するための略断面図である。

【符号の説明】

１０１，２０１シリコン基板１０３，２０３シリコン酸化膜１１２，２１２埋込み層１１３，２１３シリコンエピタキシャル膜１３１，２３１，２３１ａＵ溝１３２側壁絶縁膜１３４，２３４多結晶シリコン１４１，２４１Ｎ⁺ 型領域１４２，２４２ベース領域１４３，２４３エミッタ領域１４８表面保護膜１５１，２５１コレクタ電極１５２，２５２ベース電極１５３，２５３エミッタ電極１５４ショットキー電極２０１炭化ケイ素基板２０４シリコン酸化膜２０５炭化ケイ素膜２１１シリコン単結晶基体２１４Ｐウェル２１５Ｎウェル２２１シリコン酸化膜２２２シリコン窒化膜２３３シリコン酸化膜２３５炭化ケイ素２４４ゲート絶縁膜２４５ゲート電極２４６Ｎ⁺ 型ソース・ドレイン領域２４７Ｐ⁺ 型ソース・ドレイン領域２４９シリコン酸化膜２５５金属配線

Claims

(57)【特許請求の範囲】

【請求項１】基板と、前記基板表面に形成されたシリコ
ン酸化膜と、前記シリコン酸化膜上に形成されたシリコ
ン単結晶層と、前記シリコン単結晶層表面から前記シリ
コン酸化膜を貫通して前記基板に達するＵ字状の溝と、
前記Ｕ字状の溝側壁表面に設けられた側壁絶縁膜と、前
記Ｕ字状の溝内部に前記側壁絶縁膜を介して埋め込ま
れ、前記Ｕ字状の溝底部において前記基板と接する炭化
ケイ素と、前記シリコン単結晶層表面に露出した前記Ｕ
字状の溝の側壁絶縁膜と前記炭化ケイ素を覆う絶縁膜と
を有することを特徴とする半導体装置。
【請求項２】前記半導体装置がバイポーラ半導体装置で
あることを特徴とする請求項１記載の半導体装置。
【請求項３】前記半導体装置がＭＯＳ半導体装置である
ことを特徴とする請求項１記載の半導体装置。
【請求項４】前記基板がシリコン基板であることを特徴
とする請求項１記載の半導体装置。
【請求項５】前記半導体装置がバイポーラ半導体装置で
あることを特徴とする請求項４記載の半導体装置。
【請求項６】前記半導体装置がＭＯＳ半導体装置である
ことを特徴とする請求項４記載の半導体装置。
【請求項７】前記Ｕ字状の溝の形成可能な深さと前記シ
リコン単結晶層の膜厚の差より薄く、前記側壁絶縁膜よ
り厚い膜厚の前記シリコン酸化膜を有することを特徴と
する請求項４記載の半導体装置。
【請求項８】前記半導体装置がバイポーラ半導体装置で
あることを特徴とする請求項７記載の半導体装置。
【請求項９】前記半導体装置がＭＯＳ半導体装置である
ことを特徴とする請求項７記載の半導体装置。
【請求項１０】前記基板が炭化ケイ素基板であることを
特徴とする請求項１記載の半導体装置。
【請求項１１】前記半導体装置がバイポーラ半導体装置
であることを特徴とする請求項１０記載の半導体装置。
【請求項１２】前記半導体装置がＭＯＳ半導体装置であ
ることを特徴とする請求項１０記載の半導体装置。