JP2584639B2 - 半導体基板の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 絶縁物膜上に半導体膜が形成されているSOI基板を製
造する方法の改良に関し、 貼り合わされた２枚のシリコンウェーハの一方を薄膜
化する工程に要する時間が短く、素子が形成されること
ゝなる半導体面の表面特性が良好となる利益を有する貼
り合わせSOI基板の製造方法を提供することを目的と
し、 第１の半導体基板上に単結晶半導体層を形成し、該単
結晶半導体層上に酸化半導体層を形成し、該酸化半導体
層を第２の半導体基板、または、シリコンまたは炭化シ
リコン（熱膨張係数が第１の半導体基板と同一または近
似しており、その上に第１の半導体の層が形成しうる
か、または、第１の半導体の層との貼り合わせが可能で
ある材料）の層に形成された酸化半導体層と接触させな
がら加熱して、前記第２の半導体基板と前記酸化半導体
層とを接着して一体化し、ケミカルメカニカル研磨法を
使用して、前記第１の半導体基板の厚さの大部分を除去
し、選択エッチング法を使用して、前記第１の半導体基
板の厚さの残部を除去し、次に、非選択性エッチング法
を使用して、前記第１の半導体基板と前記酸化半導体層
との間に不可避的に形成されていたオートドープ層を除
去して製造するように構成される。

〔産業上の利用分野〕

本発明は、半導体基板の製造方法の改良に関する。特
に、絶縁物膜上に半導体膜が形成されているSOI基板
（貼り合わせSOI基板）を製造する方法の改良に関す
る。

〔従来の技術〕

いわゆるSOI基板を製造する方法の１種に、２枚のシ
リコンウェーハの少なくとも１枚を酸化して、その少な
くとも１方の表面に１μｍ以下の厚さ例えば厚さ0.5μ
ｍの二酸化シリコン膜を形成し、これらの２枚のシリコ
ンウェーハを、上記の二酸化シリコン膜が中間層になる
ように重ね合わせた状態で、800〜1,200℃程度に加熱し
て２枚のシリコンウェーハを貼り合わせて一体化し、上
層のシリコンウェーハを研磨またはエッチング等して薄
膜化するSOI基板の製造方法が知られている。本発明
は、このSOI基板（貼り合わせSOI基板）の製造方法の改
良である。

〔発明が解決しようとする問題点〕

上記のSOI基板（貼り合わせSOI基板）の製造方法は、
下記の欠点を免れない。

２枚のシリコンウェーハを貼り合わせた後、その中に
素子が形成される側のシリコンウェーハを薄膜化する方
法には、上記のとおり、エッチング法と研磨法とがあ
る。

エッチング法を使用する場合は、シリコンの抵抗率
（含有する不純物濃度）にもとづいてエッチングレート
が大幅に相違する選択エッチング法が使用され、この選
択エッチング法に使用されるエチャントには、フッ硝酸
サク酸系のエッチャントが使用されている。この選択エ
ッチング法を使用する場合は、エッチングレートが数μ
m/分と遅いため薄膜化に長時間を要するばかりでなく、
上記の選択エッチング法をもっては、上記の単結晶層５
の形成工程においてシリコン基板１と単結晶層５との間
に不可避的に形成される厚さ約１μｍのオートドープ層
領域の除去が困難であり、しかも、エッチングされた表
面の表面特性が良好ではないという欠点がある。

また、研磨法を使用する場合は、研磨された表面がい
くらか傾斜することを免れず、ウェーハの膜厚が、所に
よって不均一になりやすいという欠点がある。

本発明の目的は、これらの欠点を解消することにあ
り、２枚の半導体ウェーハの少なくとも１枚を酸化し
て、その少なくとも１方の表面に１μｍ以下の厚さ例え
ば0.5μｍの半導体の酸化膜を形成し、これらの２枚の
半導体ウェーハを、上記の半導体の酸化膜が中間層にな
るように重ね合わせ、この状態で加熱して２枚の半導体
ウェーハを貼り合わせてなすSOI基板の製造方法におい
て、貼り合わされた２枚のシリコンウェーハの一方を薄
膜化する工程に要する時間が短く、素子が形成されるこ
とゝなる半導体面の表面特性が良好となる利益を有する
貼り合わせSOI基板の製造方法を提供することにある。

〔問題点を解決するための手段〕

上記の目的は、第１の半導体基板（１）上に単結晶半
導体層（５）を形成し、該単結晶半導体層（５）上に酸
化半導体層（３）を形成し、該酸化半導体層（３）を第
２の半導体基板（２）と接触させながら加熱して、前記
第２の半導体基板（２）と前記酸化半導体層（３）とを
接着して一体化し、ケミカルメカニカル研磨法を使用し
て、前記第１の半導体基板（１）の厚さの大部分を除去
し、選択エッチング法を使用して、前記第１の半導体基
板（１）の厚さの残部を除去し、次に、非選択性エッチ
ング法を使用して、前記第１の半導体基板（１）と前記
酸化半導体層（３）との間に不可避的に形成されていた
オートドープ層（11）を除去して、貼り合わせSOI基板
を製造することによって達成される。

前記第２の半導体基板（２）が前記酸化半導体層
（３）に接触する面にも酸化半導体層（３）を形成する
と、貼り合わせ工程が容易となるほか、絶縁物層の厚さ
も十分確保しうる。

前記第２の半導体基板（２）に要求される要件は、熱
膨張係数が第１の半導体基板（１）と同一または近似し
ており、その上に第１の半導体の層が形成しうるか、ま
たは、第１の半導体の層との貼り合わせが可能であると
いうことに尽きるが、シリコンまたは炭化シリコンが現
実的に有利である。

〔作用〕

本発明に係る半導体基板の製造方法における薄膜化工
程の主要部は研磨工程であるから、薄膜化工程に要する
時間は短く、研磨されずに残留した半導体層は選択エッ
チング法を使用して除去されるので、ウェーハの膜厚が
所によって不均一になるということはなく、膜厚の面内
分布はすぐれており、素子の形成される領域はエピタキ
シャル成長法を使用して形成された半導体単結晶層であ
るから、素子の形成される半導体面の表面特性は良好で
ある。

〔実施例〕

以下、図面を参照しつゝ、本発明の一実施例に係る半
導体基板の製造方法について説明する。

第1a図参照 厚さが約500μｍの第１のシリコン基板１（抵抗が0.0
1Ωcm以下のｐ型が望ましい）上に、CVD法を使用して、
0.05Ωcm以上のｎまたはｐ型のシリコン単結晶層５を厚
さ２μｍに形成する。この第１のシリコン基板１の抵抗
が0.01Ωcm以下のｐ型であることが望ましい理由は、次
の工程でなす選択エッチングにおけるエッチングレート
の選択比を確保するためである。

このとき、単結晶層５と第１のシリコン基板１との間
に厚さ約１μｍのオートドープ層11が不可避的に形成さ
れる。

1,100℃の酸化温度において、約１時間スチーム酸化
をなして単結晶層５上に二酸化シリコン層３を厚さ0.5
μｍに形成する。

第1b図参照 第２の半導体基板２（この基板に要求される要件は熱
膨張係数がシリコン基板１と同一または近似しており、
その上に二酸化シリコン層が形成しうるか、または、二
酸化シリコン層との貼り合わせが可能であるということ
であり、シリコンまたは炭化シリコンが現実的であ
る。）に、所望により、1,100℃の酸化温度において、
約１時間スチーム酸化をなして二酸化シリコン層３を厚
さ0.5μｍに形成する。

なお、この1,100℃の酸化温度において、約１時間ス
チーム酸化をなして二酸化シリコン層３を厚さ0.5μｍ
に形成する工程は必須ではなく、上記の第２の半導体基
板２自身に対し、次工程を適用してもよい。

第1c図参照 第１の半導体基板１（具体的には上記の第１のシリコ
ン基板１）と第２の半導体基板２（具体的には上記のシ
リコン基板または炭化シリコン基板）とを、二酸化シリ
コン層３が相互に接触するように重ね合わせ、880〜1,2
00℃の温度において約１時間熱処理して二酸化シリコン
層３同志を貼り合わせて一体化する。

第1d図参照 ケミカルメカニカル研磨法を使用して、第１の半導体
基板１（具体的には上記の第１のシリコン基板１）の厚
さを50〜200μｍに減少する。このケミカルメカニカル
研磨法を使用して減少される膜厚はなるべく大きい方が
よい（残留する膜厚は薄い方がよい）。残留している膜
厚が厚いと、次工程で選択エッチングする量が増加し、
処理時間短縮の効果が減殺されるばかりでなく、選択エ
ッチングする量が増加すると、表面特性も悪化するばか
りでなく、最終工程としてなされる仕上げ研磨量が増加
し、膜厚が不均一になりやすいからである。

第1e図参照 フッ酸・硝酸・サク酸を1:3:8の割合で含むエッチャ
ントを使用してなす選択エッチング法を使用して、残留
している第１の半導体基板１（具体的には上記の第１の
シリコン基板１）を除去する。第１の半導体基板１（具
体的には上記の第１のシリコン基板１）とオートドープ
層11とは不純物濃度が大幅に相違するので、選択エッチ
ング法は、オートドープ層11の上で停止する。

第1f図参照 次に、フッ酸と硝酸を1:30の割合に含む溶液あるいは
水酸化カリウム50％水溶液のエッチャントを使用するウ
ェットエッチング法、または、四フッ化炭素を反応性ガ
スとするドライエッチング法を使用してオートドープ層
11を除去する。

最後に、ケミカルメカニカル研磨法よりなる仕上げ研
磨を極めて僅かになして、シリコン単結晶層５上に不可
避的に僅かに形成されている凹凸を除去する。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体基板（貼り
合わせSOI基板）は、第１の半導体基板上に単結晶半導
体層を形成し、該単結晶半導体層上に酸化半導体層を形
成し、該酸化半導体層を第２の半導体基板、または、シ
リコンあるいは炭化シリコン（熱膨張係数が第１の半導
体基板と同一または近似しており、その上に第１の半導
体の層が形成しうるか、または、第１の半導体の層との
貼り合わせが可能である材料）の層に形成された酸化半
導体層と接触させながら加熱して、前記第２の半導体基
板と前記酸化半導体層とを接着して一体化し、ケミカル
メカニカル研磨法を使用して、前記第１の半導体基板の
厚さの大部分を除去し、選択エッチング法を使用して、
前記第１の半導体基板の厚さの残部を除去し、次に、非
選択性エッチング法を使用して、前記第１の半導体基板
と前記酸化半導体層との間に不可避的に形成されていた
オートドープ層を除去して製造することゝされているの
で、薄膜化に要する時間が短く（研磨法の効果）、素子
が形成されることゝなる半導体面はエピタキシャル成長
された半導体単結晶層であり、凹凸を発生させる可能性
のあるエッチング工程にはあまり曝されないので、この
素子が形成されることゝなる半導体面の表面特性は良好
である。

【図面の簡単な説明】

第1a〜1e図は、本発明の一実施例に係る半導体基板の製
造方法の主要工程図である。 １……第１の半導体基板（抵抗が0.01Ωcm以下のｐ型シ
リコン基板）、 ２……第２の半導体基板（シリコンまたは炭化シリコン
基板）、 ３……酸化半導体層（二酸化シリコン層）、 ５……半導体単結晶層（その中に素子が形成される
層）、 11……酸化半導体層（二酸化シリコン層）の形成工程に
おいて、不可避的に形成されるオートドープ層。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１の半導体基板（１）上に単結晶半導体
   層（５）を形成し、 該単結晶半導体層（５）上に酸化半導体層（３）を形成
   し、 該酸化半導体層（３）を第２の半導体基板（２）と接触
   させながら加熱して、前記第２の半導体基板（２）と前
   記酸化半導体層（３）とを接着して一体化し、 ケミカルメカニカル研磨法を使用して、前記第１の半導
   体基板（１）の厚さの大部分を除去し、 選択エッチング法を使用して、前記第１の半導体基板
   （１）の厚さの残部を除去し、 非選択性エッチング法を使用して、前記第１の半導体基
   板（１）と前記酸化半導体層（３）との間に不可避的に
   形成されていたオートドープ層（11）を除去する工程を
   有することを特徴とする半導体基板の製造方法。
2. 【請求項２】前記第２の半導体基板（２）が前記酸化半
   導体層（３）に接触する面にも酸化半導体層（３）を形
   成する工程を有する ことを特徴とする特許請求の範囲第１項記載の半導体基
   板の製造方法。
3. 【請求項３】前記第２の半導体基板（２）はシリコン基
   板または炭化シリコン基板である ことを特徴とする特許請求の範囲第２項記載の半導体基
   板の製造方法。