JPS6245042A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPS6245042A JPS6245042A JP18531985A JP18531985A JPS6245042A JP S6245042 A JPS6245042 A JP S6245042A JP 18531985 A JP18531985 A JP 18531985A JP 18531985 A JP18531985 A JP 18531985A JP S6245042 A JPS6245042 A JP S6245042A
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- JP
- Japan
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- impurity concentration
- substrate
- low impurity
- etching process
- epitaxial layer
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、ｆＦｖｃ
誘電膜分離基板鯛造法に関する。
誘電膜分離基板鯛造法に関する。
従来、誘雷膜分離基板製造法は、一様な不純物濃度を萱
する単結晶半導体基板の主表面に溝を形成し、溝の表面
を含む全面に絶縁膜を形成し、絶縁膜上に基板となる厚
い多結晶シリコンを形成し、単結晶半導体基板を裏面か
ら研削法あるいは研摩法により所定量だけエツチング除
去して形成していた。
する単結晶半導体基板の主表面に溝を形成し、溝の表面
を含む全面に絶縁膜を形成し、絶縁膜上に基板となる厚
い多結晶シリコンを形成し、単結晶半導体基板を裏面か
ら研削法あるいは研摩法により所定量だけエツチング除
去して形成していた。
上述し九従来の誘雷膜分離基板製造法では、研削あるい
は研摩による単結晶半導体基板除去膜厚のばらつきが大
きく、均一な島状活性領域あるいは、薄い活性領域の形
成が困難であり友。
は研摩による単結晶半導体基板除去膜厚のばらつきが大
きく、均一な島状活性領域あるいは、薄い活性領域の形
成が困難であり友。
本発明の半導体集積回路の製造方法は、高不純物濃度基
板上に低不純物濃度層を有する第１の単結晶半導体基板
の前記低不純物濃度層表面に溝を形成する工程と、前記
溝の表面を含む前記低不純物濃度層表面に絶＠膜を形成
する工程と、前記絶縁膜上１ｃ第２の基板を形成する工
程と、前記高不純物濃度基板をウェット・エッチング法
によシ選択的にエツチング除去する工程と、前記低不純
物濃度層を前記溝底の絶縁膜が露出するまでエツチング
除去して低不純物濃度層の島状領域を形成する工程とを
含むことを特徴とする。
板上に低不純物濃度層を有する第１の単結晶半導体基板
の前記低不純物濃度層表面に溝を形成する工程と、前記
溝の表面を含む前記低不純物濃度層表面に絶＠膜を形成
する工程と、前記絶縁膜上１ｃ第２の基板を形成する工
程と、前記高不純物濃度基板をウェット・エッチング法
によシ選択的にエツチング除去する工程と、前記低不純
物濃度層を前記溝底の絶縁膜が露出するまでエツチング
除去して低不純物濃度層の島状領域を形成する工程とを
含むことを特徴とする。
次に５本発明につき図面を参照して説明する。
第１図ないし纂４図は本発明の半導体装置の製造方法を
示す工程順の縦断面図である９ まず、比抵抗０．０１０・５Ｉｌｌ！３厚５００μ情の
アンチモンΦドープｎ 型シリコン単結晶基板１０１上
にリン９ドープｎ型エピタキシヤル〜１０２を成長させ
る。エピタキシャル層＋０２の比抵抗は５Ω・α膜厚は
２０μ惧 である。次に，誘雷膜分離法により島状活性
領域を形成するため、ドライ拳法によりシリコン酸化膜
１０４を１０００人底長する。１ （第１図） 次に熱酸化シリコン膜１０４上に第２の基板となる多結
晶シリコン膜１０５を５００μｍ１ｌｉｌＥ長する（第
２囚）。
示す工程順の縦断面図である９ まず、比抵抗０．０１０・５Ｉｌｌ！３厚５００μ情の
アンチモンΦドープｎ 型シリコン単結晶基板１０１上
にリン９ドープｎ型エピタキシヤル〜１０２を成長させ
る。エピタキシャル層＋０２の比抵抗は５Ω・α膜厚は
２０μ惧 である。次に，誘雷膜分離法により島状活性
領域を形成するため、ドライ拳法によりシリコン酸化膜
１０４を１０００人底長する。１ （第１図） 次に熱酸化シリコン膜１０４上に第２の基板となる多結
晶シリコン膜１０５を５００μｍ１ｌｉｌＥ長する（第
２囚）。
次に、硝酸−弗酸−酢酸系のウェット・エッチング法に
より、高不純物濃度基板１０１’ｉ選択的にエツチング
除去し、エピタキクヤル＃１０２ｉ選択的に残す（第３
図）。
より、高不純物濃度基板１０１’ｉ選択的にエツチング
除去し、エピタキクヤル＃１０２ｉ選択的に残す（第３
図）。
ウェット拳エツチング法では、ｎ＋基板１０１とｎ型エ
ピタキシャル１１０２とのエツチング速度の選択比を１
００以上にできる。また、第３図はｌｉｔ図〜＠２図の
主表面を逆転した図である。
ピタキシャル１１０２とのエツチング速度の選択比を１
００以上にできる。また、第３図はｌｉｔ図〜＠２図の
主表面を逆転した図である。
ひきつづき、高精度研摩法によりシリコン酸化膜１０４
が露出しｔ時点で研摩を止め、島状活性領域１０６を形
成する（第４因）。後工程は１通常のＣＭＯ８↓造工程
により誘電膜分離法によるＣＭＯ８装置を容易に製造で
きる。
が露出しｔ時点で研摩を止め、島状活性領域１０６を形
成する（第４因）。後工程は１通常のＣＭＯ８↓造工程
により誘電膜分離法によるＣＭＯ８装置を容易に製造で
きる。
以上説明したように本発明は、高不純物濃度基板と低不
純物濃度エピタキシャル層とのエツチング速度の選択比
の高いウェットΦエツチング法ｔ−用いることにより５
選択的に高不純物濃度基板だけをエツチング除去でき、
したがって例えば５００μ飢の基板のうちの２０μｓｔ
極めて均一性良好に選択的に残すことができる。
純物濃度エピタキシャル層とのエツチング速度の選択比
の高いウェットΦエツチング法ｔ−用いることにより５
選択的に高不純物濃度基板だけをエツチング除去でき、
したがって例えば５００μ飢の基板のうちの２０μｓｔ
極めて均一性良好に選択的に残すことができる。
この発明による製造方法により誘′＠膜分離法を用い友
高集積・高性能の装置を実現することができる。
高集積・高性能の装置を実現することができる。
１１１図ないし箪４図は本発明の一実施例の半導体装置
の製造方法を示す工程順の縦断面図である。 １０１・・・・・・ｎ 型シリコン基板、１０２・・・
・・・ｎ型エピタキシャル層、１０３・・・・・・溝ｋ
１０４・・・・・・熱酸化シリコン膜、１０５・・・
・・・多結晶シリコン基板、１０６・・・・・・島状活
性領域。 〆
の製造方法を示す工程順の縦断面図である。 １０１・・・・・・ｎ 型シリコン基板、１０２・・・
・・・ｎ型エピタキシャル層、１０３・・・・・・溝ｋ
１０４・・・・・・熱酸化シリコン膜、１０５・・・
・・・多結晶シリコン基板、１０６・・・・・・島状活
性領域。 〆
Claims (1)
- 高不純物濃度基板上に低不純物濃度層を有する第１の単
結晶半導体基板の前記低不純物濃度層表面に溝を形成す
る工程と、前記溝の表面を含む前記低不純物濃度層表面
に絶縁膜を形成する工程と、前記絶縁膜上に第２の基板
を形成する工程と、前記高不純物濃度基板をウェット・
エッチング法により選択的にエッチング除去する工程と
、前記低不純物濃度層を前記溝底の絶縁膜が露出するま
でエッチング除去して低不純物濃度層の島状領域を形成
する工程とを含むことを特徴とする半導体集積回路の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18531985A JPS6245042A (ja) | 1985-08-22 | 1985-08-22 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18531985A JPS6245042A (ja) | 1985-08-22 | 1985-08-22 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245042A true JPS6245042A (ja) | 1987-02-27 |
Family
ID=16168753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18531985A Pending JPS6245042A (ja) | 1985-08-22 | 1985-08-22 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297010A (ja) * | 1988-10-03 | 1990-04-09 | Toshiba Ceramics Co Ltd | Ｓｏｉウェーハ |
| US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
-
1985
- 1985-08-22 JP JP18531985A patent/JPS6245042A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297010A (ja) * | 1988-10-03 | 1990-04-09 | Toshiba Ceramics Co Ltd | Ｓｏｉウェーハ |
| US5402989A (en) * | 1991-06-11 | 1995-04-04 | Rohm Co., Ltd. | Method for manufacturing semiconductor device having grown layer on insulating layer |
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