JP3136561B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3136561B2 JP3136561B2 JP03018294A JP1829491A JP3136561B2 JP 3136561 B2 JP3136561 B2 JP 3136561B2 JP 03018294 A JP03018294 A JP 03018294A JP 1829491 A JP1829491 A JP 1829491A JP 3136561 B2 JP3136561 B2 JP 3136561B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Silicon on I
nsulator）構造の高速用パイポーラＩＣ等の半導体装置
を製造する方法に関する。
nsulator）構造の高速用パイポーラＩＣ等の半導体装置
を製造する方法に関する。
【０００２】
【従来の技術】従来のＳＯＩ構造のＩＣを製造する方法
の内、張り合わせ技術を使用するものでは、図２に示す
ように形成されていた。すなわち、バイポーラＩＣのエ
ピタキシャル層の仕様と同じ比抵抗（０．５〜１０Ω・
ｃｍ程度）のＮ- 型基板１（図２のＡ）に、Ｎ+ 型の埋
込層２をイオン打ち込みと拡散で形成し（図２のＢ）、
その後にトランジスタの動作に必要な厚さのエピタキシ
ャル層に相当する４〜５μｍ程度の深さの溝３を穿ち熱
酸化によってその溝３および他の部分にＳｉＯ2の酸化
膜４を形成させる（図２のＣ）。そして、その酸化膜４
の上面にポリシリコン５を充分な厚さだけ被着させその
上面に研磨により平坦化処理を施す（図２のＤ）。その
後、ポリシリコン５の面にシリコンウエハ６を張り合わ
せて（図２のＥ）から、Ｎ- 型基板１の裏面側から削
り、酸化膜４により相互に絶縁化された複数の島７を形
成する（図２のＦ）。そして、Ｎ- 型基板１の各島７の
表面からＰ+ 型の外部ベース部分８をマスキングによる
イオン打ち込みと拡散で形成し、続けてＰ型の浅い内部
ベース９を同様の方法で形成し、更にＮ+ 型のエミッタ
１０とコレクタ１１を同様の方法で形成してＮＰＮトラ
ンジスタを形成する（図２のＧ）。１２は酸化膜であ
る。
の内、張り合わせ技術を使用するものでは、図２に示す
ように形成されていた。すなわち、バイポーラＩＣのエ
ピタキシャル層の仕様と同じ比抵抗（０．５〜１０Ω・
ｃｍ程度）のＮ- 型基板１（図２のＡ）に、Ｎ+ 型の埋
込層２をイオン打ち込みと拡散で形成し（図２のＢ）、
その後にトランジスタの動作に必要な厚さのエピタキシ
ャル層に相当する４〜５μｍ程度の深さの溝３を穿ち熱
酸化によってその溝３および他の部分にＳｉＯ2の酸化
膜４を形成させる（図２のＣ）。そして、その酸化膜４
の上面にポリシリコン５を充分な厚さだけ被着させその
上面に研磨により平坦化処理を施す（図２のＤ）。その
後、ポリシリコン５の面にシリコンウエハ６を張り合わ
せて（図２のＥ）から、Ｎ- 型基板１の裏面側から削
り、酸化膜４により相互に絶縁化された複数の島７を形
成する（図２のＦ）。そして、Ｎ- 型基板１の各島７の
表面からＰ+ 型の外部ベース部分８をマスキングによる
イオン打ち込みと拡散で形成し、続けてＰ型の浅い内部
ベース９を同様の方法で形成し、更にＮ+ 型のエミッタ
１０とコレクタ１１を同様の方法で形成してＮＰＮトラ
ンジスタを形成する（図２のＧ）。１２は酸化膜であ
る。
【０００３】
【発明が解決しようとする課題】ところが、このような
製造方法では、トランジスタのベース、エミッタ形成技
術が従来と同じであり、イオン打ち込みによるベース９
のテール（深さ方向の濃度分布においてイオン打ち込み
により深い部分に形成される低濃度領域）に起因するベ
ース厚のバラツキや高速動作の困難性、イオン打ち込み
によるベース中の結晶欠陥等の問題がそのまま残ってし
まう。
製造方法では、トランジスタのベース、エミッタ形成技
術が従来と同じであり、イオン打ち込みによるベース９
のテール（深さ方向の濃度分布においてイオン打ち込み
により深い部分に形成される低濃度領域）に起因するベ
ース厚のバラツキや高速動作の困難性、イオン打ち込み
によるベース中の結晶欠陥等の問題がそのまま残ってし
まう。
【０００４】そこで、本発明はベース領域に基板の一部
をそのまま使用するようにして、イオン打ち込みに起因
する問題点をなくした半導体装置の製造方法を提供せん
とするものである。
をそのまま使用するようにして、イオン打ち込みに起因
する問題点をなくした半導体装置の製造方法を提供せん
とするものである。
【０００５】
【課題を解決するための手段】本発明の製造方法は、ベ
ース濃度の第１導電型の基板を用意する第１工程と、該
基板の片面に第２導電型の埋込層を形成する第２工程
と、該埋込層の表面から上記基板内にベース深さだけ入
り込む深さに溝を形成して該溝内壁および上記埋込層の
表面に酸化膜を形成する第３工程と、該酸化膜の上面に
ポリシリコンを被着する第４工程と、該ポリシリコンの
上面に半導体ウエハを張り合わせる第５工程と、上記基
板の裏面側から上記溝の酸化膜まで切削・研磨して上記
酸化膜で分離された１又は２以上の島を形成する第６工
程と、ベースとなるべき領域以外の上記基板をエッチン
グ除去してその下面の上記第２導電型の埋込層を露出さ
せ、上記基板表面および露出した上記第２導電型の埋込
層に第２導電型の不純物拡散領域を選択的に形成してエ
ミッタおよびコレクタを形成することにより、上記島内
に上記基板の一部をベースとするトランジスタを作成す
る第７工程と、を具備するよう構成した。
ース濃度の第１導電型の基板を用意する第１工程と、該
基板の片面に第２導電型の埋込層を形成する第２工程
と、該埋込層の表面から上記基板内にベース深さだけ入
り込む深さに溝を形成して該溝内壁および上記埋込層の
表面に酸化膜を形成する第３工程と、該酸化膜の上面に
ポリシリコンを被着する第４工程と、該ポリシリコンの
上面に半導体ウエハを張り合わせる第５工程と、上記基
板の裏面側から上記溝の酸化膜まで切削・研磨して上記
酸化膜で分離された１又は２以上の島を形成する第６工
程と、ベースとなるべき領域以外の上記基板をエッチン
グ除去してその下面の上記第２導電型の埋込層を露出さ
せ、上記基板表面および露出した上記第２導電型の埋込
層に第２導電型の不純物拡散領域を選択的に形成してエ
ミッタおよびコレクタを形成することにより、上記島内
に上記基板の一部をベースとするトランジスタを作成す
る第７工程と、を具備するよう構成した。
【０００６】
【作用】本発明では、出発物質としての基板の一部がベ
ースとして残るようにしているので、その基板の特性が
ベースの特性としてそのまま発揮され、イオン打ち込み
の問題は発生しない。
ースとして残るようにしているので、その基板の特性が
ベースの特性としてそのまま発揮され、イオン打ち込み
の問題は発生しない。
【０００７】
【実施例】以下、本発明の実施例について説明する。図
１はその一実施例の製法の説明図である。本実施例で
は、まず比抵抗がトランジスタのベース濃度、すなわち
例えば0.05〜0.60Ω・ｃｍ程度のＰ型基板２１を用意し
て（図１のＡ）、その上面に埋込用低抵抗層として働く
Ｎ型の埋込層２２を全面にイオン打ち込みと拡散で形成
し、続けて通常プロセスにおけるエピタキシャル層に相
当するＮ+ 型の埋込層２３を同様の方法で形成（図１の
Ｂ）する。そして、Ｎ+ 型の埋込層２３の表面からＰ型
の基板２１に充分達してそのＰ型の基板２１内における
深さが後述の作成すべきトランジスタのベース厚さ分と
なるように、表面からの深さが４〜５μｍ程度の溝２５
を穿ち、その溝２５の内壁およびＮ + 型の埋込層２３の
表面の部分に熱酸化により１〜２μｍ程度の厚さの酸化
膜２４を形成する（図１のＣ）。次にその酸化膜２４の
上面にポリシリコン２６を所定厚みだけ被着してその上
面を切削・研磨し平坦化する（図１のＤ）。そして、そ
のポリシリコン２６の上面に充分な平坦度を持ったシリ
コンウエハ２７を張り合わせる（図１のＥ）。この後、
Ｐ型の基板２１の裏面側から溝２５の底の酸化膜２４の
レベルまで切削・研磨して、酸化膜２４で相互に分離さ
れた１又は２以上の島２８を形成する。次にベースとな
るべき領域以外のＰの型基板２１の部分をエッチング除
去してその下面のＮ型の埋込層２２を露出させ、その上
面に酸化膜３２を形成する。そして、外部ベースマスク
を行なってＰ型の基板２１の上からＰ+ 型の外部ベース
２９をイオン打ち込みと拡散で形成し、続けてエミッ
タ、コレクタ部のマスクを行なってイオン打ち込みと拡
散でＮ+ 型のエミッタ３０、コレクタ３１を形成して、
ＮＰＮ型のトランジスタを形成する。
１はその一実施例の製法の説明図である。本実施例で
は、まず比抵抗がトランジスタのベース濃度、すなわち
例えば0.05〜0.60Ω・ｃｍ程度のＰ型基板２１を用意し
て（図１のＡ）、その上面に埋込用低抵抗層として働く
Ｎ型の埋込層２２を全面にイオン打ち込みと拡散で形成
し、続けて通常プロセスにおけるエピタキシャル層に相
当するＮ+ 型の埋込層２３を同様の方法で形成（図１の
Ｂ）する。そして、Ｎ+ 型の埋込層２３の表面からＰ型
の基板２１に充分達してそのＰ型の基板２１内における
深さが後述の作成すべきトランジスタのベース厚さ分と
なるように、表面からの深さが４〜５μｍ程度の溝２５
を穿ち、その溝２５の内壁およびＮ + 型の埋込層２３の
表面の部分に熱酸化により１〜２μｍ程度の厚さの酸化
膜２４を形成する（図１のＣ）。次にその酸化膜２４の
上面にポリシリコン２６を所定厚みだけ被着してその上
面を切削・研磨し平坦化する（図１のＤ）。そして、そ
のポリシリコン２６の上面に充分な平坦度を持ったシリ
コンウエハ２７を張り合わせる（図１のＥ）。この後、
Ｐ型の基板２１の裏面側から溝２５の底の酸化膜２４の
レベルまで切削・研磨して、酸化膜２４で相互に分離さ
れた１又は２以上の島２８を形成する。次にベースとな
るべき領域以外のＰの型基板２１の部分をエッチング除
去してその下面のＮ型の埋込層２２を露出させ、その上
面に酸化膜３２を形成する。そして、外部ベースマスク
を行なってＰ型の基板２１の上からＰ+ 型の外部ベース
２９をイオン打ち込みと拡散で形成し、続けてエミッ
タ、コレクタ部のマスクを行なってイオン打ち込みと拡
散でＮ+ 型のエミッタ３０、コレクタ３１を形成して、
ＮＰＮ型のトランジスタを形成する。
【０００８】以上のようにして形成されたトランジスタ
の内部ベース３３は、Ｐ型基板２１の一部の領域であ
り、従来のイオン打ち込みで形成した際のような結晶欠
陥の問題やテールの問題は発生せず、高速化が実現でき
る。また、その内部ベース３３の深さ方向は研磨精度に
依存し張り合わせの精度で充分使用できる±３０オング
ストローム程度に抑えられる。
の内部ベース３３は、Ｐ型基板２１の一部の領域であ
り、従来のイオン打ち込みで形成した際のような結晶欠
陥の問題やテールの問題は発生せず、高速化が実現でき
る。また、その内部ベース３３の深さ方向は研磨精度に
依存し張り合わせの精度で充分使用できる±３０オング
ストローム程度に抑えられる。
【０００９】
【発明の効果】以上のように本発明の製造方法によれ
ば、半導体装置の結晶欠陥の問題、テールの問題、ベー
ス厚のバラツキの問題が解決され、高速な素子を実現で
き、しかも従来からある製造技術でこれが実現できると
いう利点がある。
ば、半導体装置の結晶欠陥の問題、テールの問題、ベー
ス厚のバラツキの問題が解決され、高速な素子を実現で
き、しかも従来からある製造技術でこれが実現できると
いう利点がある。
【図１】 本発明の一実施例のＮＰＮトランジスタの製
造方法の説明図。
造方法の説明図。
【図２】 従来のＮＰＮトランジスタの製造方法の説明
図。
図。
２１：ベース濃度のＰ型基板、２２：Ｎ型の埋込層、２
３：Ｎ+ 型の埋込層、２４：酸化膜（ＳｉＯ2 ）、２
５：溝、２６：ポリシリコン、２７：シリコンウエハ、
２８：島、２９：Ｐ+ 型の外部ベース層、３０：Ｎ+ 型
のエミッタ、３１：Ｎ+ 型のコレクタ、３２：酸化膜
（ＳｉＯ2 ）、３３：内部ベース（基板の一部）。
３：Ｎ+ 型の埋込層、２４：酸化膜（ＳｉＯ2 ）、２
５：溝、２６：ポリシリコン、２７：シリコンウエハ、
２８：島、２９：Ｐ+ 型の外部ベース層、３０：Ｎ+ 型
のエミッタ、３１：Ｎ+ 型のコレクタ、３２：酸化膜
（ＳｉＯ2 ）、３３：内部ベース（基板の一部）。
Claims (1)
- 【請求項１】 ベース濃度の第１導電型の基板を用意す
る第１工程と、該基板の片面に第２導電型の埋込層を形
成する第２工程と、該埋込層の表面から上記基板内にベ
ース深さだけ入り込む深さに溝を形成して該溝内壁およ
び上記埋込層の表面に酸化膜を形成する第３工程と、該
酸化膜の上面にポリシリコンを被着する第４工程と、該
ポリシリコンの上面に半導体ウエハを張り合わせる第５
工程と、上記基板の裏面側から上記溝の酸化膜まで切削
・研磨して上記酸化膜で分離された１又は２以上の島を
形成する第６工程と、ベースとなるべき領域以外の上記
基板をエッチング除去してその下面の上記第２導電型の
埋込層を露出させ、上記基板表面および露出した上記第
２導電型の埋込層に第２導電型の不純物拡散領域を選択
的に形成してエミッタおよびコレクタを形成することに
より、上記島内に上記基板の一部をベースとするトラン
ジスタを作成する第７工程と、を具備することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03018294A JP3136561B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03018294A JP3136561B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689902A JPH0689902A (ja) | 1994-03-29 |
| JP3136561B2 true JP3136561B2 (ja) | 2001-02-19 |
Family
ID=11967590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03018294A Expired - Fee Related JP3136561B2 (ja) | 1991-01-18 | 1991-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136561B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297377A (ja) * | 1994-04-21 | 1995-11-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| KR100677048B1 (ko) * | 2005-10-04 | 2007-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
-
1991
- 1991-01-18 JP JP03018294A patent/JP3136561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689902A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001107 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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