JPS5851417B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS5851417B2 JPS5851417B2 JP17469180A JP17469180A JPS5851417B2 JP S5851417 B2 JPS5851417 B2 JP S5851417B2 JP 17469180 A JP17469180 A JP 17469180A JP 17469180 A JP17469180 A JP 17469180A JP S5851417 B2 JPS5851417 B2 JP S5851417B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置の製造方法、特に同一基
板に導電型の異なる半導体島領域を有する絶縁物分離型
の半導体集積回路装置の製造方法ご関するものである。
板に導電型の異なる半導体島領域を有する絶縁物分離型
の半導体集積回路装置の製造方法ご関するものである。
半導体集積回路装置の製造において、同一半導体チップ
上に極性の異なる２種類の半導体素子を形成する必要が
しばしば生じる。
上に極性の異なる２種類の半導体素子を形成する必要が
しばしば生じる。
たとえば、ｐ型半導体基板上にＰＮ接合分離されたＰＮ
ＰおよびＮＰＮバイポーラトランジスタを形成する場合
、製造工程の増加を避けようとすれば、普通、ＰＮＰ
ｌ−ランジスタはラテラル構造となる。
ＰおよびＮＰＮバイポーラトランジスタを形成する場合
、製造工程の増加を避けようとすれば、普通、ＰＮＰ
ｌ−ランジスタはラテラル構造となる。
このラテラル構造のＰＮＰ トランジスタは、一般にパ
ーティカル構造のＮＰＮ トランジスタに比べて電流利
得、高周波特性などの電気的特性が劣り、相補型回路の
ようにＮＰＮトランジスタと相合せて形成される場合不
都合を生じる。
ーティカル構造のＮＰＮ トランジスタに比べて電流利
得、高周波特性などの電気的特性が劣り、相補型回路の
ようにＮＰＮトランジスタと相合せて形成される場合不
都合を生じる。
従来、同一基板上に、良好な電気的特性を有するＰＮＰ
およびＮＰＮ ｌ−ランジスタを形成するため、絶縁物
分離された、導電型の異なる、島領域を有する半導体基
板が使用されている。
およびＮＰＮ ｌ−ランジスタを形成するため、絶縁物
分離された、導電型の異なる、島領域を有する半導体基
板が使用されている。
第１ａ図〜第１ｆ図は従来の絶縁物分離型半導体集積回
路装置の製造方法を示すものである。
路装置の製造方法を示すものである。
第１ａ図において、たとえば結晶軸が＜１００＞で、ｐ
型の導電型を有する単結晶シリコン基板１の表面に選択
的に形成されたマスク２を用いて異方性エツチングを実
施して、くぼみ部９を形成する。
型の導電型を有する単結晶シリコン基板１の表面に選択
的に形成されたマスク２を用いて異方性エツチングを実
施して、くぼみ部９を形成する。
次に、第１ｂ図のように、シリコン基板１の表面にこの
くぼみ部９の深さと同程度の厚みのｎ型のシリコンエピ
タキシャル層３を成長させる。
くぼみ部９の深さと同程度の厚みのｎ型のシリコンエピ
タキシャル層３を成長させる。
この場合、マスク２は単結晶材料でないため、このマス
ク２の表面には多結晶シリコン層４が形成される。
ク２の表面には多結晶シリコン層４が形成される。
次に、第１ｃ図のように、基板１の表面を平担にするた
め、エピタキシャル層３および多結晶シリコン層４を機
械的な研摩により除去する。
め、エピタキシャル層３および多結晶シリコン層４を機
械的な研摩により除去する。
さらに、マスク２を除去した後、２度のフォトリソ工程
により、基板１の選択された表面に高濃度のｎ型拡散領
域６およびエピタキシャル層３の選択された表面に高濃
度のｎ型拡散領域７を拡散形成する。
により、基板１の選択された表面に高濃度のｎ型拡散領
域６およびエピタキシャル層３の選択された表面に高濃
度のｎ型拡散領域７を拡散形成する。
次は、第１ｄ図のように、エピタキシャル層３を選択的
に異方性エツチング除去してＶ字溝１０を形成する。
に異方性エツチング除去してＶ字溝１０を形成する。
次に、第１ｅ図のように、基板１の全表面に熱成長シリ
コン酸化膜５を形成した後、この酸化膜５の全表面に保
持基板となる多結晶シリコン層８を形成する。
コン酸化膜５を形成した後、この酸化膜５の全表面に保
持基板となる多結晶シリコン層８を形成する。
次に、第１ｆ図のように、基板１の裏面から酸化膜５が
露出するまで単結晶シリコンを除去して導電型の異なる
島領域を有する絶縁物分離基板を製造する。
露出するまで単結晶シリコンを除去して導電型の異なる
島領域を有する絶縁物分離基板を製造する。
しかし、前述した従来の製造方法は以下のような欠点を
有している。
有している。
シリコン基板上にエピタキシャル層を成長させる時、多
結晶シリコン層が同時に形成するため、シリコンウェハ
（シリコン基板）の成長面が凹字状になる。
結晶シリコン層が同時に形成するため、シリコンウェハ
（シリコン基板）の成長面が凹字状になる。
この現象は、単結晶シリコンと多結晶シリコンの物理的
な性質が異なることが原因であると考えられ、特にエピ
タキシャル層の厚みが３０μｍ以上になるとウェハの反
りが顕著になる。
な性質が異なることが原因であると考えられ、特にエピ
タキシャル層の厚みが３０μｍ以上になるとウェハの反
りが顕著になる。
このウェハの反りは、シリコン結晶構造にひずみを与え
るため、バイポーラトランジスタ素子においては電気的
特性、特に低電流頭載での電流増幅率や雑音特性を悪化
させる原因となっている。
るため、バイポーラトランジスタ素子においては電気的
特性、特に低電流頭載での電流増幅率や雑音特性を悪化
させる原因となっている。
また、ウェハの反りによりウェハ内の温度分布がばらつ
くため、エピタキシャル成長膜の厚みの不均一やウェハ
の裏面に不要なエピタキシャル層または多結晶シリコン
層が成長する原因となる。
くため、エピタキシャル成長膜の厚みの不均一やウェハ
の裏面に不要なエピタキシャル層または多結晶シリコン
層が成長する原因となる。
一般に絶縁物分離基板の製造方法は複雑であり、エピタ
キシャル成長工程後の機械的な研磨工程の必要は製造コ
ストの一層の上昇を招いた。
キシャル成長工程後の機械的な研磨工程の必要は製造コ
ストの一層の上昇を招いた。
この研磨工程にエツチング技術の使用が考えられるが、
エピタキシャル層と多結晶シリコン層のエツチング速度
が異るため、平担な表面を得ることが不可能である。
エピタキシャル層と多結晶シリコン層のエツチング速度
が異るため、平担な表面を得ることが不可能である。
また、シリコン基板表面およびエピタキシャル層表面に
高濃度不純物領域を形成するため、フォトリソ工程を２
度必要とし、製造工程数が増加する欠点を有している。
高濃度不純物領域を形成するため、フォトリソ工程を２
度必要とし、製造工程数が増加する欠点を有している。
この発明の目的は、エピタキシャル成長工程中、半導体
ウェハの反りを防止した工程を含む絶縁物分離型の半導
体集積回路装置を製造する方法を提供することである。
ウェハの反りを防止した工程を含む絶縁物分離型の半導
体集積回路装置を製造する方法を提供することである。
この発明の他の目的は、フォトリソ工程および機械研磨
工程数を減らして製造コストの削減を可能にする半導体
集積回路装置の製造方法を提供することである。
工程数を減らして製造コストの削減を可能にする半導体
集積回路装置の製造方法を提供することである。
さらに、この発明の他の目的は、島領域の結晶ひずみを
減少して電流増幅率や雑音特性の良好なバイポーラ型半
導体集積回路装置の製造方法を提供することにある。
減少して電流増幅率や雑音特性の良好なバイポーラ型半
導体集積回路装置の製造方法を提供することにある。
以下、この発明の第１実施例による製造方法につき、第
２ａ図ないし第２１図を参照して説明する。
２ａ図ないし第２１図を参照して説明する。
第２ａ図に示すように、不純物濃度１×１０１４〜５Ｘ
ＩＯ１５／ｃＪ程度の比較的低い不純物濃度を有し、か
つ＜ １００ ＞面またはこれに近い面方位を有するｐ
型の単結晶シリコン基板１１の所望表面に酸化膜（Ｓｉ
Ｏ２）または窒化膜（Ｓ ｉｓ Ｎ４）からなるマスク
１２を被着し、異方性エツチングによって所定の距離だ
け離間させて所望の深さおよび開口寸法をもつ複数のく
ぼみ部１９をシリコン基板１１の表面から裏面に向って
形成する。
ＩＯ１５／ｃＪ程度の比較的低い不純物濃度を有し、か
つ＜ １００ ＞面またはこれに近い面方位を有するｐ
型の単結晶シリコン基板１１の所望表面に酸化膜（Ｓｉ
Ｏ２）または窒化膜（Ｓ ｉｓ Ｎ４）からなるマスク
１２を被着し、異方性エツチングによって所定の距離だ
け離間させて所望の深さおよび開口寸法をもつ複数のく
ぼみ部１９をシリコン基板１１の表面から裏面に向って
形成する。
このくぼみ部１９の深さは内蔵する半導体素子の耐圧に
よって決定するものであり、たとえば素子耐圧２００■
のバイポーラトランジスタでは２０μｍ以上必要である
。
よって決定するものであり、たとえば素子耐圧２００■
のバイポーラトランジスタでは２０μｍ以上必要である
。
次に、前記マスク１２を除去した後、第２ｂ図に示すよ
うに、シリコン基板１１のくぼみ部１９を含む全表面に
高濃度（５Ｘ１０１９／−以上）のｐ型不純物（たとえ
ばボロン）を拡散して、ＰＮＰ型トランジスタのコレク
タ抵抗の低減用のｎ型拡散層１３を形成する。
うに、シリコン基板１１のくぼみ部１９を含む全表面に
高濃度（５Ｘ１０１９／−以上）のｐ型不純物（たとえ
ばボロン）を拡散して、ＰＮＰ型トランジスタのコレク
タ抵抗の低減用のｎ型拡散層１３を形成する。
さらに、第２ｃ図に示すように、ｎ型拡散層１３の表面
に所望の不純物濃度と厚さとを有するｎ型のエピタキシ
ャル層１４を形成する。
に所望の不純物濃度と厚さとを有するｎ型のエピタキシ
ャル層１４を形成する。
このｎ型のエピタキシャル層１４の厚さはシリコン基板
１１に形成されたくぼみ部１９の深さと同程度であるこ
とが望ましい。
１１に形成されたくぼみ部１９の深さと同程度であるこ
とが望ましい。
なお、第２ｃ図中、１９ａはｎ型のエピタキシャル層１
４のくぼみ部１９と対向する部分に新たに形成されたく
ぼみ部である。
４のくぼみ部１９と対向する部分に新たに形成されたく
ぼみ部である。
その後、第２ｄ図に示すように、ｎ型のエピタキシャル
層１４に形成された新たなくぼみ部１９ａの底の表面に
マスク層１５たとえば８１０２膜を選択的に設ける。
層１４に形成された新たなくぼみ部１９ａの底の表面に
マスク層１５たとえば８１０２膜を選択的に設ける。
この工程では、数１０μｍの段差をもつ表面にフォトリ
ソを実施する必要があるが、実用上充分な高精度でパタ
ーニングすることが可能であった。
ソを実施する必要があるが、実用上充分な高精度でパタ
ーニングすることが可能であった。
次に、第２ｅ図に示すように、マスク層１５を用いてエ
ピタキシャル層１４の異方性エツチングを行うと、約７
０度の角度をもつｖ字溝２０がシリコン基板１１の表面
に形成される。
ピタキシャル層１４の異方性エツチングを行うと、約７
０度の角度をもつｖ字溝２０がシリコン基板１１の表面
に形成される。
これにより、島領域１１ａと１４ａが形成される。
この異方性エツチングに使用されるエツチング液は、ア
ルカリ系エツチング液（たとえばＫＯＨ、エチレンジア
ミンピロカテコール）である。
ルカリ系エツチング液（たとえばＫＯＨ、エチレンジア
ミンピロカテコール）である。
このエツチング液のｐ型シリコンに対するエツチング速
度は、シリコンの不純物濃度に依存し、特に５Ｘ １９
１９／−以上の高濃度のｐ型不純物濃度を有するシリコ
ンに対するエツチング速度は、それ以下の濃度を有する
シリコンに比べて約１７１００程度に低下するため選択
エツチングが可能となる。
度は、シリコンの不純物濃度に依存し、特に５Ｘ １９
１９／−以上の高濃度のｐ型不純物濃度を有するシリコ
ンに対するエツチング速度は、それ以下の濃度を有する
シリコンに比べて約１７１００程度に低下するため選択
エツチングが可能となる。
したがって、ｖ字溝２０を形成する場合、エピタキシャ
ル層１４のエツチングは、高濃度のｎ型拡散層１３で自
動的に停止する。
ル層１４のエツチングは、高濃度のｎ型拡散層１３で自
動的に停止する。
次に、マスク層１５を除去した後、第２ｆ図のように、
ｎ型拡散層１３および島領域１４ａの表面に、ｎ型拡散
層１３の濃度より低いがシリコン基板１１の島領域１４
ａの濃度より高い濃度を有するｎ型不純物（たとえばア
ンチモン、ヒ素）を拡散する。
ｎ型拡散層１３および島領域１４ａの表面に、ｎ型拡散
層１３の濃度より低いがシリコン基板１１の島領域１４
ａの濃度より高い濃度を有するｎ型不純物（たとえばア
ンチモン、ヒ素）を拡散する。
これにより、島領域１４の表面に、ＮＰＮ型トランジス
タ素子のコレクタ抵抗の低減のための高濃度のｎ型拡散
層１６が形成されるが、拡散層１３はｐ型不純物が高い
のでｎ型に変換しない。
タ素子のコレクタ抵抗の低減のための高濃度のｎ型拡散
層１６が形成されるが、拡散層１３はｐ型不純物が高い
のでｎ型に変換しない。
次に、第２ｇ図に示すように、ｐおよびｎ型拡散層１３
，１６の表面に半導体素子間分離用絶縁物として酸化膜
（Ｓ １ｏ２） １７が形成される。
，１６の表面に半導体素子間分離用絶縁物として酸化膜
（Ｓ １ｏ２） １７が形成される。
次に、第２ｈ図に示すように、酸化膜１７の表面に絶縁
物分離型集積回路用の支持基板として厚さ数１００μｍ
の多結晶シリコン層１８が形成される。
物分離型集積回路用の支持基板として厚さ数１００μｍ
の多結晶シリコン層１８が形成される。
次に、第２１図のように、シリコン基板１１の裏面が、
酸化膜１７が露出するまで研磨され、さらに鏡面仕上げ
されて同一平面に導電型の異なる領域を有する絶縁物分
離基板が形成される。
酸化膜１７が露出するまで研磨され、さらに鏡面仕上げ
されて同一平面に導電型の異なる領域を有する絶縁物分
離基板が形成される。
以後、従来の半導体集積回路装置の製造工程により、島
領域１１ａ、１４ａ内に各々極性の異なるＭＯＳまたは
バイポーラトランジスタ素子が形成される。
領域１１ａ、１４ａ内に各々極性の異なるＭＯＳまたは
バイポーラトランジスタ素子が形成される。
次に、この発明の第２実施例による製造方法を第３ａ図
〜第３ｅ図を参照して説明する。
〜第３ｅ図を参照して説明する。
まず、第３ａ図に示すように、異方性エツチング技術を
用いて、単結晶シリコン基板２１にくぼみ部２９を形成
した後、くぼみ部２９の底表面にＳｉＯ２またはＳ ｉ
ｓ Ｎ、ｉからなるマスク層２２を形成する。
用いて、単結晶シリコン基板２１にくぼみ部２９を形成
した後、くぼみ部２９の底表面にＳｉＯ２またはＳ ｉ
ｓ Ｎ、ｉからなるマスク層２２を形成する。
次に、第３ｂ図に示すように、前記シリコン基板２１の
露出表面に高濃度のｎ型拡散層２３を形成する。
露出表面に高濃度のｎ型拡散層２３を形成する。
次に、マスク層２２を除去した後、第３ｃ図のように、
ｎ型拡散層およびくぼみ部２９の表面にｎ型エピタキシ
ャル層２４を成長させる。
ｎ型拡散層およびくぼみ部２９の表面にｎ型エピタキシ
ャル層２４を成長させる。
次に、第３ｄ図に示すように、くぼみ部２９内のエピタ
キシャル層２４の表面にマスク層（たとえば５ｉＯ２）
２５を設けて、エピタキシャル層２４を選択エツチング
して、ｖ字溝３０を形成する。
キシャル層２４の表面にマスク層（たとえば５ｉＯ２）
２５を設けて、エピタキシャル層２４を選択エツチング
して、ｖ字溝３０を形成する。
このＶ字溝３０により、島領域２１ａと２４ａが形成さ
れる。
れる。
次に、マスク層２５を除去した後、島領域２４ａの表面
に高濃度のｎ型拡散層２６が形成される。
に高濃度のｎ型拡散層２６が形成される。
以後、第１実施例の第２ｇ図〜第２１図と同様な工程に
より絶縁物分離基板が形成される。
より絶縁物分離基板が形成される。
この第２実施例の特徴は、ｎ型島領域２４ａとシリコン
基板２１の界面に高濃度のｎ型拡散層が存在しないので
、製造工程中、ｐ型不純物がｎ型島領域２４ａ中に拡散
されてｎ型島領域２４ａの表面がｐ型変換される可能性
が解消されることである。
基板２１の界面に高濃度のｎ型拡散層が存在しないので
、製造工程中、ｐ型不純物がｎ型島領域２４ａ中に拡散
されてｎ型島領域２４ａの表面がｐ型変換される可能性
が解消されることである。
以上説明したように、この発明によれば、エピタキシャ
ル工程中のウェハの反りによる単結晶内の歪の発生が防
止されるので、集積回路装置の特性が向上する利点を有
する。
ル工程中のウェハの反りによる単結晶内の歪の発生が防
止されるので、集積回路装置の特性が向上する利点を有
する。
また、この発明によれば、機械研磨工程が１回で済むの
で製造コストが低減する利点を有する。
で製造コストが低減する利点を有する。
この発明は、１００Ｖ以上の高耐圧を必要とする電話加
入者回路やオーディオ用の絶縁物分離型のバイポーラ集
積回路装置に特に効果的であるが、ＭＯ８集積回路、特
に完全にラッチ現象を防止した相補型ＭＯ８集積回路の
製造に用いても有効である。
入者回路やオーディオ用の絶縁物分離型のバイポーラ集
積回路装置に特に効果的であるが、ＭＯ８集積回路、特
に完全にラッチ現象を防止した相補型ＭＯ８集積回路の
製造に用いても有効である。
第１ａ図ないし第１ｆ図は従来例の半導体集積回路装置
の製造方法を工程順に示す断面図、第２ａ図ないし第２
１図はこの発明の第１実施例による製造方法を工程順に
示す断面図、第３ａ図ないし第３ｅ図はこの発明の第２
実施例による製造方法を工程順に示す断面図である。 １１・・・・・・シリコン基板、１１ａ・・・・・・島
領域、１３・・・・・・ｎ型拡散層、１４・・・・・・
ｎ型エピタキシャル層、１４ａ・・・・・・島領域、１
５・・・・・・マスク層、１６・・・・・・ｎ型拡散層
、１７・・・・・・酸化膜、１８・・・・・・多結晶シ
リコン層、１９・・・・・・くぼみ部、２０・・・・・
・Ｖ字溝、２１・・・・・・シリコン基板、２１ａ・・
・・・・島領域、２２・・・・・・マスク層、２３・・
・・・・ｎ型拡散層、２４・・・・・・ｎ型エピタキシ
ャル層、２４ａ・・・・・・島領域、２５・・・マスク
層、２９・・・・・・くぼみ部、３０・・・・・・Ｖ字
溝。
の製造方法を工程順に示す断面図、第２ａ図ないし第２
１図はこの発明の第１実施例による製造方法を工程順に
示す断面図、第３ａ図ないし第３ｅ図はこの発明の第２
実施例による製造方法を工程順に示す断面図である。 １１・・・・・・シリコン基板、１１ａ・・・・・・島
領域、１３・・・・・・ｎ型拡散層、１４・・・・・・
ｎ型エピタキシャル層、１４ａ・・・・・・島領域、１
５・・・・・・マスク層、１６・・・・・・ｎ型拡散層
、１７・・・・・・酸化膜、１８・・・・・・多結晶シ
リコン層、１９・・・・・・くぼみ部、２０・・・・・
・Ｖ字溝、２１・・・・・・シリコン基板、２１ａ・・
・・・・島領域、２２・・・・・・マスク層、２３・・
・・・・ｎ型拡散層、２４・・・・・・ｎ型エピタキシ
ャル層、２４ａ・・・・・・島領域、２５・・・マスク
層、２９・・・・・・くぼみ部、３０・・・・・・Ｖ字
溝。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の単結晶シリコン基板の表面に所望の深
さおよび開口寸法を有するくぼみ部を形成する工程と、
前記シリコン基板および前記くぼみ部の表面に高濃度の
第１導電型の拡散層を形成する工程と、前記第１導電型
の拡散層の表面に第２導電型のエピタキシャル層を形成
する工程と、前記くぼみ部上の前記エピタキシャル層の
選択された表面へマスク層を形成する工程と、前記マス
ク層の真下および近傍以外の前記エピタキシャル層を除
去して前記くぼみ部へ第２導電型の島領域を形成する工
程と、前記マスク層を除去した後に前記島領域の露出表
面へ高濃度の第２導電型の拡散層を形成する工程と、前
記第１導電型の拡散層の表面および前記第２導電型の拡
散層の表面へ酸化膜を形成する工程と、この酸化膜の表
面へ多結晶シリコン層を形成する工程と、前記シリコン
基板の裏面から前記酸化膜が露出するまで前記基板単結
晶シリコンを除去する工程とを含むことを特徴とする半
導体集積回路装置の製造方法。 ２ 前記第１導電型がｐ型であり、第２導電型がｎ型で
あることを特徴とする特許請求の範囲第１゜項記載の半
導体集積回路装置の製造方法。 ３ 第１導電型の単結晶シリコン基板の表面に所望の深
さおよび開口寸法を有するくぼみ部を形成する工程と、
前記くぼみ部の底面に第１のマスク層を形成する工程と
、前記シリコン基板の露出表面に高濃度の第１導電型の
拡散層を形成する工程と、前記第１のマスク層を除去し
た後に前記第１導電型の拡散層の表面および前記くぼみ
部底面に延在する第２導電型のエピタキシャル層を形成
する工程と、前記くぼみ部上の前記エピタキシャル層の
選択された表面へ第２のマスク層を形成する工程と、前
記第２のマスク層の真下およびこれらの近傍以外の前記
エピタキシャル層を除去して前記くぼみ部内へ第２電導
型の島領域を形成する工程と、前記第２のマスク層を除
去した後に前記島預域の露出表面へ高濃度の第２導電型
の拡散層を形成する工程と、前記第１導電型の拡散層の
表面および前記第２導電型の拡散層の表面へ酸化膜を形
成する工程と、この酸化膜表面へ多結晶シリコン層を形
成する工程と、前記シリコン基板の裏面から前記酸化膜
が表出するまで前記基板単結晶シリコンを除去する工程
とを含むことを特徴とする半導体集積回路装置の製造方
法。 ４ 前記第１導電型がｐ型であり、第２導電型がｎ型で
あることを特徴とする特許請求の範囲第３項記載の半導
体集積回路装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17469180A JPS5851417B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体集積回路装置の製造方法 |
| US06/326,751 US4408386A (en) | 1980-12-12 | 1981-12-02 | Method of manufacturing semiconductor integrated circuit devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17469180A JPS5851417B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5799752A JPS5799752A (en) | 1982-06-21 |
| JPS5851417B2 true JPS5851417B2 (ja) | 1983-11-16 |
Family
ID=15982989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17469180A Expired JPS5851417B2 (ja) | 1980-12-12 | 1980-12-12 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851417B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6134954A (ja) * | 1984-07-25 | 1986-02-19 | Matsushita Electric Works Ltd | 半導体装置用材料の製法 |
| US5952679A (en) * | 1996-10-17 | 1999-09-14 | Denso Corporation | Semiconductor substrate and method for straightening warp of semiconductor substrate |
-
1980
- 1980-12-12 JP JP17469180A patent/JPS5851417B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5799752A (en) | 1982-06-21 |
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