JPS6134954A - 半導体装置用材料の製法 - Google Patents
半導体装置用材料の製法Info
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- JPS6134954A JPS6134954A JP15616484A JP15616484A JPS6134954A JP S6134954 A JPS6134954 A JP S6134954A JP 15616484 A JP15616484 A JP 15616484A JP 15616484 A JP15616484 A JP 15616484A JP S6134954 A JPS6134954 A JP S6134954A
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- JP
- Japan
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- oxide film
- islands
- isolation
- layer
- entire surface
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置用材料の製法に関するものであ
る。
る。
一般に、半導体装置用材料では、素子形成領域の絶縁分
離を完全にすることが望まれている。この素子形成領域
の絶縁分離の方法としては、一般にＰＮ接合分離が用い
られている。しかしながら、素子形成領域におけるＰＮ
接合の絶縁分離は簡便ではあるが、リニク電流や寄生素
子の発生等の問題がある。これに対して、絶縁層分離（
ＤＩ：ｄｉｅｌｅｃｔｒｉｃ １ｓｏｌａｔｉｏｎ）の
方法は、ＰＮ接合分離に比べて基板間の漏れ電流が０．
１ｎＡ／ｃＪ程度に小さくなり、分離容量は１／１０〜
１／３０にもなり、素子間分離がより完全になる。しか
も、この方法で作られた半導体装置用材料は、基板電位
が異なる素子も同一チップ上に構成することができ、数
種の素子を一チップ上に乗せられる。しかし、エピタキ
シャル層を必要とする素子としない素子を一チップ上に
乗せることはできないので、その場合は、複数個のチッ
プを用い、それらを相互接続して回路を構成するので、
製造上コストが高くつ（。
離を完全にすることが望まれている。この素子形成領域
の絶縁分離の方法としては、一般にＰＮ接合分離が用い
られている。しかしながら、素子形成領域におけるＰＮ
接合の絶縁分離は簡便ではあるが、リニク電流や寄生素
子の発生等の問題がある。これに対して、絶縁層分離（
ＤＩ：ｄｉｅｌｅｃｔｒｉｃ １ｓｏｌａｔｉｏｎ）の
方法は、ＰＮ接合分離に比べて基板間の漏れ電流が０．
１ｎＡ／ｃＪ程度に小さくなり、分離容量は１／１０〜
１／３０にもなり、素子間分離がより完全になる。しか
も、この方法で作られた半導体装置用材料は、基板電位
が異なる素子も同一チップ上に構成することができ、数
種の素子を一チップ上に乗せられる。しかし、エピタキ
シャル層を必要とする素子としない素子を一チップ上に
乗せることはできないので、その場合は、複数個のチッ
プを用い、それらを相互接続して回路を構成するので、
製造上コストが高くつ（。
絶縁層分離による半導体装置用材料の従来例を第１図に
示す。図において、１ａは単結晶シリコン分離島、２は
酸化膜（絶縁層）、３はＶ溝を埋めるポリシリコン層で
ある。その製法は第２〜９図のごとくである。第２図に
示すような単結晶シリコン基板１を第３図のごとく酸化
膜２で覆う。
示す。図において、１ａは単結晶シリコン分離島、２は
酸化膜（絶縁層）、３はＶ溝を埋めるポリシリコン層で
ある。その製法は第２〜９図のごとくである。第２図に
示すような単結晶シリコン基板１を第３図のごとく酸化
膜２で覆う。
つぎに、第４図に示すようにホトレジスト加工により酸
化Ｆｔｉ２の一部を除去する。異方性エツチングを行っ
て第５図のように■状の溝ＩＣを形成する。そして、第
′６図のように一度酸化膜２全部を除去し、第７図のよ
うに新たに酸化膜２を全面に成長させる。つぎに、第８
ＦＩ！Ｊに示すようにポリシリコン３を堆積させてＶ溝
を埋め、第９図のように単結晶面を研磨して、単結晶シ
リコンの分離島ｌａがあられれるように仕上げる。
化Ｆｔｉ２の一部を除去する。異方性エツチングを行っ
て第５図のように■状の溝ＩＣを形成する。そして、第
′６図のように一度酸化膜２全部を除去し、第７図のよ
うに新たに酸化膜２を全面に成長させる。つぎに、第８
ＦＩ！Ｊに示すようにポリシリコン３を堆積させてＶ溝
を埋め、第９図のように単結晶面を研磨して、単結晶シ
リコンの分離島ｌａがあられれるように仕上げる。
この製法では、各分離島１ａは、同じタイプ。
濃度の単結晶層であり、また、その単結晶表面は研磨に
よって表出した面であるので、エピタキシャル成長に困
難を生じる場合がある。そのため、エピタキシャルウェ
ハを必要とする素子と必要としない素子とのワンチップ
化には使いにくい。
よって表出した面であるので、エピタキシャル成長に困
難を生じる場合がある。そのため、エピタキシャルウェ
ハを必要とする素子と必要としない素子とのワンチップ
化には使いにくい。
この発明は、基板とは異なるタイプ、濃度のシリコンを
分離島のいくつかにエピタキシャル成長させた半導体装
置用材料を製造する方法を提供することを目的とする。
分離島のいくつかにエピタキシャル成長させた半導体装
置用材料を製造する方法を提供することを目的とする。
上記の目的を達成するために、この発明は、単結晶シリ
コンの分離島を有する基板の表面全面に酸化膜を形成し
たのち、所望の分離島表面の酸化膜を除去し、ついで全
面に結晶成長をさせてさらにその上全面に酸化膜を形成
し、その後、前記所望の分離島以外の分離島上の酸化膜
と多結晶成長させたポリシリコン層を除き、最後に、す
べての分離島表面に残っていた酸化膜を除去する半導体
装置用材料の製法をその要旨とするものである。
コンの分離島を有する基板の表面全面に酸化膜を形成し
たのち、所望の分離島表面の酸化膜を除去し、ついで全
面に結晶成長をさせてさらにその上全面に酸化膜を形成
し、その後、前記所望の分離島以外の分離島上の酸化膜
と多結晶成長させたポリシリコン層を除き、最後に、す
べての分離島表面に残っていた酸化膜を除去する半導体
装置用材料の製法をその要旨とするものである。
すなわち、この発明は、基板とは異なるタイプ、濃度の
シリコンを分離島のいくつかにエピタキシャル成長させ
、異なる基板電位を必要とする素子、エピタキシャル層
を必要とする素子等を一チツプ上に製造可能にする。
シリコンを分離島のいくつかにエピタキシャル成長させ
、異なる基板電位を必要とする素子、エピタキシャル層
を必要とする素子等を一チツプ上に製造可能にする。
つぎに、この発明を実施例にもとづいて詳しく説明する
。
。
第１０図はこの発明により得られる半導体装置用材料の
構成図である。すなわち、所望数の分離島のうちには、
従来どおりの単結晶シリコンの分離島１ａのほかに、上
部にエピタキシャル層４を持つ分離島１ｂがある。それ
以外の部分は第１図の従来例と同じであるから１４図面
に同一の符合をつけることとして、その説明を省略する
。その製法は第１１〜１９図のごとくである。第１１図
は、第２〜９図に示した従来の方法でつくられた半導体
装置用材料であり、第１図に同じものである。まず、そ
の表面に酸化膜２を形成しく第１２図）、その後目的の
分離島（図では、中央のもの）ｌａ上の酸化膜を除去し
く第１３図）、エツチングを行う（第１４図）。このエ
ツチングによって分離島１ ａ Ｉの層厚を薄くしてお
けば、後工程でここにエピタキシャル成長させた後、他
の分離島ｌａ、ｌａとの段差が少なくできる。つぎに、
シリコンを成長させるが、単結晶シリコンが露出してい
る分離島１ａ′上には単結晶シリコンがエピタキシャル
成長して、エピタキシャル層４を形成し、酸化膜２上で
はポリシリコン４′が多結晶成長する（第１５図）。つ
ぎに、表面全体を酸化膜２′で覆う（第１６図）。つい
で、分離島１ａ。
構成図である。すなわち、所望数の分離島のうちには、
従来どおりの単結晶シリコンの分離島１ａのほかに、上
部にエピタキシャル層４を持つ分離島１ｂがある。それ
以外の部分は第１図の従来例と同じであるから１４図面
に同一の符合をつけることとして、その説明を省略する
。その製法は第１１〜１９図のごとくである。第１１図
は、第２〜９図に示した従来の方法でつくられた半導体
装置用材料であり、第１図に同じものである。まず、そ
の表面に酸化膜２を形成しく第１２図）、その後目的の
分離島（図では、中央のもの）ｌａ上の酸化膜を除去し
く第１３図）、エツチングを行う（第１４図）。このエ
ツチングによって分離島１ ａ Ｉの層厚を薄くしてお
けば、後工程でここにエピタキシャル成長させた後、他
の分離島ｌａ、ｌａとの段差が少なくできる。つぎに、
シリコンを成長させるが、単結晶シリコンが露出してい
る分離島１ａ′上には単結晶シリコンがエピタキシャル
成長して、エピタキシャル層４を形成し、酸化膜２上で
はポリシリコン４′が多結晶成長する（第１５図）。つ
ぎに、表面全体を酸化膜２′で覆う（第１６図）。つい
で、分離島１ａ。
ｌａ上の最外面の酸化膜２を除去しく第１７図）、さら
に、ポリシリコン層４′を除去する（第１８図）。最後
に、表面全体の酸化膜２．２′を除けば、分離島１ａは
、単結晶シリコンのみからなり、分離島１ａ′よりつく
られた分離島１ｂは、基地たる分離島１ ａ／の材料（
単結晶シリコン）とは異なるタイプ、濃度のエピタキシ
ャルＭ４を上層部に持つ単結晶シリコンからなる半導体
装置用材料が完成する。
に、ポリシリコン層４′を除去する（第１８図）。最後
に、表面全体の酸化膜２．２′を除けば、分離島１ａは
、単結晶シリコンのみからなり、分離島１ａ′よりつく
られた分離島１ｂは、基地たる分離島１ ａ／の材料（
単結晶シリコン）とは異なるタイプ、濃度のエピタキシ
ャルＭ４を上層部に持つ単結晶シリコンからなる半導体
装置用材料が完成する。
このように、この半導体装置用材料は、基地とは異なっ
たタイプ、濃度のシリコンを分離島のいくつかにエピタ
キシャル成長させてなるものであるので、基板電位の異
なる素子だけでなく、エピタキシャル層を必要とする素
子としない素子も同一のチップ上に製作できる。
たタイプ、濃度のシリコンを分離島のいくつかにエピタ
キシャル成長させてなるものであるので、基板電位の異
なる素子だけでなく、エピタキシャル層を必要とする素
子としない素子も同一のチップ上に製作できる。
以上のように、この発明は、基板とは異なるタイプ、濃
度のシリコンを所望の分離島にエピタキシャル成長させ
ることができるので、基板電位の異なる素子、エピタキ
シャル層を必要とする素子としない素子を一つのチップ
上に製作することができる半導体装置用材料をつくるこ
とができる。
度のシリコンを所望の分離島にエピタキシャル成長させ
ることができるので、基板電位の異なる素子、エピタキ
シャル層を必要とする素子としない素子を一つのチップ
上に製作することができる半導体装置用材料をつくるこ
とができる。
第１図ないし第９図は従来例の説明図、第１０図ないし
第１９図はこの発明の一実施例の説明図である。 １・・・単結晶シリコン基板 １ａ、Ｉａ ’ 、Ｉ
ｂ・・・分離島 ２．２′・・・酸化膜 ３・・・ポリ
シリコン層 ４．４′・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第１図 第１１図 第１３図 第１４図 零ト糸宍ネ甫正書（自発） 昭和５９年１２月２９日
第１９図はこの発明の一実施例の説明図である。 １・・・単結晶シリコン基板 １ａ、Ｉａ ’ 、Ｉ
ｂ・・・分離島 ２．２′・・・酸化膜 ３・・・ポリ
シリコン層 ４．４′・・・エピタキシャル層 代理人 弁理士 松 本 武 彦 第１図 第１１図 第１３図 第１４図 零ト糸宍ネ甫正書（自発） 昭和５９年１２月２９日
Claims (2)
- （１）単結晶シリコンの分離島を有する基板の表面全面
に酸化膜を形成したのち、所望の分離島表面の酸化膜を
除去し、ついで全面に結晶成長をさせてさらにその上全
面に酸化膜を形成し、その後、前記所望の分離島以外の
分離島上の酸化膜と多結晶成長させたポリシリコン層を
除き、最後に、すべての分離島表面に残つていた酸化膜
を除去する半導体装置用材料の製法。 - （２）所望の分離島表面の酸化膜を除去する際に、その
分離島の厚みをも減じる特許請求の範囲第１項記載の半
導体装置用材料の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616484A JPS6134954A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置用材料の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15616484A JPS6134954A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置用材料の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134954A true JPS6134954A (ja) | 1986-02-19 |
Family
ID=15621747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15616484A Pending JPS6134954A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置用材料の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134954A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158468A (en) * | 1980-02-25 | 1981-12-07 | Harris Corp | Method of manufacturing itnegrated circuit |
| JPS5799752A (en) * | 1980-12-12 | 1982-06-21 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit device |
-
1984
- 1984-07-25 JP JP15616484A patent/JPS6134954A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56158468A (en) * | 1980-02-25 | 1981-12-07 | Harris Corp | Method of manufacturing itnegrated circuit |
| JPS5799752A (en) * | 1980-12-12 | 1982-06-21 | Oki Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit device |
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