JPS61174736A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPS61174736A JPS61174736A JP1587685A JP1587685A JPS61174736A JP S61174736 A JPS61174736 A JP S61174736A JP 1587685 A JP1587685 A JP 1587685A JP 1587685 A JP1587685 A JP 1587685A JP S61174736 A JPS61174736 A JP S61174736A
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- layer
- groove
- dielectric
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧半導体集積回路用の誘電体分離基板の
製造方法に関する。
製造方法に関する。
従来、高耐圧半導体集積回路の素子分離として誘電体分
離が周知である。この方法は、第２図（ａ）に示すよう
に単結晶半導体基板１の主表面側に、リン等の不純物を
添加した高不純物濃度層２を形成した後、マスク材３を
所定の形状に加工する。
離が周知である。この方法は、第２図（ａ）に示すよう
に単結晶半導体基板１の主表面側に、リン等の不純物を
添加した高不純物濃度層２を形成した後、マスク材３を
所定の形状に加工する。
次に第２図（ｂｌに示すようにほぼＶ字形の溝４をエツ
チング技術等の手段を用いて形成する。
チング技術等の手段を用いて形成する。
この溝４は分離基板完成後において各素子領域である島
領域を分離する分離領域を形成することになる。マスク
材３を除去した後第２図（ｃｌに示すように、熱酸化で
５ｉ（ｈの誘電体膜５を形成する。その上に、厚さ４０
０〜５００μｍの多結晶半導体層６をエピタキシアル技
術を用いて形成する。この多結晶半纏体層６は分離基板
完成後には支持体と々る。最後に第２図（ｄ）に示すよ
うに、単結晶膜得体基板１の裏面から溝４の先端部分で
多結晶半導体層６の突起部分に達するまで単結晶膜得体
基板１を研磨して除去し、ポリシング技術で仕上げた表
面に、熱酸化等の手段を用いて５ｉＯｚの誘電体膜７を
形成して分離基板が完成する。
領域を分離する分離領域を形成することになる。マスク
材３を除去した後第２図（ｃｌに示すように、熱酸化で
５ｉ（ｈの誘電体膜５を形成する。その上に、厚さ４０
０〜５００μｍの多結晶半導体層６をエピタキシアル技
術を用いて形成する。この多結晶半纏体層６は分離基板
完成後には支持体と々る。最後に第２図（ｄ）に示すよ
うに、単結晶膜得体基板１の裏面から溝４の先端部分で
多結晶半導体層６の突起部分に達するまで単結晶膜得体
基板１を研磨して除去し、ポリシング技術で仕上げた表
面に、熱酸化等の手段を用いて５ｉＯｚの誘電体膜７を
形成して分離基板が完成する。
〔発明が解決１２ようとする問題点〕
上述した従来の製造方法には支持体に十分な機械的強度
を持たしめるために４００〜５００μｍの厚い多結晶半
畳体層を形成する必要がある一方で、３００〜４００μ
ｍも単結晶半導体基板を研磨除去する。
を持たしめるために４００〜５００μｍの厚い多結晶半
畳体層を形成する必要がある一方で、３００〜４００μ
ｍも単結晶半導体基板を研磨除去する。
さらに島領域を分離する為に１〜２μｍの高精度の仕上
げ加工が必要とされるなど工数がかかり、品質管理も厳
しく要求される。この加工精度上の制約から製造原価低
減に効果の大きい大口径ウェーハの使用ができない。
げ加工が必要とされるなど工数がかかり、品質管理も厳
しく要求される。この加工精度上の制約から製造原価低
減に効果の大きい大口径ウェーハの使用ができない。
また、単結晶半導体部材と多結晶半導体部材、が一体に
なっているので熱応力、ウェーハのそり、結晶欠陥の発
生等、生産上の問題が頻発し、製造歩留が低いという欠
点がある。
なっているので熱応力、ウェーハのそり、結晶欠陥の発
生等、生産上の問題が頻発し、製造歩留が低いという欠
点がある。
本発明の目的は、上記の欠点を除去し、■溝を利用しな
い新規の誘電体分離基板の製造方法を提供することにあ
る。
い新規の誘電体分離基板の製造方法を提供することにあ
る。
本発明の製造方法は単結晶の半導体基板の主表面に開口
部により、複数個の分離された誘電体層を形成する第１
工程と、前記半導体基板上に単結晶膜導体膜１４を形成
する第２工程と、前記単結晶半導体膜１４上に単結晶半
導体を形成して一体の単結晶半纏体層１５とする第３工
程と。
部により、複数個の分離された誘電体層を形成する第１
工程と、前記半導体基板上に単結晶膜導体膜１４を形成
する第２工程と、前記単結晶半導体膜１４上に単結晶半
導体を形成して一体の単結晶半纏体層１５とする第３工
程と。
前記単結晶半纏体層１５に、前記半導体基板の開口位置
に所定の形状の溝を設ける第４工程と。
に所定の形状の溝を設ける第４工程と。
前記単結晶半導体層１５表面に誘電体膜を形成するとと
もに、前記溝を誘電体にて充填し分離領域を形成する第
５工程とを含む。
もに、前記溝を誘電体にて充填し分離領域を形成する第
５工程とを含む。
本発明においては、第１〜第３工程で、半導体基板上に
分離された複数個の誘電体層を下地とする単結晶半導層
１５を形成する。第４〜第５工程で、前記単結晶膜４Ｎ
１５の分離された誘電体層間の部位に溝をエツチングで
形成した後、熱酸化により、その表面および溝の部分に
誘電体膜をつくる。溝の部分には、誘電体が充填され、
前記単結晶半導層１５は分離された島領域になる。
分離された複数個の誘電体層を下地とする単結晶半導層
１５を形成する。第４〜第５工程で、前記単結晶膜４Ｎ
１５の分離された誘電体層間の部位に溝をエツチングで
形成した後、熱酸化により、その表面および溝の部分に
誘電体膜をつくる。溝の部分には、誘電体が充填され、
前記単結晶半導層１５は分離された島領域になる。
以下、図面を参照して本発明の一実施について説明する
。
。
第１工程：第１図（ａｌに示すように単結晶半導体基板
１０の主表面に誘電体ＪｙＡ１１を形成し、所定の部分
に複数個の開口部１２を設ける。開口部１２によって誘
電体膜１１は複数個の領域に分割される０単結晶生得体
基板１０は結晶方位が（１００）面。
１０の主表面に誘電体ＪｙＡ１１を形成し、所定の部分
に複数個の開口部１２を設ける。開口部１２によって誘
電体膜１１は複数個の領域に分割される０単結晶生得体
基板１０は結晶方位が（１００）面。
Ｎ形の４インチシリコンウェーハを使用し、誘電体膜１
１としては０．３〜２．５ ａｍ膜厚の５ｉＯｚ展を使
用する。
１としては０．３〜２．５ ａｍ膜厚の５ｉＯｚ展を使
用する。
第２工程：まず、同図（ｂｌに示すように、モノシラン
の熱分解法によって０．２〜１．０μｍ膜厚のエピタキ
シアル膜１３を形成する。このとき、誘電体膜１１上に
は多結晶膜１３ ａが、開口部１２上には単結晶膜１３
ｂが生ずる。次に同図（Ｃ１に示すヨウニ上記エピタ
キシアル腺１３を局部的に溶解し、単結晶膜１３ ｂ側
から、横方向に再結晶させる単結晶化技術により均一な
単結晶半導体膜１４とする。
の熱分解法によって０．２〜１．０μｍ膜厚のエピタキ
シアル膜１３を形成する。このとき、誘電体膜１１上に
は多結晶膜１３ ａが、開口部１２上には単結晶膜１３
ｂが生ずる。次に同図（Ｃ１に示すヨウニ上記エピタ
キシアル腺１３を局部的に溶解し、単結晶膜１３ ｂ側
から、横方向に再結晶させる単結晶化技術により均一な
単結晶半導体膜１４とする。
上記単結晶化には種々の手法が提案されているが、実施
例では、ガスレーザでアニールする方法によった。
例では、ガスレーザでアニールする方法によった。
第３工程二同図（ｄ）に示すように上記単結晶半導体膜
１４上にデバイス設計によりきまる所定の厚さ、不純物
濃度の単結晶半纏体層１５を、形成する。実施例では、
リンを１０〜１０ ｃｍ 添加した（１００）面の
Ｎ形シリコンを厚さ３〜７μｍ、モノシランの熱分解法
でエピタキシアル成長すせた。
１４上にデバイス設計によりきまる所定の厚さ、不純物
濃度の単結晶半纏体層１５を、形成する。実施例では、
リンを１０〜１０ ｃｍ 添加した（１００）面の
Ｎ形シリコンを厚さ３〜７μｍ、モノシランの熱分解法
でエピタキシアル成長すせた。
第４工程：同図（ｅ）に示すように、前記単結晶半導体
層１５の表面をマスク材１６でおおい、誘電体膜１１の
開口部１２の位置において、エツチングして溝１７を形
成する。実施例では、マスク材１６として膜厚１〜３μ
ｍのホトレジストを使用し、リアクティブ・イオン・エ
ツチング法により幅２〜４μｍ、深さ２〜６μｍの溝と
した。こ−で溝】７は誘電体膜１１あるいは開口部１２
の位置にある半導体基板に接するような深さ・幅をもつ
必要はなく、図示のように両者に囲繞される部位にあれ
ば充分である。次の第５工程の目的に添う部位にあれば
よい。
層１５の表面をマスク材１６でおおい、誘電体膜１１の
開口部１２の位置において、エツチングして溝１７を形
成する。実施例では、マスク材１６として膜厚１〜３μ
ｍのホトレジストを使用し、リアクティブ・イオン・エ
ツチング法により幅２〜４μｍ、深さ２〜６μｍの溝と
した。こ−で溝】７は誘電体膜１１あるいは開口部１２
の位置にある半導体基板に接するような深さ・幅をもつ
必要はなく、図示のように両者に囲繞される部位にあれ
ば充分である。次の第５工程の目的に添う部位にあれば
よい。
第５工程：マスク材１６を除去した後、熱酸化去によっ
て、溝１７および単結晶半導体層１５の表面に５ｉ０２
の誘電体膜１８を形成する。溝１７の部分ではこのとき
溝１７の底部の５ｉ（ｈ膜が成長して、下地の誘電体膜
１１の５ｉＯｚ と一体となり、また溝１７は、寸法、
形状の適切な選定によって、側面の５ｉ０２の成長によ
り充填され分離領域１８ ａを形成する。その結果、同
図（ｆ）に示すように、完全に単結晶半導体１９が誘電
体分離された基板を得ることができる。なお、溝１７の
側面の８１０２成長は主表面に近い方が大きいから、そ
の成長の違いを補償するため側面に適当な傾斜を設ける
必要がある。
て、溝１７および単結晶半導体層１５の表面に５ｉ０２
の誘電体膜１８を形成する。溝１７の部分ではこのとき
溝１７の底部の５ｉ（ｈ膜が成長して、下地の誘電体膜
１１の５ｉＯｚ と一体となり、また溝１７は、寸法、
形状の適切な選定によって、側面の５ｉ０２の成長によ
り充填され分離領域１８ ａを形成する。その結果、同
図（ｆ）に示すように、完全に単結晶半導体１９が誘電
体分離された基板を得ることができる。なお、溝１７の
側面の８１０２成長は主表面に近い方が大きいから、そ
の成長の違いを補償するため側面に適当な傾斜を設ける
必要がある。
以上、詳しく述べたように、本発明においては、従来の
Ｖ字形溝作成方法が、必要とした４００〜５００μｍの
厚膜多結晶半導体の形成、単結晶基板の３００〜４００
μｍの研磨、除去工程がない。さらに従来法の分離基板
は単結晶体と多結晶体とを積み重ねたパイマテリアル（
バイメタル型）構造であったが、本発明による分離基板
は単結晶体・単結晶体のユニマ、？ ＩＪヤル構造とな
るから熱応力、ウエーノ１そり、大口径化の障害などの
問題が生じない。
Ｖ字形溝作成方法が、必要とした４００〜５００μｍの
厚膜多結晶半導体の形成、単結晶基板の３００〜４００
μｍの研磨、除去工程がない。さらに従来法の分離基板
は単結晶体と多結晶体とを積み重ねたパイマテリアル（
バイメタル型）構造であったが、本発明による分離基板
は単結晶体・単結晶体のユニマ、？ ＩＪヤル構造とな
るから熱応力、ウエーノ１そり、大口径化の障害などの
問題が生じない。
第１図は本発明の一実施例を示す工程順の断面図、第２
図は従来例の工程順の断面図である。 １０・・・半導体基板、 １１・・・誘電体膜、１２
・・・開口部、１３・・・エピタキシアル膜、１３ ａ
・・・単結晶膜、 １３ ｂ・・・多結晶膜、１４・
・・単結晶半導体膜、１５・・・単結晶半導体層、１６
・・・マスク材、 １７・・・溝、１８・・・誘電
体膜、 １８ ａ・・・分離領域、１９・・・単
結晶半導体。
図は従来例の工程順の断面図である。 １０・・・半導体基板、 １１・・・誘電体膜、１２
・・・開口部、１３・・・エピタキシアル膜、１３ ａ
・・・単結晶膜、 １３ ｂ・・・多結晶膜、１４・
・・単結晶半導体膜、１５・・・単結晶半導体層、１６
・・・マスク材、 １７・・・溝、１８・・・誘電
体膜、 １８ ａ・・・分離領域、１９・・・単
結晶半導体。
Claims (1)
- 【特許請求の範囲】 複数個の半導体結晶の島領域が誘電体膜で絶縁分離さ
れて形成される誘電体分離基板の製造方法において、 単結晶の半導体基板の主表面に開口部により複数個の分
離された誘電体膜を形成する第１工程と、前記半導体基
板上に単結晶半導体膜（１４）を形成する第２工程と、
前記単結晶半導体膜（１４）上に単結晶半導体を形成し
て一体の単結晶半導体層（１５）とする第３工程と、前
記単結晶半導体層（１５）に、前記半導体基板の開口部
の位置に所定の形状の溝を設ける第４工程と、前記単結
晶半導体層（１５）表面に誘電体膜を形成するとともに
、前記溝を誘電体にて充填し分離領域を形成する第５工
程と、を含むことを特徴とする誘電体分離基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1587685A JPS61174736A (ja) | 1985-01-30 | 1985-01-30 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1587685A JPS61174736A (ja) | 1985-01-30 | 1985-01-30 | 誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174736A true JPS61174736A (ja) | 1986-08-06 |
Family
ID=11900989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1587685A Pending JPS61174736A (ja) | 1985-01-30 | 1985-01-30 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174736A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849370A (en) * | 1987-12-21 | 1989-07-18 | Texas Instruments Incorporated | Anodizable strain layer for SOI semiconductor structures |
| US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
-
1985
- 1985-01-30 JP JP1587685A patent/JPS61174736A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4849370A (en) * | 1987-12-21 | 1989-07-18 | Texas Instruments Incorporated | Anodizable strain layer for SOI semiconductor structures |
| US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
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