JPS61144840A - 絶縁物分離型半導体装置 - Google Patents
絶縁物分離型半導体装置Info
- Publication number
- JPS61144840A JPS61144840A JP59266333A JP26633384A JPS61144840A JP S61144840 A JPS61144840 A JP S61144840A JP 59266333 A JP59266333 A JP 59266333A JP 26633384 A JP26633384 A JP 26633384A JP S61144840 A JPS61144840 A JP S61144840A
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- JP
- Japan
- Prior art keywords
- semiconductor substrate
- substrate
- insulator
- semiconductor
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、絶縁物分離製半導体装置に関する。
［発明の技術的背景とその問題点］
従来の絶縁物分離型半導体装置の製造方法について第３
図及び第４図を用いて説明する。
図及び第４図を用いて説明する。
第３図は、半導体基板１上の全面にチップが配置された
状態を示す。第４図はＢ −Ｂ’部分に形成されたチッ
プｂｌ＊ ｂｓｅ ｂｌｌ・・・の一部所面図であり。
状態を示す。第４図はＢ −Ｂ’部分に形成されたチッ
プｂｌ＊ ｂｓｅ ｂｌｌ・・・の一部所面図であり。
一般的には１チツプの中に複数個の素子間分離領域が形
成されるが、ここでは１チツプの中゛の周辺のみに素子
間分離領域がある場合で説明する。初めに半導体基板１
の表面にマスク材を形成し、周知のホトリソグラフィ技
術によりマスク材の所定の場所に開口部を形成する。
成されるが、ここでは１チツプの中゛の周辺のみに素子
間分離領域がある場合で説明する。初めに半導体基板１
の表面にマスク材を形成し、周知のホトリソグラフィ技
術によりマスク材の所定の場所に開口部を形成する。
しかる後、残存マスク材をマスクとしてＫＯＨなどで半
導体基板１をエツチングしＶ字＃を形成するＯ 次にマスク材を除去した後、７字溝を含む半導体基板１
の表面に素子間分離膜５を形成し、さらにその上に多結
晶シリコン層６を成長させる０しかる後、７字溝の底部
が露出するまで半導体基板１をその裏面側から研摩によ
って除去し、第４図に示した形状を得る０ この様に電気的に分離された島状の半導体基板１内に各
種の半導体素子が形成されるわけであるが、従来は第２
図に示すように半導体基板１の外周部までチップが配列
されるため、外周部の一部に素子間分離領域が位置する
ことがある。
導体基板１をエツチングしＶ字＃を形成するＯ 次にマスク材を除去した後、７字溝を含む半導体基板１
の表面に素子間分離膜５を形成し、さらにその上に多結
晶シリコン層６を成長させる０しかる後、７字溝の底部
が露出するまで半導体基板１をその裏面側から研摩によ
って除去し、第４図に示した形状を得る０ この様に電気的に分離された島状の半導体基板１内に各
種の半導体素子が形成されるわけであるが、従来は第２
図に示すように半導体基板１の外周部までチップが配列
されるため、外周部の一部に素子間分離領域が位置する
ことがある。
この様な場金次に述べるような欠点があった０（１）一
般に７字溝の深さは、 １０〜１００μｍにも及ぶ友め
上記構造な形成して行く段階で歪が発生し易く、機械的
なショックで特に素子間分離領域の部分を伝わって内側
にクラックが生じやすい。
般に７字溝の深さは、 １０〜１００μｍにも及ぶ友め
上記構造な形成して行く段階で歪が発生し易く、機械的
なショックで特に素子間分離領域の部分を伝わって内側
にクラックが生じやすい。
（２）半導体基板１に形成する多結晶シリコン層ｉは、
補強材としての役目をはたすため、２００μｍ前後の厚
みを必要とし、特に素子間分離領域の部分においては、
内部応力が集中しやすい。半導体ウェハな機械的に切断
し、チップとする際には。
補強材としての役目をはたすため、２００μｍ前後の厚
みを必要とし、特に素子間分離領域の部分においては、
内部応力が集中しやすい。半導体ウェハな機械的に切断
し、チップとする際には。
クラックが生じやすく、内側に形成されている半導体素
子まで至ると半導体素子が劣化してしまう。
子まで至ると半導体素子が劣化してしまう。
［発明の目的］
本発明は、上記の点に鑑みなされたもので、従来の欠点
をすべて解決できる絶縁物分離型半導体装置を提供する
ことを目的とする。
をすべて解決できる絶縁物分離型半導体装置を提供する
ことを目的とする。
［発明の概要コ
本発明は絶縁物分離基板内に形成される絶縁物分離領域
の一部に絶縁分離された素子を取り囲むように格子を形
成し、支持体である多結晶シリコンを半導体基板の一部
から成る単結晶の格子によって絶縁物分離基板の強度を
増加させることができる。
の一部に絶縁分離された素子を取り囲むように格子を形
成し、支持体である多結晶シリコンを半導体基板の一部
から成る単結晶の格子によって絶縁物分離基板の強度を
増加させることができる。
［発明の実施例コ
以下この発明の実施例を第１図及び第２図を参照して説
明する。
明する。
第１図は、半導体基板１１の上にチップが配置された状
態を示す。第２図はＡ −Ａ’部分に形成されたチップ
ａｌ、１ｓの断面図を示す◇ 第２図（６）において、１１は半導体基板である。まず
。
態を示す。第２図はＡ −Ａ’部分に形成されたチップ
ａｌ、１ｓの断面図を示す◇ 第２図（６）において、１１は半導体基板である。まず
。
この半導体基板１１の表面に８１０１−？ ５１３Ｎ４
などのマスク材１２を形成する。
などのマスク材１２を形成する。
次に、マスク材１２をフォトリソ技術により所望のパタ
ーンにエツチングすることにより、第２図（Ｂ）に示す
ようにマスク材１２に素子間分離領域用の開口部１３を
形成する。この時従来の方法と異なる所は、素子間分離
領域の中間に形成し几マスク材１２と半導体基板１１の
最外周部に形成したマスク材１２が連続して形成されて
いることである。
ーンにエツチングすることにより、第２図（Ｂ）に示す
ようにマスク材１２に素子間分離領域用の開口部１３を
形成する。この時従来の方法と異なる所は、素子間分離
領域の中間に形成し几マスク材１２と半導体基板１１の
最外周部に形成したマスク材１２が連続して形成されて
いることである。
この様な構造は第１図に示したパターンの配置によって
容易に得る事ができる。
容易に得る事ができる。
すなわちフォトリソ技術で使用するガラスマスクにおい
て、半導体基体の有効面積内のみにチップパターンを形
成し、たとえばネガタイプのレジストを使用する時はチ
ップパターン上を膜面とし、残り全面に光を透過させる
事によってマスク材である旧Ｏｓ膜１２を図示した様に
残すことができる。
て、半導体基体の有効面積内のみにチップパターンを形
成し、たとえばネガタイプのレジストを使用する時はチ
ップパターン上を膜面とし、残り全面に光を透過させる
事によってマスク材である旧Ｏｓ膜１２を図示した様に
残すことができる。
上記の様に開口部１３を形成した後１次に８１０ｆｉ膜
１２なマスクとしてＫＯＨなどにより半導体基板１１を
異方性エツチングすることにより、半導体基板１１に開
口部１３に対応しｔ所のみ第２図（ｑに示すように７字
溝を形成する。
１２なマスクとしてＫＯＨなどにより半導体基板１１を
異方性エツチングすることにより、半導体基板１１に開
口部１３に対応しｔ所のみ第２図（ｑに示すように７字
溝を形成する。
次に８１０３膜１２を除去した後％ Ｖ字溝１４を含む
半導体基板１１の表面に第２図（ロ）に示すように素子
間分離膜１５を形成し、さらにその上に支持体層として
多結晶シリコン層１６を成長させる。しかる後、半導体
基板１１の裏面からＶ字＃ｌ１４の底部が露出するまで
研摩などによって除去し第２図（ト）に示すような絶縁
物分離基板が製造される。
半導体基板１１の表面に第２図（ロ）に示すように素子
間分離膜１５を形成し、さらにその上に支持体層として
多結晶シリコン層１６を成長させる。しかる後、半導体
基板１１の裏面からＶ字＃ｌ１４の底部が露出するまで
研摩などによって除去し第２図（ト）に示すような絶縁
物分離基板が製造される。
この様に電気的に分離され九島状の半導体基板１１内に
各樵の半導体素子が形成され、ブレードカッター等で点
線１７の所で機械的に切断され、各チップ状に分離され
る。
各樵の半導体素子が形成され、ブレードカッター等で点
線１７の所で機械的に切断され、各チップ状に分離され
る。
なお上記の実施例では、判り易くする為１チツプの中の
周辺のみに素子間分離領域がある場合で説明し九が、１
チツプ中に複数個の素子間分離領域が形成され、複数個
の島状の半導体基板１１が存在するようなチップの場合
でも同じである。
周辺のみに素子間分離領域がある場合で説明し九が、１
チツプ中に複数個の素子間分離領域が形成され、複数個
の島状の半導体基板１１が存在するようなチップの場合
でも同じである。
［発明の効果］
以上の説明から明らかなように、本発明の絶縁物分離基
板の製造方法では単結晶の半導体基板１１が各チップの
周囲を格子状にとり囲む様に形成されるＣ したがって、半導体基板の強度、ひいては多結晶シリコ
ン層を成長させ念時の基板の強度、さらには仕上り状態
における絶縁物分離基板の強度が充分保九れ、従来に比
較してカケやワレの発生度が大幅に低減することができ
る。
板の製造方法では単結晶の半導体基板１１が各チップの
周囲を格子状にとり囲む様に形成されるＣ したがって、半導体基板の強度、ひいては多結晶シリコ
ン層を成長させ念時の基板の強度、さらには仕上り状態
における絶縁物分離基板の強度が充分保九れ、従来に比
較してカケやワレの発生度が大幅に低減することができ
る。
さらに、絶縁物分離基板の外周部から溝がなくなる事に
よって周辺から中心に向ってのクラックの発生が防止で
き半導体素子の歩留りを大幅に向上することができる。
よって周辺から中心に向ってのクラックの発生が防止で
き半導体素子の歩留りを大幅に向上することができる。
第１図は本発明実施例の絶縁物分離基板上にチップが配
列された状ｌＩＩな示す平面図、第２図は本発明の実施
例を示す断面図、第３図及び第４図は従来例の平面図及
び断面図を示すものである。 ｌ】・・・半導体基板 １２・・・マスク材１３・
・・開口部 １４・・・Ｖ字溝１５・・・素子
間分離膜 １６・・・多結晶シリコン層１７・・・各
チップの切断個所 第１図 第３図
列された状ｌＩＩな示す平面図、第２図は本発明の実施
例を示す断面図、第３図及び第４図は従来例の平面図及
び断面図を示すものである。 ｌ】・・・半導体基板 １２・・・マスク材１３・
・・開口部 １４・・・Ｖ字溝１５・・・素子
間分離膜 １６・・・多結晶シリコン層１７・・・各
チップの切断個所 第１図 第３図
Claims (1)
- 第１の半導体基板の表面にマスク材を形成し、このマス
ク材の所定領域に開口部を形成する工程と、前記マスク
材をマスクとして、前記開口部に対応する第１の半導体
基板にＶ字形の溝を形成する工程と、マスク材を除去し
た後、前記溝を含む第１の半導体基板の表面に素子間分
離用の絶縁膜を形成し、さらにその上に第２の半導体層
を積層する工程と、前記溝の底部が露出するまで前記第
１の半導体基板を裏面側から除去する工程と、絶縁分離
された島状の第１の半導体基板に少なくとも１つ以上の
Ｐ・Ｎ接合の半導体素子を形成する工程とからなる絶縁
物分離型半導体装置において、互いに絶縁分離された素
子間の絶縁物分離領域に第２の半導体層と第１の半導体
基板によつて前記素子を取り囲むように配置した事を特
徴とする絶縁物分離型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266333A JPS61144840A (ja) | 1984-12-19 | 1984-12-19 | 絶縁物分離型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266333A JPS61144840A (ja) | 1984-12-19 | 1984-12-19 | 絶縁物分離型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144840A true JPS61144840A (ja) | 1986-07-02 |
Family
ID=17429471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266333A Pending JPS61144840A (ja) | 1984-12-19 | 1984-12-19 | 絶縁物分離型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144840A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299359A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 半導体装置 |
| JPH01185935A (ja) * | 1988-01-21 | 1989-07-25 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-12-19 JP JP59266333A patent/JPS61144840A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299359A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electronics Corp | 半導体装置 |
| JPH01185935A (ja) * | 1988-01-21 | 1989-07-25 | Toshiba Corp | 半導体装置の製造方法 |
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