JPH04251960A - 半導体ウエハおよび半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置のダイシングラインの構造に関する。

【０００２】半導体装置は、一般的に１枚のウエハ内に
多数のチップを形成し、その後ウエハを分割して各チッ
プを取出す。ウエハ分割は、主としてウエハ内に形成し
たダイシングライン領域をソーでスクライブ（切断）す
ることによって行なわれる。このスクライブ工程の際、
チップに及ぼす影響を極力小さくするようなダイシング
ラインの構造が望まれている。

【０００３】

【従来の技術】図２に、従来の技術によるダイシングラ
インの構造を示す。（Ａ）はスクライブ前のダイシング
ラインの構造を示し、（Ｂ）はスクライブ中のダイシン
グラインを示し、（Ｃ）はウエハとチップとの関係を示
す。

【０００４】図２（Ｃ）に示すように、半導体ウエハ１
０は多数のチップ領域３に分割される。各チップ領域３
に、半導体装置を構成すべきチップ構造を形成した後、
各チップ領域をダイシングラインでスクライブすること
によって分離する。

【０００５】図２（Ａ）は、１つのダイシングラインの
概略構造を断面で示す。隣接するチップ領域３ａと３ｂ
との間にダイシングライン２が形成されている。ダイシ
ングライン２には、酸化膜等の表面保護膜４も形成され
ず、シリコンの単結晶半導体ウエハ１の表面が直接露出
している。各チップにおいては、ダイシングライン２よ
りも内側にそれぞれチップ領域が確保され、ＩＣ等の半
導体装置が形成されている。

【０００６】図２（Ｂ）は、ウエハから各チップを分離
するスクライブ工程を概略的に示す断面図である。ダイ
シングソー１２によって、ウエハのダイシングライン２
を切断する。単結晶半導体ウエハ１の表面は、ダイシン
グソー１２によって切削される。半導体ウエハ１の全厚
さを切削するフルカット方式と、半導体ウエハ１の途中
まで切削するハーフカット方式とがある。いずれの方式
においても、ダイシングソー１２が単結晶半導体ウエハ
１を切削していく時に、周囲の結晶に転位、ヒビ、カケ
等の欠陥１１が発生する。このため、これらの欠陥が半
導体装置の性能を劣化させないようにするため、ダイシ
ングラインとチップ内のボンディングパッド、半導体素
子等との間の間隔は十分長くとる必要があった。このた
め、チップサイズを半導体装置形成に必要な面積よりも
かなり大きくする必要があった。

【０００７】

【発明が解決しようとする課題】上述のような従来の技
術によれば、チップサイズが大きくなることにより、ウ
エハあたりの製品取得数を多くすることができない。ま
た、チップ間の間隔を十分とっても、必ずしもチップの
カケ、結晶性の破壊を含む領域に対して十分マージンが
あるとは言えない。スクライブ条件によっては、ボンデ
ィングパッドおよび素子領域にまでカケや破壊が発生し
、歩留まりが低下するといった問題が生じている。

【０００８】本発明の目的は、このようなチップのカケ
、結晶性の破壊を防止することのできるダイシングライ
ンを有する半導体装置を提供することである。

【０００９】

【課題を解決するための手段】本発明の半導体ウエハは
、ダイシングラインに多結晶半導体で充填した溝を有す
る。スクライビングは、この多結晶半導体で充填した溝
の部分で行なうか、または溝と溝に挾まれた領域で行な
う。

【００１０】

【作用】スクライブする領域を多結晶半導体で充填した
溝で形成するか、またはスクライブする領域とチップ領
域との間に多結晶半導体で充填した溝を配置することに
より、表面切削領域で生じた結晶欠陥やヒビが、チップ
領域に伝達されるまでに必ず多結晶半導体領域に出会う
。

【００１１】多結晶半導体は、それ自体の中に多くの粒
界を有し、結晶欠陥やヒビ等を伝達しにくい性質を有す
る。さらに、多結晶半導体と単結晶半導体とが境界を形
成すると、スクライブ時の応力等は結晶の界面で遮断さ
れやすい。

【００１２】このようにして、スクライブ分割時の機械
的応力によるチップのカケ、結晶性の破壊がチップ内に
まで及ばないようにすることができる。

【００１３】

【実施例】図１は、本発明の実施例によるスクライブラ
イン構造の２つの構成を示す。図１（Ａ）において、シ
リコン等の単結晶半導体ウエハ１内には複数のチップが
形成され、チップ３ａと３ｂとはその間にダイシングラ
イン２を挾んで隣接している。ダイシングライン２の部
分には、単結晶半導体ウエハ１表面に多結晶半導体で充
填した溝６が形成されている。この溝６の幅はダイシン
グソーの刃の幅より十分大きく取る。スクライブは、こ
の多結晶半導体で充填した溝６の部分において行なう。

【００１４】多結晶半導体は、単結晶半導体に比較して
柔軟性に富み、多結晶半導体で充填した溝６の部分をス
クライブする間においては、チップのカケや結晶性の破
壊が生じにくい。

【００１５】多結晶半導体で充填した溝６を貫通してよ
り深いスクライブが行なわれる際には、単結晶半導体ウ
エハ１にカケや結晶性の破壊が生じ得るが、多結晶半導
体で充填した溝６の深さを十分なものとすることにより
、これらの欠陥は実質的に半導体装置の性能に悪影響を
及ぼさない。多結晶半導体で充填した溝６の幅は、ダイ
シングソーによって切削を行なうのに十分な幅とする。 また、多結晶半導体で充填した溝６の深さは、たとえば
表面型半導体素子の活性領域の深さの数倍ないし１０倍
程度とする。エピタキシャル層を備えたバイポーラ半導
体装置の構造のような場合には、多結晶半導体で充填し
た溝６の深さは、チップ領域の素子領域の深さの１〜１
０倍程度とするのがよい。

【００１６】図１（Ｂ）は、ダイシングラインの他の構
成を示す。ダイシングライン２の表面領域には、一対の
多結晶半導体で充填した溝７、８が形成される。ダイシ
ングソーによりスクライブする領域は、これらの溝７、
８に挾まれた領域とする。すなわち、図１（Ａ）の溝６
が、図１（Ｂ）では一対の溝７、８とその間の単結晶半
導体領域によって形成されているのと等価である。ダイ
シングソーによって溝７、８の間の単結晶半導体領域を
切削する際、切削された領域からヒビや結晶欠陥が発生
しても、これらはチップ領域に伝達しようとする際、多
結晶半導体で充填した溝７、８の領域で阻止される。

【００１７】なお、溝７、８の間隔を狭めて、スクライ
ブする領域と溝７、８とが重なるようにしてもよい。こ
のようにして、ダイシングライン２の幅を狭くしてもダ
イシングラインに隣接するチップ領域にチップのカケや
結晶の破壊が及ぶことが防止される。

【００１８】図３は、本発明の他の実施例による半導体
装置を示す。（Ａ）〜（Ｄ）は、製造プロセスにしたが
った４つの状態を示す。図３（Ａ）は、単結晶半導体ウ
エハ１にフィールド酸化領域１３を形成した状態を示す
。これらフィールド酸化領域は、その後Ｕ溝分離を形成
する領域に形成されている。

【００１９】図３（Ｂ）は、Ｕ溝分離のためフィールド
酸化領域１３を貫通して溝１４を形成する工程を示す。 このＵ溝形成の工程と同時に、スクライブ領域において
一対の溝１６を形成する。

【００２０】図３（Ｃ）に示すように、溝形成後、表面
を酸化し、酸化膜１７を形成した後、多結晶半導体を堆
積し、多結晶半導体層１８を形成する。溝１４、１６は
、この多結晶半導体層１８によって充填される。なお、
多結晶半導体充填前にチャネルストップ等のイオン注入
等を行なってもよい。

【００２１】このようにして、チップ内領域においては
Ｕ溝分離１４が形成され、ダイシングライン領域におい
ては、酸化膜で囲まれた多結晶半導体充填溝が形成され
る。その後、表面を研磨すること等により、表面上の多
結晶半導体層１８を除去し、図３Ｄの構成を得る。

【００２２】その後、少なくとも分離用Ｕ溝１４の表面
は酸化する。図中左側に示した一対の酸化膜１７で覆わ
れた多結晶半導体１８を充填した溝１６は、その間にダ
イシングを行なう領域を画定したダイシングガイドライ
ンを形成している。

【００２３】このような構成によれば、チップ領域内に
おけるＵ溝分離を形成する工程と同時に、ダイシングラ
インにおける多結晶半導体を充填した溝を形成すること
ができる。

【００２４】また、多結晶半導体を充填した溝の表面を
酸化膜等の絶縁膜で覆うことにより、チップ周辺部での
パッシベーションに役立てることができる。なお、図３
においては、多結晶半導体で充填した溝１６の側面およ
び底面が酸化膜等の絶縁膜１７で覆われたが、底面の酸
化膜は省略してもよい。

【００２５】図４は、本発明の他の実施例による半導体
装置の構成を示す。単結晶半導体ウエハ１のダイシング
ライン２の領域に、溝６が形成され、多結晶半導体９が
充填されている。さらに、多結晶半導体９と溝６の側面
との間に酸化膜等の絶縁膜２１が形成されている。

【００２６】スクライブは、溝６内の多結晶半導体９の
領域において行なう。多結晶半導体の領域でスクライブ
を行なうことにより、カケや結晶性の破壊が発生しにく
い。さらに、たとえ発生してもそれらのカケや破壊は多
結晶半導体９の内部で終端しやすい。さらに、単結晶半
導体ウエハ１の領域との間には絶縁膜２１が形成されて
おり、この絶縁膜２１によってヒビや破壊は遮断されや
すい。この絶縁膜２１は、さらにチップ領域のパッシベ
ーションとしても役立つ。

【００２７】以上の実施例において、単結晶半導体ウエ
ハは、たとえばシリコン単結晶であり、多結晶半導体は
たとえば多結晶シリコンである。同一材料を使えば熱膨
脹係数等がほぼ同一となり、高温工程による影響が少な
い。多結晶半導体で充填された溝をダイシングラインに
１本または２本形成する場合を説明したが、さらに多く
の多結晶半導体で充填された溝を形成してもよい。

【００２８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００２９】

【発明の効果】以上説明したように、本発明によれば、
スクライブ分割時の機械的応力がチップ内部まで及びに
くい。ダイシングラインとボンディングパッド、半導体
素子との間の間隔を十分とる必要がなくなる。

【００３０】このため、チップサイズを縮小し、単位面
積あたり取得する製品の数を多くすることができる。

【図面の簡単な説明】

【図１】本発明の実施例による２つの構成を概略的に示
す断面図である。（Ａ）はダイシングラインに１本の多
結晶半導体で充填された溝を形成した構成であり、（Ｂ
）はダイシングラインに一対の多結晶半導体で充填され
た溝を形成した構成を示す。

【図２】従来の技術を説明するための図である。（Ａ）
はスクライブ前のダイシングラインの構成を示す断面図
、（Ｂ）はスクライブ中のダイシングラインの構成を示
す断面図、（Ｃ）はウエハとチップとの関係を示す平面
図である。

【図３】本発明の他の実施例による半導体装置の製造プ
ロセス中の４つの状態を示す断面図である。

【図４】本発明の他の実施例による半導体装置の断面図
である。

【符号の説明】

１　　　　単結晶半導体ウエハ ２　　　　ダイシングライン ３　　　　チップ ４　　　　表面保護膜 ６、７、８　　　　多結晶半導体で充填された溝９　　
　　多結晶半導体 １４、１６　　　　溝 １８　　多結晶半導体 １７、２１　　　　絶縁膜

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ダイシングラインに多結晶半導体で充
   填した溝を有することを特徴とする半導体ウエハ。
2. 【請求項２】　　前記溝がチップ端部より内側に形成さ
   れている請求項１記載の半導体ウエハ。
3. 【請求項３】　　半導体ウエハにおける一方の表面に行
   列状の多数のチップ領域を構成する工程と、前記多数の
   チップ領域を分割するように隣接するチップ領域間に設
   けられたダイシングラインにおいて、前記各ダイシング
   ライン内に長さ方向に沿って、多結晶半導体で充填され
   た少なくとも１本の溝を形成する工程と、前記ダイシン
   グラインに沿って、前記半導体ウエハを分割する工程と
   を有することを特徴とする半導体装置の製造方法。