JPS58137228A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58137228A JPS58137228A JP57019329A JP1932982A JPS58137228A JP S58137228 A JPS58137228 A JP S58137228A JP 57019329 A JP57019329 A JP 57019329A JP 1932982 A JP1932982 A JP 1932982A JP S58137228 A JPS58137228 A JP S58137228A
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にダイシング
方法の改ＪＬＫ係る。
方法の改ＪＬＫ係る。
半導体装置の製造工程には、半導体ウエノ・−から個々
のチッグを切シ出すためのグイシング工程が含まれる。
のチッグを切シ出すためのグイシング工程が含まれる。
このダイシング工程は、所謂ウニハーニ程を終了して素
子および配線等が形成され九ウェハーをブレードダイデ
ー等によシ切削、切断するものである。
子および配線等が形成され九ウェハーをブレードダイデ
ー等によシ切削、切断するものである。
第１図はウニハーニ程を終了したウエノ・−の一部を示
す平面図である。同図において、付点領域１は素子が形
成されたチップ領域である。
す平面図である。同図において、付点領域１は素子が形
成されたチップ領域である。
各チップ領域１の間には素子の形成されていなイ切ＩＩ
Ｉ 用（Ｄスペース（以下ダイシングラインと言う）２
が設けられている。ダイシングに際しては、切削マシー
ンによシこのダイシングライン２に沿ってウェハーを切
削、切断し、各チップ領域１を分離する方法が従来行な
われている０〔従来技術の間聴点〕 上記従来のダイシング方法では、ダイシングの際にダイ
シングライン２を越えてチッグ領域１の内部に亘ってク
ラックが発生し、これが歩留多低下および半導体装置の
信頼性を低下する原因になるといりた問題があり九。
Ｉ 用（Ｄスペース（以下ダイシングラインと言う）２
が設けられている。ダイシングに際しては、切削マシー
ンによシこのダイシングライン２に沿ってウェハーを切
削、切断し、各チップ領域１を分離する方法が従来行な
われている０〔従来技術の間聴点〕 上記従来のダイシング方法では、ダイシングの際にダイ
シングライン２を越えてチッグ領域１の内部に亘ってク
ラックが発生し、これが歩留多低下および半導体装置の
信頼性を低下する原因になるといりた問題があり九。
不発明社上記事情に鑑みてなされ九もので、ダイシング
の際のクラック発生を顕著に抑制し得、もって歩留り向
上および信頼性の向上を達成することができる半導体装
置の製造方法を提供するものである。
の際のクラック発生を顕著に抑制し得、もって歩留り向
上および信頼性の向上を達成することができる半導体装
置の製造方法を提供するものである。
不発＃４Ｆｉウェハー、工程においてダイシングライン
領域に軟質金属被膜を形成し、この軟質金属被膜を形成
したダイシングラインに沿ってウェハーを切削、切断す
ることを特徴とするものである。
領域に軟質金属被膜を形成し、この軟質金属被膜を形成
したダイシングラインに沿ってウェハーを切削、切断す
ることを特徴とするものである。
本発明における軟質金属被膜としては／４ツシベーシ、
ン農として用いられている酸化層等よりもやわらかい金
属被層なら何を珀いてもよく、例えばアルミニウム勢、
半導体装置の配線材料として従来から用いられている金
属の被膜を用第２図を参照して本発明を説明すると、本
発明ではチップ領域１上のダイシングライン領域２に、
図中斜線を付して示す上記軟質金属被膜３を形成し、こ
れを従来と同様の方法でダイシングするものである。な
お、図中３は軟質金属被膜の平面的な位置を示している
にすぎない。
ン農として用いられている酸化層等よりもやわらかい金
属被層なら何を珀いてもよく、例えばアルミニウム勢、
半導体装置の配線材料として従来から用いられている金
属の被膜を用第２図を参照して本発明を説明すると、本
発明ではチップ領域１上のダイシングライン領域２に、
図中斜線を付して示す上記軟質金属被膜３を形成し、こ
れを従来と同様の方法でダイシングするものである。な
お、図中３は軟質金属被膜の平面的な位置を示している
にすぎない。
即ち、ウェハ一工程を終了した半導体ウェハーは半導体
基板上に一層以上の絶縁物層あるい紘配線層等が積層さ
れ九構造を有しておシ、前記軟質金属被、膜３はその何
層目に形成してもよい〇ただし、軟質金属被膜Ｓを配線
と同じ金ｊＩＩ＃″料で形成し、かつ配線工程と同一の
工程で形成するようにすれば、何ら工程数を増加するこ
となく本発明を実施することができる〇 上記本発明によれば、ダイシングライン領域２に形成さ
れた軟質金属被Ｊ［３の粘着作用にょル、ダイシングの
際にチップ領域１の内部方向に発生するクラ、りや欠け
を顕著に防止することができるｄ また、クラックや欠けの発生と、ダイシング速度との間
には比例関係が存在するから、上記の効果はダイシング
速度の向上にもつながる。
基板上に一層以上の絶縁物層あるい紘配線層等が積層さ
れ九構造を有しておシ、前記軟質金属被、膜３はその何
層目に形成してもよい〇ただし、軟質金属被膜Ｓを配線
と同じ金ｊＩＩ＃″料で形成し、かつ配線工程と同一の
工程で形成するようにすれば、何ら工程数を増加するこ
となく本発明を実施することができる〇 上記本発明によれば、ダイシングライン領域２に形成さ
れた軟質金属被Ｊ［３の粘着作用にょル、ダイシングの
際にチップ領域１の内部方向に発生するクラ、りや欠け
を顕著に防止することができるｄ また、クラックや欠けの発生と、ダイシング速度との間
には比例関係が存在するから、上記の効果はダイシング
速度の向上にもつながる。
更に、クラック等の減少によって半導体装置の信頼性を
も向上することができる。
も向上することができる。
厚す４５０ ＩＩｍ、直径７６−のシリコンウェハーを
用い、常法に従ってウェハ一工程を実施することにより
第３図に示す断面構造を得九〇同図において、４はシリ
コン基板である。骸シリコン基［４上には、前記ダイシ
ングライン領域２以外の領域、即ち、チップ領域１を榎
う膜厚１μｍのシリコン酸化Ｊ１５が形成されている。
用い、常法に従ってウェハ一工程を実施することにより
第３図に示す断面構造を得九〇同図において、４はシリ
コン基板である。骸シリコン基［４上には、前記ダイシ
ングライン領域２以外の領域、即ち、チップ領域１を榎
う膜厚１μｍのシリコン酸化Ｊ１５が形成されている。
このシリコン酸化１１１ｊ上には膜厚ＩＩＩｍのアルミ
ニウム配線層６が形成されている。更にその上には、チ
ップ領域１上を機う膜厚１μｍｏｓｙシペーシ、ン展（
ｐ８Ｇｍ）ｙが形成されている。他方、シリコン基板４
０表ｍが露出されたダイシングライン領域２には膜厚１
ｊｇｍのアルミニウム属からなる軟質金属被膜３が形
成されている。回申、ダイシングライン領域２０幅ａは
８０μｍであり、軟質金属被１１１！３の幅すは６０μ
ｍである。また、この軟質金属被膜３は前記アルミニウ
ム配線層６の形成と同時に形成されたものである。
ニウム配線層６が形成されている。更にその上には、チ
ップ領域１上を機う膜厚１μｍｏｓｙシペーシ、ン展（
ｐ８Ｇｍ）ｙが形成されている。他方、シリコン基板４
０表ｍが露出されたダイシングライン領域２には膜厚１
ｊｇｍのアルミニウム属からなる軟質金属被膜３が形
成されている。回申、ダイシングライン領域２０幅ａは
８０μｍであり、軟質金属被１１１！３の幅すは６０μ
ｍである。また、この軟質金属被膜３は前記アルミニウ
ム配線層６の形成と同時に形成されたものである。
上記構造のウェハーを製造した後、ブレードダイサー（
ＤＩｇＣＯ製ＤムＤ り ２Ｈ５）により切込深さ４０
０μｍ１切削速度８０−の条件でダイシングを行なって
、約５−口のチップを切り出し九〇このと龜の欠けやひ
び割れによる不良発生率は０．４饅であった。
ＤＩｇＣＯ製ＤムＤ り ２Ｈ５）により切込深さ４０
０μｍ１切削速度８０−の条件でダイシングを行なって
、約５−口のチップを切り出し九〇このと龜の欠けやひ
び割れによる不良発生率は０．４饅であった。
これに対して、第３図における軟質金属被膜３を形成ａ
ムを除いて全く同様に製造されたウェハーを上記と同一
の条件でダイシングしたところ、欠けおよびひび割れに
よる不良発生率は０．５吸であり九。従りて、本発明の
適用によ）ダイシング時の不良発生率４ｏ、ｔｓ低減゛
できたことになる０これは正味１ｇ６の製品歩留ｐ向上
を意味し、その実際上の効果は極めて大なるものである
◇ なお、上記実施例はダイシングライン領域上Ｆ シ９
：ＩンＩｌｌ化１１５も・皆ツシペーシ、７１１１７４
影成しないで本発明を適用したものであるが、これらの
何れか一方あるいは双方をダイシングライン領域上に形
成して本発明を適用した場合にも同様の効果を得ること
かできる。
ムを除いて全く同様に製造されたウェハーを上記と同一
の条件でダイシングしたところ、欠けおよびひび割れに
よる不良発生率は０．５吸であり九。従りて、本発明の
適用によ）ダイシング時の不良発生率４ｏ、ｔｓ低減゛
できたことになる０これは正味１ｇ６の製品歩留ｐ向上
を意味し、その実際上の効果は極めて大なるものである
◇ なお、上記実施例はダイシングライン領域上Ｆ シ９
：ＩンＩｌｌ化１１５も・皆ツシペーシ、７１１１７４
影成しないで本発明を適用したものであるが、これらの
何れか一方あるいは双方をダイシングライン領域上に形
成して本発明を適用した場合にも同様の効果を得ること
かできる。
以上詳述したように、本発明によればダイシングの際の
不良発生率を低減することにより歩貿りを向上し、更に
は信頼性をも向上し得る半導体装置の製造方法を提供で
きるものである。
不良発生率を低減することにより歩貿りを向上し、更に
は信頼性をも向上し得る半導体装置の製造方法を提供で
きるものである。
絽１図社従来のダイシング方法を示す説明図、第２図は
本発明におけるダイシング方法を示す説明図、 １１１
３図は本発明の一実施例におけるダイシング直前のウェ
ハーを示す断面図である。 １・・・チップ領域、２・・・ダイシングライン領域、
３・・・軟質金属被膜、４・・・シリコンウェハー、５
・・・シリコン酸化層、６・・・アルミニウム配線層、
７・・・パッジページ、／ｉ［。
本発明におけるダイシング方法を示す説明図、 １１１
３図は本発明の一実施例におけるダイシング直前のウェ
ハーを示す断面図である。 １・・・チップ領域、２・・・ダイシングライン領域、
３・・・軟質金属被膜、４・・・シリコンウェハー、５
・・・シリコン酸化層、６・・・アルミニウム配線層、
７・・・パッジページ、／ｉ［。
Claims (3)
- （１） ウニハーニ横においてダイシングライン領域
に軟質金属被膜を形成し、この軟質金属被膜を形成した
ダイシングラインに沿ってウェハーを切断することによ
シダイシングを行なう工程を具備したことを特徴とする
半導体装置の製造方法◎ - （２）前記軟質金属被膜としてアルミ＋−ウム膜を用い
ることを特徴とする特許請求の範囲第（１）項記載の半
導体装置の製造方法。 - （３） 前記アルミニウム族をウニノー一工程におい
てアルミニウム配線形成と同時に形成することｔ−％黴
とする％軒請求の範囲第（２）項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019329A JPS58137228A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019329A JPS58137228A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58137228A true JPS58137228A (ja) | 1983-08-15 |
Family
ID=11996365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019329A Pending JPS58137228A (ja) | 1982-02-09 | 1982-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137228A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253241A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体ウエハ−のスクライブ方法 |
| FR2572218A1 (fr) * | 1984-10-23 | 1986-04-25 | Labo Electronique Physique | Procede de decoupe de composants electroniques sur un substrat semi-conducteur |
| JPS62282460A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コ−ポレ−シヨン | ブリツジ・メタル構造物を持つダイを有する半導体ウエ−ハおよびその製造方法 |
| US5665655A (en) * | 1992-12-29 | 1997-09-09 | International Business Machines Corporation | Process for producing crackstops on semiconductor devices and devices containing the crackstops |
| US5763057A (en) * | 1992-01-06 | 1998-06-09 | Rohm Co., Ltd. | Semiconductor chip having a dummy pattern |
| WO1998058407A1 (de) * | 1997-06-16 | 1998-12-23 | Siemens Aktiengesellschaft | Bauteilträger für multi-chip-module |
-
1982
- 1982-02-09 JP JP57019329A patent/JPS58137228A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253241A (ja) * | 1984-05-30 | 1985-12-13 | Oki Electric Ind Co Ltd | 半導体ウエハ−のスクライブ方法 |
| FR2572218A1 (fr) * | 1984-10-23 | 1986-04-25 | Labo Electronique Physique | Procede de decoupe de composants electroniques sur un substrat semi-conducteur |
| JPS62282460A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コ−ポレ−シヨン | ブリツジ・メタル構造物を持つダイを有する半導体ウエ−ハおよびその製造方法 |
| US5763057A (en) * | 1992-01-06 | 1998-06-09 | Rohm Co., Ltd. | Semiconductor chip having a dummy pattern |
| US5665655A (en) * | 1992-12-29 | 1997-09-09 | International Business Machines Corporation | Process for producing crackstops on semiconductor devices and devices containing the crackstops |
| WO1998058407A1 (de) * | 1997-06-16 | 1998-12-23 | Siemens Aktiengesellschaft | Bauteilträger für multi-chip-module |
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