JPS62112348A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62112348A JPS62112348A JP60251852A JP25185285A JPS62112348A JP S62112348 A JPS62112348 A JP S62112348A JP 60251852 A JP60251852 A JP 60251852A JP 25185285 A JP25185285 A JP 25185285A JP S62112348 A JPS62112348 A JP S62112348A
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- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000011347 resin Substances 0.000 claims abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にダイシング
方法の改良に係る。
方法の改良に係る。
半導体装置の製造工程には、半導体ウェハーから個々の
チップを切り出すためのダイシング工程が含まれる。
チップを切り出すためのダイシング工程が含まれる。
このダイシング工程は、いわゆるウェハー工程を終了し
て素子および配線等が形成されたウェハーをブレードダ
イサー等により切削，切断するものである。
て素子および配線等が形成されたウェハーをブレードダ
イサー等により切削，切断するものである。
第３図はウェハー工程を終了したウェハーの一部を示す
平面図である。同図において、付点領域１は素子が形成
されたチップ領域である。各チップ領域１の間には素子
の形成されていない切削用のスペース（以下ダイシング
ラインと言う）２が設けられている。ダイシングに際し
ては、切削マシーンによりこのダイシングライン２に沿
ってウェハーを切削，切断し，各チップ領域】を分離す
る方法が従来行なわれている。
平面図である。同図において、付点領域１は素子が形成
されたチップ領域である。各チップ領域１の間には素子
の形成されていない切削用のスペース（以下ダイシング
ラインと言う）２が設けられている。ダイシングに際し
ては、切削マシーンによりこのダイシングライン２に沿
ってウェハーを切削，切断し，各チップ領域】を分離す
る方法が従来行なわれている。
従来のダイシング方法では，ダイシングの際にダイシン
グライン２を越えてチップ領域１の内部に亘ってクラッ
クが発生し、これが歩留り低下および半導体装置の信頼
性を低下する原因になるどいった問題があった。
グライン２を越えてチップ領域１の内部に亘ってクラッ
クが発生し、これが歩留り低下および半導体装置の信頼
性を低下する原因になるどいった問題があった。
本発明は上記事情に鑑みてなされたもので、ダイシング
の際のクラック発生を顕著に抑制し、もって歩留り向上
および信頼性の向上を達成することができる半導体装置
の製造方法を提供するものである。
の際のクラック発生を顕著に抑制し、もって歩留り向上
および信頼性の向上を達成することができる半導体装置
の製造方法を提供するものである。
本発明はウェハー工程においてダイシングライン上に樹
脂被膜を形成し、この樹脂被膜を形成したダイシングラ
インに沿ってウェハーを切削、切断することを特徴とす
るものである。
脂被膜を形成し、この樹脂被膜を形成したダイシングラ
インに沿ってウェハーを切削、切断することを特徴とす
るものである。
本発明における樹脂被膜としてはパッシベーション膜と
して用いられている酸化膜等よりもやわらかい樹脂被膜
なら何を用いてもよい。
して用いられている酸化膜等よりもやわらかい樹脂被膜
なら何を用いてもよい。
第１図を参照して本発明を説明すると９本発明ではチッ
プ領域１間のダイシングライン領域２に、図中斜線を付
して示す上記樹脂被膜３を形成し、これを従来と同様の
方法でダイシングするものである。なお１図中３は樹脂
被膜の平面的な位置を示しているにすぎない。即ちウェ
ハー工程を終了した半導体ウェハーは半導体基板」二に
一層以上の絶縁物層あるいは配線層等が積層された構造
を有している。本発明における樹脂被膜は最終工程の保
護膜と同時に形成できるため、工程数が増加することも
ない。
プ領域１間のダイシングライン領域２に、図中斜線を付
して示す上記樹脂被膜３を形成し、これを従来と同様の
方法でダイシングするものである。なお１図中３は樹脂
被膜の平面的な位置を示しているにすぎない。即ちウェ
ハー工程を終了した半導体ウェハーは半導体基板」二に
一層以上の絶縁物層あるいは配線層等が積層された構造
を有している。本発明における樹脂被膜は最終工程の保
護膜と同時に形成できるため、工程数が増加することも
ない。
本発明によれば、ダイシングライン領域２に形成された
樹脂液１１１３の粘着作用により、ダイシングの際にチ
ップ領域１の内部方向ｔこ発生するクラックや欠けを顕
著に防止することができ、クラックの減少により半導体
装置の信頼性は向上する。
樹脂液１１１３の粘着作用により、ダイシングの際にチ
ップ領域１の内部方向ｔこ発生するクラックや欠けを顕
著に防止することができ、クラックの減少により半導体
装置の信頼性は向上する。
また、クラックや欠けの発生と、ダイシング速度との間
には比例関係が存在するから、上記の効果はダイシング
速度の向上にもつながる。
には比例関係が存在するから、上記の効果はダイシング
速度の向上にもつながる。
更に、ダイシングライン領域が樹脂などの電気的絶縁被
膜におおわれていることは、ＩＣ組立工程のワイヤボン
ディング工程においても、ボンディングワイヤーとダイ
シングライン面との接触などによるショート不良発生を
防ぐことができ、特にフレームボンディングに代表され
るようなチップ面よりボンディングフィンガー面が低位
置となるボンディング方法においてはその効果は絶大で
ある。
膜におおわれていることは、ＩＣ組立工程のワイヤボン
ディング工程においても、ボンディングワイヤーとダイ
シングライン面との接触などによるショート不良発生を
防ぐことができ、特にフレームボンディングに代表され
るようなチップ面よりボンディングフィンガー面が低位
置となるボンディング方法においてはその効果は絶大で
ある。
厚さ４５０ｔＪｍ、直径１２５ｍａφのシリコンウェハ
ーを用い、通常のウェハー工程を実施すること―より第
２図に示す断面構造を得た。同図において、４はシリコ
ン基板である。又シリコン基板４上には、前記ダイシン
グライン領域２以外の領域、即ち。
ーを用い、通常のウェハー工程を実施すること―より第
２図に示す断面構造を得た。同図において、４はシリコ
ン基板である。又シリコン基板４上には、前記ダイシン
グライン領域２以外の領域、即ち。
チップ領域１を覆う膜厚１坤のシリコン酸化膜５が形成
されている。このシリコン酸化膜５上には膜厚１−のア
ルミニュウム配線層６が形成されている。更にその上に
は、チップ領域１上を覆う膜厚１趨のパッシベーション
膜（ＰＳＧ膜）７が形成されている。他方、シリコン基
板４の表面が露出されたダイシングライン領域２には膜
厚約１０μｍのポリイミド被膜３が形成されている。図
中、ダイシングライン領域２の幅ａは８０／ｆｆｉであ
り、ポリイミド被膜３のａｂは幅ａと等しいかまたはそ
れ以上の値である。このポリイミド被膜３は直配ポリイ
ミド保護膜の形成と同時に形成されたものである。
されている。このシリコン酸化膜５上には膜厚１−のア
ルミニュウム配線層６が形成されている。更にその上に
は、チップ領域１上を覆う膜厚１趨のパッシベーション
膜（ＰＳＧ膜）７が形成されている。他方、シリコン基
板４の表面が露出されたダイシングライン領域２には膜
厚約１０μｍのポリイミド被膜３が形成されている。図
中、ダイシングライン領域２の幅ａは８０／ｆｆｉであ
り、ポリイミド被膜３のａｂは幅ａと等しいかまたはそ
れ以上の値である。このポリイミド被膜３は直配ポリイ
ミド保護膜の形成と同時に形成されたものである。
上記構造のウェハーを製造した後、ブレードダイサーに
より切込深さ３００ｍ 、 切削速度８０ｍ／秒の条
件でダイシングを行なった場合、最大欠は寸法は５−以
内に入り、ひび割れによる不良発生は認められず、これ
に対して、第２図におけるポリイミド被膜３を形成せず
に製造されたウェハーを上記と同一の条件でダイシング
した場合、最大欠は寸法５７ｍ以上、の発生が認められ
、ひび割れによる不良発生も生ずることが確められた。
より切込深さ３００ｍ 、 切削速度８０ｍ／秒の条
件でダイシングを行なった場合、最大欠は寸法は５−以
内に入り、ひび割れによる不良発生は認められず、これ
に対して、第２図におけるポリイミド被膜３を形成せず
に製造されたウェハーを上記と同一の条件でダイシング
した場合、最大欠は寸法５７ｍ以上、の発生が認められ
、ひび割れによる不良発生も生ずることが確められた。
従って、本発明の適用によりダイシング時の不良発生を
低減できたことになり、１品歩留り向上の効果は極めて
大なるものである。なお、上記実施例はダイシングライ
ン領域上にシリコン酸化膜５もパッシベーション膜７も
残さないで本発明を適用したものであるが、これらの何
れか一方あるいは双方をダイシングライン領域上に形成
して本発明を適用した場合にも同様の効果を得ることが
できる。以上詳述したように１本発明によればダイシン
グの際の不良発生を低減することにより歩留りを向上し
、更には信頼性をも向上し得る半導体装置の製造方法を
提供できるものである。
低減できたことになり、１品歩留り向上の効果は極めて
大なるものである。なお、上記実施例はダイシングライ
ン領域上にシリコン酸化膜５もパッシベーション膜７も
残さないで本発明を適用したものであるが、これらの何
れか一方あるいは双方をダイシングライン領域上に形成
して本発明を適用した場合にも同様の効果を得ることが
できる。以上詳述したように１本発明によればダイシン
グの際の不良発生を低減することにより歩留りを向上し
、更には信頼性をも向上し得る半導体装置の製造方法を
提供できるものである。
第１図は本発明におけるダイシング方法を示す図、第２
図は本発明の一実施例におけるダイシング直前のウェハ
ーを示す断面図、第３図は従来のダイシング方法を示す
図である。 図において。 １・・・チップ領域、 ２・・・ダイシングライン領域
。 ３・・・ポリイミド被膜、 ４・・・シリコンウェハー
、５・・・シリコン酸化膜、 ６・・・アルミニウム配
線層、７・・・パッシベーション膜、 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 ２ 図
図は本発明の一実施例におけるダイシング直前のウェハ
ーを示す断面図、第３図は従来のダイシング方法を示す
図である。 図において。 １・・・チップ領域、 ２・・・ダイシングライン領域
。 ３・・・ポリイミド被膜、 ４・・・シリコンウェハー
、５・・・シリコン酸化膜、 ６・・・アルミニウム配
線層、７・・・パッシベーション膜、 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第 ２ 図
Claims (3)
- （１）ウェハーのダイシングライン上に樹脂被膜を形成
し、この樹脂被膜を形成したダイシングラインに沿って
ウェハーを切断することを特徴とする半導体装置の製造
方法。 - （２）前記樹脂被膜としてポリイミド樹脂膜を用いるこ
とを特徴とする前記特許請求の範囲第１項記載の半導体
装置の製造方法。 - （３）前記ポリイミド樹脂膜をウェハー工程においてポ
リイミド樹脂保護膜形成と同時に形成することを特徴と
する前記特許請求の範囲第２項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251852A JPS62112348A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251852A JPS62112348A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112348A true JPS62112348A (ja) | 1987-05-23 |
Family
ID=17228878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251852A Pending JPS62112348A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112348A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191358A (ja) * | 1989-01-19 | 1990-07-27 | Toshiba Corp | 半導体素子の加工方法 |
| JPH03129855A (ja) * | 1989-10-16 | 1991-06-03 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5516728A (en) * | 1994-03-31 | 1996-05-14 | At&T Corp. | Process for fabircating an integrated circuit |
| JP2003078179A (ja) * | 2002-08-26 | 2003-03-14 | Fujitsu Ltd | 圧電トランス |
| US6563196B2 (en) * | 2000-07-31 | 2003-05-13 | Nec Electronics Corporation | Semiconductor wafer, semiconductor device and manufacturing method therefor |
| JP2005167190A (ja) * | 2003-12-01 | 2005-06-23 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体ウェハのダイシング方法 |
| JP2017168493A (ja) * | 2016-03-14 | 2017-09-21 | 凸版印刷株式会社 | 配線基板、およびその製造方法 |
-
1985
- 1985-11-12 JP JP60251852A patent/JPS62112348A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02191358A (ja) * | 1989-01-19 | 1990-07-27 | Toshiba Corp | 半導体素子の加工方法 |
| JPH03129855A (ja) * | 1989-10-16 | 1991-06-03 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5516728A (en) * | 1994-03-31 | 1996-05-14 | At&T Corp. | Process for fabircating an integrated circuit |
| US6563196B2 (en) * | 2000-07-31 | 2003-05-13 | Nec Electronics Corporation | Semiconductor wafer, semiconductor device and manufacturing method therefor |
| JP2003078179A (ja) * | 2002-08-26 | 2003-03-14 | Fujitsu Ltd | 圧電トランス |
| JP2005167190A (ja) * | 2003-12-01 | 2005-06-23 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体ウェハのダイシング方法 |
| JP2017168493A (ja) * | 2016-03-14 | 2017-09-21 | 凸版印刷株式会社 | 配線基板、およびその製造方法 |
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