JP4422380B2 - 半導体装置の製造方法 - Google Patents

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Description

技術分野
本発明は、半導体装置の製造方法および半導体装置技術に関し、特に、半導体装置のパッケージング技術に適用して有効な技術に関するものである。
背景技術
電子機器の小型・軽量化に伴い、半導体装置のパッケージについても薄型化や小型・軽量化が求められている。ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）は、半導体チップのサイズと同等またはわずかに大きいパッケージの総称であり、小型・軽量化を実現できる上、内部の配線長を短くすることができるので、信号遅延や雑音等を低減できるパッケージ構造として実用化されている。ＣＳＰの製造方法は、種々あるが、半導体ウエハから半導体チップを切り出した後、その半導体チップを、半導体チップと同等またはわずかに大きな配線基板上に搭載し、その状態で樹脂封止するのが一般的である。
一方、このようなＣＳＰの他の製造技術として、ウエハプロセスパッケージ（Ｗａｆｅｒ Ｐｒｏｃｅｓｓ Ｐａｃｋａｇｅ；以下、ＷＰＰと略す）技術がある。この技術は、ウエハプロセスを経て半導体ウエハに形成された複数の半導体チップを、半導体ウエハの状態のまま一括して樹脂封止する技術である。この技術においては、製造工程を簡略化でき、製造コストを低減でき、さらに、ＣＳＰを大幅に小型化することができるという優れた特徴がある。しかし、このＷＰＰにおいては、半導体ウエハの複数の半導体チップを一括して樹脂封止した後、その半導体ウエハから個々の半導体チップを切り出すので、半導体チップの側面および裏面は樹脂封止されない。このため、半導体装置の耐湿性や光遮光性等のようなパッケージ特性の向上が阻害される課題がある。
なお、この種の技術については、例えば日経ＢＰ社、１９９８年４月１日発行、「日経マイクロデバイス１９９８年４月号」ｐ１６４〜ｐ１６７に記載があり、ウエハプロセスにおいてパッケージの組立を行うＣＳＰの製造技術が開示されている。
また、本発明者は本発明の結果に基づいて半導体装置のパッケージの観点で公知例を調査した結果、例えば特開昭５６−７４９３４号公報には、半導体ウエハをダイシング後、半導体チップの側面および略全面にパラフィン系樹脂で被覆し、さらにその接続用パッドと外部リードとを熱圧着法によってボンディングするＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式の半導体装置の製造技術が開示されているが、後に詳細説明するように、本発明は、開示されていない。
本発明の目的は、半導体装置のパッケージの耐湿性を向上させることのできる技術を提供することにある。
また、本発明の他の目的は、半導体装置のパッケージの遮光性を向上させることのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
発明の開示
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、半導体ウエハを複数の半導体チップに分割する工程と、前記複数の半導体チップを一括して封止樹脂によって封止する工程と、前記複数の半導体チップ間の封止樹脂を切断することによって半導体チップの側面に封止樹脂が残された半導体装置を得る工程とを有するものである。
また、本発明は、半導体ウエハの各チップ形成領域に複数のボンディングパッドを形成する工程と、前記複数のボンディングパッドに再配線を接続する工程と、前記再配線を覆うように前記半導体ウエハ上に第１封止樹脂を堆積し、複数のチップ形成領域を一括して封止する工程と、その一括封止工程後の半導体ウエハを複数の半導体チップに分割する工程と、前記複数の半導体チップを一括して封止樹脂によって封止する工程と、前記複数の半導体チップ間の封止樹脂を切断することによって半導体チップの側面に封止樹脂が残された半導体装置を得る工程とを有するものである。
発明を実施するための最良の形態
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
（実施の形態１）
本実施の形態１においては、本発明の技術思想を、例えば例えば携帯電話、携帯型パーソナルコンピュータまたは携帯型の情報処理装置等のような小型・携帯型の電子装置に用いるＣＳＰ型の半導体装置の製造方法に適用した場合について説明する。
本実施の形態１の半導体装置の製造方法は、例えばＣＳＰ型の半導体装置の製造方法であって、半導体ウエハの分割領域を切断することにより個々の半導体チップを分割した後、その個々の半導体チップの隣接間に封止樹脂を充填し、さらに、その封止樹脂を切断することにより個々のＣＳＰ型の半導体装置を製造する技術である。
図１（ａ）〜（ｃ）は、本実施の形態１の半導体装置の製造工程におけるウエハ・プロセス後の半導体ウエハ１を示している。ウエハ・プロセスは、前工程ともいわれ、鏡面研磨を施した半導体ウエハ１の主面上に半導体素子を形成し、配線層を形成し、表面保護膜を形成した後、半導体ウエハ１に形成された複数のチップ形成領域１ＣＡの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。半導体ウエハ１は、図１（ａ）〜（ｃ）に示すように、例えば平面略円形状に形成され、その主面には、例えば四角形状の複数のチップ形成領域１ＣＡが、スクライブライン（分割領域）ＳＬを隔てて、図１（ａ）の上下左右方向に規則的に並んで配置されている。すなわち、この段階では複数のチップ形成領域１ＣＡが一体的に形成され分割されていない。この半導体ウエハ１の半導体基板１ｓは、例えばシリコン単結晶からなり、その主面のチップ形成領域１ＣＡには、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のような複数の半導体素子が形成されている。また、半導体基板１ｓの主面上には配線層Ｌが形成されている。この配線層Ｌには、複数の配線層が形成されている。各配線層には配線２ａ，２ｂが形成されている。配線２ａ，２ｂは、例えばアルミニウム、アルミニウム−銅合金またはアルミニウム−シリコン−銅合金等からなる。配線層Ｌには層間絶縁膜３（３ａ，３ｂ）が形成されている。層間絶縁膜３（３ａ，３ｂ）は、例えば酸化シリコンからなる。異なる配線層の配線２ａ，２ｂは、層間絶縁膜３ａに形成されたスルーホール４を通じて互いに電気的に接続されている。配線層Ｌのうち、最上の配線層の配線２ｂの表面は、表面保護膜５によって被覆されている。表面保護膜５は、例えば酸化シリコン膜上に窒化シリコン膜が堆積されてなる。さらに、その窒化シリコン膜上に、例えばポリイミド系の樹脂を被着しても良い。この場合、例えばα線の阻止能力を向上させることが可能となる。表面保護膜５の一部には、最上の配線層における配線２ｂの一部が露出するような開口部（第１開口部）６が形成されており、その開口部６から露出する配線部分がボンディングパッドＢＰを形成している。ボンディングパッドＢＰは、例えば各チップ形成領域１ＣＡの外周近傍にその外周に沿って複数並んで配置されている。このボンディングパッドＢＰは、チップ形成領域１ＣＡに形成された上記半導体素子や回路等の電極を外部に引き出す電極である。上記チップ形成領域１ＣＡの電気的試験は、各チップ形成領域１ＣＡのボンディングパッドＢＰにプローブ等を接触させた状態で行われる。このボンディングパッドＢＰには、下地金属膜７を介して断面凸状のバンプ電極（導体部、突起電極）８が電気的に接続されている。下地金属膜７は、例えば金、アルミニウム、銀またはニッケルからなる。また、バンプ電極８は、例えば金、銀または鉛−錫等からなる。バンプ電極８の高さは、たとえば数十〜数百μｍ程度である。
続いて、図２に示すウエハ保持部材９を用意する。ウエハ保持部材９は、平面枠状のウエハフレーム９ａと、その開口領域から接着面が露出されるようにウエハフレーム９ａの裏面に接着されたウエハシート９ｂとを有している。このウエハシート９ｂに、半導体ウエハ１の裏面を貼り付けることで半導体ウエハ１をウエハ保持部材９により保持する。その後、半導体ウエハ１をウエハ保持部材９に保持したまま、ダイサにより半導体ウエハ１のスクライブラインＳＬに沿って分割することにより、半導体ウエハ１を図３に示すように個々の半導体チップ１Ｃに分割する。この際、半導体ウエハ１を完全に切断する（フルカット方式）。さらに、その後、ウエハシート９ｂを面内均等に引き延ばすことにより、半導体チップ１Ｃの隣接間隔を広げる。この隣接間隔Ｄは、例えば０．０５〜０．２ｍｍ程度である。
次いで、図４に示すように、複数の半導体チップ１Ｃをウエハ保持部材９で保持したまま、その半導体チップ１Ｃの主面（素子形成面またはバンプ電極８の形成面）とフレーム１０Ａとを対向させる。このフレーム１０Ａは、例えば厚さ０．１ｍｍ程度の銅、銅合金または４２アロイ等のような金属薄板からなり、その平面形状は、図５（ａ）に示すように、半導体ウエハ１よりも大径の平面略円形状に形成されている。フレーム１０Ａには、複数のリードパターン群１０ＡＬが、上記分割された複数の半導体チップ１Ｃの各々の平面位置に対応するように、図５（ａ）の上下左右方向に規則的に並んで繰り返し配置されている。各リードパターン群１０ＡＬには、平面帯状に形成された複数のリード配線１０ＡＬ１が中央の開口領域１０ＡＬ２から外周の方向に向かって延在するようにパターニングされている。このリード配線１０ＡＬ１は、半導体チップ１Ｃの微細なバンプ電極８と、配線基板のランドとの寸法を整合しながら双方を電気的に接続する機能を有している。
次いで、図６に示すように、分割された複数の半導体チップ１Ｃをフレーム１０Ａに実装する。すなわち、半導体チップ１Ｃのバンプ電極８とフレーム１０Ａのリード配線１０ＡＬ１とを接続する。続いて、ウエハ保持部材９を半導体チップ１Ｃから引き離す。その後、図７に示すように、フレーム１０Ａをその平面中心を軸として回転させながら分割された複数の半導体チップ１Ｃの裏面側から例えばポリイミド樹脂またはエポキシ樹脂からなる封止用樹脂（封止用絶縁膜）１１を塗布する。これにより、図８（ａ），（ｂ）に示すように、分割された複数の半導体チップ１Ｃの各々の表面、すなわち、各半導体チップ１Ｃの主面、側面および裏面が封止樹脂１１によって覆われ、各半導体チップ１Ｃの隣接間に封止樹脂１１が充填される。その後、図９に示すように、互いに隣接する半導体チップ１Ｃの隣接間にダイシング刃１２を当てて切断することにより、各半導体チップ１Ｃを切り出す。これにより、図１０に示すように、ＣＳＰ型の半導体装置１３Ａを得る。パッケージ（封止樹脂１１）の厚さは、例えば０．１〜０．４ｍｍ程度である。図１０（ａ）は、その半導体装置１３Ａの平面図、（ｂ）は図１０（ａ）のＡ−Ａ線の断面図である。本実施の形態１においては、半導体チップ１Ｃの表面（主面、裏面および側面）全体が封止樹脂１１によって覆われている。このように半導体チップ１Ｃの側面をも封止樹脂１１によって覆うことにより、例えば半導体チップの主面のみしか封止しないＣＳＰ構造に比べて、耐湿性を向上させることができる。また、例えば半導体チップの主面のみしか封止しないＣＳＰ構造の場合、その半導体チップを搬送する際等に何らかの衝撃により半導体チップ１Ｃの裏面が欠けたり割れたりする場合があるが、本実施の形態１においては半導体チップ１Ｃの裏面も封止樹脂１１によって覆われているので、半導体チップ１Ｃの裏面の損傷を抑制または防止することができる。このため、半導体チップ１Ｃの取り扱いを容易にすることができる。また、半導体チップ１Ｃの側面をも封止樹脂１１によって覆うことにより、封止樹脂１１と半導体チップ１Ｃとの接着強度を向上させることができ、封止樹脂の剥離を抑制できる。また、半導体チップ１Ｃの側面に封止樹脂１１が形成されているので、薄くても機械的強度を確保できる。さらに、半導体チップ１Ｃの裏面をも封止樹脂１１によって封止することにより、遮光性を向上させることもできる。特に、封止樹脂１１の材料をポリイミド系の樹脂としたことにより、遮光性およびα線等の抑制および阻止能力を向上させることができる。また、封止樹脂１１の材料をエポキシ樹脂とすることにより、耐湿性を向上させることができる。さらに、封止樹脂１１の材料として、例えば無水酸性系樹脂を用いることができる。このように、本実施の形態１においては、ＣＳＰ構造を実現したまま、封止性能（パッケージ特性）を向上させることができる。
また、図１０（ａ），（ｂ）に示すように、半導体チップ１Ｃのバンプ電極８と電気的に接続されたリード配線１０ＡＬ１は、パッケージ（封止樹脂１１）の実装面および側面（実装面に対して交差する面）の一部から露出されている。図１１は、半導体装置１３Ａを配線基板１４上に実装した状態を示している。半導体装置１３Ａのリード配線１０ＡＬ１は、配線基板１４のランド１４ａと接合部材１５を介して接合され互いに電気的に接続されている。本実施の形態１においては、半導体装置１３Ａのパッケージの側面からもリード配線１０ＡＬ１が露出されているので、半導体装置１３Ａを実装した場合に、その露出部分においてリード配線１０ＡＬ１とランド１４ａとが接続されているか否かを容易に判断することができる。
（実施の形態２）
次に、本発明の他の実施の形態を説明する。
図１２（ａ）〜（ｄ）は、本実施の形態２のＣＳＰ型の半導体装置の製造工程における半導体ウエハ１を示している。本実施の形態２においては、ウエハ・プロセス後、各チップ形成領域１ＣＡ毎に複数のリード配線（導体部）１６をパターン形成する。リード配線１６は、前記実施の形態１のリード配線１０ＡＬ１（図５参照）と同様の機能を有しており、例えば銅またはアルミニウム等からなり、ボンディングパッドＢＰに電気的に接続されている。リード配線１６の形成方法は、例えば次の通りである。まず、表面保護膜５上に、リード配線形成用の導体膜をスパッタリング法等によって堆積する。その導体膜の材料を銅とした場合には、銅の堆積に先立って、例えばチタン、窒化チタン、タンタル、窒化タンタルまたはクロム等のような導体膜を堆積する。これは、銅の拡散を抑制または防止するためと、導体膜と表面保護膜５との密着性を向上させるためである。続いて、リード配線形成用の導体膜を通常のフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、リード配線１６ａを形成する。その後、表面保護膜５上に、リード配線１６ａの露出表面を覆うように絶縁膜を堆積した後、その絶縁膜にリード配線１６ａの一部およびボンディングパッドＢＰが露出するような接続孔をフォトリソグラフィ技術およびエッチング技術によって穿孔する。次いで、その絶縁膜上にリード配線形成用の導体膜をスパッタリング法等によって堆積した後、その導体膜を通常のフォトリソグラフィ技術およびエッチング技術によってパターニングすることにより、リード配線１６ｂを形成する。リード配線１６ｂは接続孔を通じてリード配線１６ａまたはボンディングパッドＢＰと電気的に接続されている。続いて、その絶縁膜を選択的にエッチング除去する。このようにして表面が露出されたリード配線１６を形成する。
このような半導体ウエハ１を、前記実施の形態１と同様に、ウエハ保持部材９（図２参照）に保持した後、個々の半導体チップ１Ｃに分割し、個々の半導体チップ１Ｃ間を離間させ、さらに、図１３に示すように、分割された複数の半導体チップ１Ｃの主面をフレーム１０Ｂに対向させ、図１４に示すように、各半導体チップ１Ｃをフレーム１０Ｂに仮に貼り付け、ウエハ保持部材９を引き離す。この場合のフレーム１０Ｂは前記実施の形態１において説明したフレーム１０Ａ（図５参照）とは異なり、パターンは形成されておらず、半導体ウエハ１よりも大径の平面略円形状の平坦な薄板からなる。したがって、本実施の形態２の場合は、前記実施の形態１の場合に比べて、半導体チップ１Ｃのリード配線１６とフレーム１０Ｂとの相対的な位置合わせ精度を緩和させることができる。
続いて、前記実施の形態１と同様に、図１５に示すように、フレーム１０Ｂをその平面中心を軸として回転させながら分割された複数の半導体チップ１Ｃの裏面側から封止用樹脂１１を塗布する。これにより、前記実施の形態１と同様に、分割された複数の半導体チップ１Ｃの各々の表面、すなわち、各半導体チップ１Ｃの主面、側面および裏面を封止樹脂１１によって覆い、各半導体チップ１Ｃの隣接間に封止樹脂１１を充填する。その後、半導体チップ１Ｃ間の封止樹脂１１部分を切断することにより、各半導体チップ１Ｃを切り出す。この際、本実施の形態２においては、フレーム１０Ｂを付けたまま切断処理を行っても良いし、フレーム１０Ｂを外してから切断処理を行っても良い。フレーム１０Ｂを付けたまま切断処理を行った場合にはその切断処理後にフレーム１０Ｂを外す。これにより、図１６に示すように、ＣＳＰ型の半導体装置１３Ｂを得る。図１６（ａ）は、その半導体装置１３Ｂの平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。本実施の形態２においても、半導体チップ１Ｃの表面（主面、裏面および側面）全体が封止樹脂１１によって覆われている。また、リード配線１６の一部が半導体装置１３Ｂのパッケージ（封止樹脂１１）の実装面から露出されている。このような本実施の形態２においても、前記実施の形態１の場合と同様に、ＣＳＰ構造を実現したまま、封止性能を向上させることができる。このような半導体装置１３Ｂの実装状態を図１７に示す。半導体装置１３Ｂのリード配線１６は、配線基板１４のランド１４ａとが接合部材１５を介して接合され互いに電気的に接続されている。
（実施の形態３）
次に、本実施の形態３においては、例えばＷＰＰ技術を用いてＣＳＰ型の半導体装置を製造する場合に本発明の技術思想を適用した場合について説明する。
図１８（ａ），（ｂ）は、ウエハ・プロセス終了後の半導体ウエハ１を示している。半導体ウエハ１の主面には、前記実施の形態１と同様に、複数のチップ形成領域１ＣＡがスクライブラインＳＬを隔てて配置されている。本実施の形態３においては、各チップ形成領域１ＣＡにＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のようなメモリ回路が形成されている場合を例として説明する。各チップ形成領域１ＣＡの幅方向中央には、複数のボンディングパッドＢＰが半導体チップ１Ｃの長手方向に沿って並んで配置されている（センターパッド配置）。また、表面保護膜５が、表面保護膜５ａ、５ｂの積層膜で構成されている。下層の表面保護膜５ａは、例えば酸化シリコン膜上に窒化シリコン膜が堆積されてなり、その上層の表面保護膜５ｂは、例えばポリイミド樹脂等のような有機系絶縁膜からなる。なお、表面保護膜５ｂに形成された開口部６の側面はボンディングパッドＢＰから離間する方向に向かって次第に大径となるようにテーパが形成されている。
続いて、図１９（ａ），（ｂ）に示すように、表面保護膜５上に再配線（導体部、配線）１７を形成する。再配線１７は、半導体チップのボンディングパッドＢＰと、半導体チップを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線であって、ウエハ・プロセスの寸法に律則されるボンディングパッドＢＰと、パッケージ・プロセスの寸法に律則される実装電極との寸法上の整合をとるための配線である。すなわち、実装電極の寸法（電極自体の寸法および隣接間隔等）は、配線基板側の寸法に律則されるため、ボンディングパッドＢＰの寸法（パッド自体の寸法および隣接間隔等）よりも相対的に大きな寸法が必要となる。このため、ウエハ・プロセスに律則される微細なボンディングパッドＢＰをそのまま実装電極に使用することはできない。そこで、相対的に大きな寸法の実装電極は、半導体チップ１Ｃの比較的広い空き領域に配置し、その実装電極とボンディングパッドＢＰとを再配線１７によって電気的に接続するようにしてある。半導体チップ１Ｃの再配線１７は、例えば表面保護膜５上に形成されたクロム等のような導体膜１７ａ上に銅等のような導体膜１７ｂが積み重ねられてなり、チップ形成領域１ＣＡの幅方向中央から長辺に向かって延在されている。表面保護膜５上には、封止樹脂（第２封止用絶縁膜）１８が堆積されており、これによって再配線１７の表面が覆われている。封止樹脂１８は、例えばポリイミド樹脂等からなり、その一部には再配線１７の一部が露出するような開口部１９が形成されている。再配線１７には、この開口部１９を通じて下地金属膜２０が接続されている。
その後、図２０（ａ），（ｂ）に示すように、下地金属膜２０上にバンプ電極（導体部、電極）２１を形成する。バンプ電極２１は、例えば金または鉛−錫等からなる断面突状の電極であり、開口部１９を通じて再配線１７と電気的に接続されている。バンプ電極２１の高さは、例えば前記バンプ電極８（図１参照）と同じである。このバンプ電極２１の形成方法としては、例えば次の方法がある。すなわち、第１は、メタルマスクを用いてバンプ下地金属膜２０上に、例えば鉛−錫合金等からなる半田ペーストを印刷した後、半導体ウエハ１に対して半田リフロ処理を施す方法である。第２は、バンプ電極２１を金で形成する場合には、例えば下地金属膜２０上にＡｕ等からなるボンディングワイヤをワイヤボンディング法によって接合した後、ボンディングワイヤの一部を下地金属膜２０上に残した状態でボンディングワイヤを切断する方法である。第３は、鉛−錫等からなる半田ボールを治具等を用いて下地金属膜２０上に配置した後、半導体ウエハ１に対して半田リフロ処理を施す方法である。図２１は、本実施の形態３のバンプ電極形成工程後のチップ形成領域１ＣＡの拡大平面図である。チップ形成領域１ＣＡの幅方向中央のボンディングパッドＢＰは、チップ形成領域１ＣＡの長辺側に再配線１７を通じて引き出され、バンプ電極２１と電気的に接続されている。図２２は、チップ形成領域１ＣＡの四辺近傍にボンディングパッドＢＰが配置されている場合におけるチップ形成領域１ＣＡの角部の拡大平面図を示している。この場合、ボンディングパッドＢＰは、チップ形成領域１ＣＡの四辺近傍にその四辺に沿って複数個並んで配置されている。各ボンディングパッドＢＰは、チップ形成領域１ＣＡの中央側に再配線１７を通じて引き出され、バンプ電極２１と電気的に接続されている。
次いで、バンプ電極形成工程後の半導体ウエハ１を、前記実施の形態１、２と同様に、ウエハ保持部材９（図２参照）に保持した後、個々の半導体チップ１Ｃに分割し離間させ、さらに、前記実施の形態２と同様、図２３に示すように、分割された複数の半導体チップ１Ｃの主面をフレーム１０Ｂに対向させ、各半導体チップ１Ｃをフレーム１０Ｂに貼り付け、ウエハ保持部材９を引き離す。この場合のフレーム１０Ｂは前記実施の形態２で説明したフレーム１０Ｂと同じである。したがって、本実施の形態３においても、前記実施の形態１の場合に比べて、半導体チップ１Ｃのバンプ電極２１とフレーム１０Ｂとの相対的な位置合わせ精度を緩和させることができる。
続いて、前記実施の形態１、２と同様に、図２４に示すように、フレーム１０Ｂをその平面中心を軸として回転させながら分割された複数の半導体チップ１Ｃの裏面側から封止用樹脂１０を塗布することにより、分割された複数の半導体チップ１Ｃの各々の表面（主面、側面および裏面を封止樹脂１１によって覆い、各半導体チップ１Ｃの隣接間に封止樹脂１１を充填する。その後、前記実施の形態２と同様に各半導体チップ１Ｃを切り出すことにより、図２５に示すように、ＣＳＰ型の半導体装置１３Ｃを得る。図２５（ａ）は、その半導体装置１３Ｃの平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。本実施の形態３においても、半導体チップ１Ｃの表面（主面、裏面および側面）全体が封止樹脂１１によって覆われている。また、バンプ電極２１の一部が半導体装置１３Ｃのパッケージ（封止樹脂１１）の実装面から露出されている。このような本実施の形態３においても、前記実施の形態１、２の場合と同様に、ＣＳＰ構造を実現したまま、封止性能を向上させることができる。このような半導体装置１３Ｃの実装状態を図２６に示す。半導体装置１３Ｃのバンプ電極２１は、配線基板１４のランド１４ａとが接合部材１５を介して接合され互いに電気的に接続されている。
（実施の形態４）
本実施の形態４は、前記実施の形態１〜３の変形例を説明するものであって、半導体ウエハから分割された複数の半導体チップを封止樹脂によって封止した後、複数個の半導体チップ毎に切り出す場合について説明するものである。
図２７は、その切断工程後の半導体装置１Ｄの全体平面図を示している。また、図２８は、図２７のＡ−Ａ線の断面図を示している。本実施の形態４においては、複数個の半導体チップ１Ｃが一体となって封止樹脂１１によって封止されている。ここには、４個の半導体チップ１Ｃが封止されている場合が例示されている。例えば１つの半導体チップ１Ｃに１ＭビットのＤＲＡＭが形成されているとすると、半導体装置１Ｄには、全体として、例えば４ＭビットのＤＲＡＭが形成されていることになる。
本実施の形態４においては、複数の半導体チップ１Ｃを一体的に封止したことにより、個々の半導体チップ１Ｃを封止したパッケージを配線基板上に実装した場合に比べて、互いに隣接する半導体チップ１Ｃの間隔を狭めることができるので、配線基板上の半導体装置の実装密度を向上させることが可能となる。
また、複数の半導体チップ１Ｃを一体的に封止したことにより、半導体装置の搬送や実装等のような取り扱いを容易にすることが可能となる。上記４ＭビットのＤＲＡＭを一例とすると、半導体チップ毎に封止する技術の場合は、４個の１ＭビットのＤＲＡＭを、それぞればらばらに搬送し、配線基板上に実装することで全体として４ＭビットのＤＲＡＭを構成するようになるが、本実施の形態４においては、４個の１ＭビットのＤＲＡＭが一体的に封止され４ＭビットのＤＲＡＭを有する半導体装置が既に構成されているので、その１個の半導体装置を搬送し、配線基板上に実装することで、４個の半導体チップを一体的に搬送し、配線基板上に一括して実装することになる。したがって、その取り扱いを容易にすることができる。
（実施の形態５）
本実施の形態５においては、前記実施の形態１において説明した半導体ウエハの分割工程後に複数の半導体チップ群を接続するフレームの変形例を説明するものである。
図２９は、そのフレーム１０Ｃを示しており、（ａ）は全体平面図、（ｂ）は要部拡大平面図、（ｃ）は（ｂ）のＡ−Ａ線の断面図である。本実施の形態５においては、フレーム１０Ｃの基材１０Ｃ１が、例えばポリイミド樹脂等のような可撓性の樹脂で構成されている。このフレーム１０Ｃは、半導体ウエハ１よりも大径の平面略円形状に形成されている。フレーム１０Ｃには、複数のリードパターン群１０ＣＬが、上記分割された複数の半導体チップ１Ｃの各々の平面位置に対応するように、図２９（ａ）の上下左右方向に規則的に並んで繰り返し配置されている。各リードパターン群１０ＣＬには、平面帯状に形成された複数のリード配線１０ＣＬ１が中央の開口領域１０ＣＬ２から外周の方向に向かって延在するようにパターニングされている。このリード配線１０ＣＬ１は、半導体チップ１Ｃの微細なバンプ電極８と、配線基板のランドとの寸法を整合しながら双方を電気的に接続する機能を有している。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば半導体ウエハは単結晶シリコンの単体構造で構成されるものに限定されるものではなく、例えば絶縁層上に半導体層を設けてなる、いわゆるＳＯＩ（ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板や半導体ウエハの表面にエピタキシャル層を設けてなる、いわゆるエピタキシャルウエハを用いても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である所定の半導体装置の製造技術に適用した場合について説明したが、それに限定されるものではない。例えばメモリ回路と論理回路とを同一半導体基板に設けている混載型の半導体装置にも適用できる。また、前記実施の形態３においてはメモリ回路を有する半導体装置の製造技術に適用した場合について説明したが、これに限定されるものではなく、例えばマイクロプロセッサ等のような論理回路を有する半導体装置をＷＰＰ技術によって製造する場合にも適用できる。
産業上の利用可能性
以上のように本発明の技術思想は、例えば携帯電話、携帯型パーソナルコンピュータまたは携帯型の情報処理装置等のような小型・携帯型の電子装置に適用して特に有効な技術である。
【図面の簡単な説明】
図１（ａ）は本発明の一実施の形態である半導体装置の製造工程中における半導体ウエハの斜視図、（ｂ）は（ａ）の要部拡大平面図、（ｃ）は（ｂ）の要部断面図である。
図２は図１に続く半導体装置の製造工程であって、半導体ウエハをウエハ保持部材に保持した場合の斜視図である。
図３は図１に続く半導体装置の製造工程であって、半導体ウエハの切断工程後の要部斜視図である。
図４は図３に続く半導体装置の製造工程であって、分割工程の半導体チップをフレームに実装する工程の説明図である。
図５（ａ）は図４のフレームの全体斜視図、（ｂ）は（ａ）の要部拡大平面図である。
図６は図４に続く半導体装置の製造工程であって、分割工程の半導体チップをフレームに実装する工程の説明図である。
図７は図６に続く半導体装置の製造工程であって、分割されフレーム上に実装された複数の半導体チップを一括して封止する工程の説明図である。
図８（ａ）は図７の工程で封止された複数の半導体チップの要部断面図、（ｂ）は（ａ）の要部拡大斜視図である。
図９は図７に続く半導体装置の製造工程であって、封止された複数の半導体チップを切り出す工程の説明図である。
図１０（ａ）は図９の工程を経て切り出された半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
図１１は図１０の半導体装置を配線基板上に実装した場合の断面図である。
図１２（ａ）は本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの全体斜視図、（ｂ）は（ａ）のチップ形成領域の平面図、（ｃ）は（ｂ）のＡ−Ａ線の断面図、（ｄ）は（ｃ）の要部拡大断面図である。
図１３は図１２に続く半導体装置の製造工程であって、半導体ウエハの分割工程の半導体チップをフレームに実装する工程の説明図である。
図１４は図１３に続く半導体装置の製造工程であって、半導体ウエハの分割工程の半導体チップをフレームに実装する工程の説明図である。
図１５は図１４に続く半導体装置の製造工程であって、分割されフレーム上に実装された複数の半導体チップを一括して封止する工程の説明図である。
図１６は図１５の工程後に経て切り出された半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
図１７は図１６の半導体装置を配線基板上に実装した場合の断面図である。
図１８（ａ）は本発明の他の実施の形態である半導体装置の製造工程中における半導体ウエハの全体斜視図、（ｂ）は（ａ）の要部断面図である。
図１９（ａ）は図１８に続く半導体装置の製造工程であって、再配線形成工程後の半導体ウエハの全体斜視図、（ｂ）は（ａ）の要部断面図である。
図２０（ａ）は図１９に続く半導体装置の製造工程であって、突起電極形成工程後の半導体ウエハの全体斜視図、（ｂ）は（ａ）の要部断面図である。
図２１は図２０の半導体装置の製造工程中におけるチップ形成領域の平面図である。
図２２は図２０の半導体装置の製造工程中におけるチップ形成領域の変形例の要部拡大平面図である。
図２３は図２０に続く半導体装置の製造工程であって、半導体ウエハの分割工程後の半導体チップをフレームに実装する工程の説明図である。
図２４は図２０に続く半導体装置の製造工程であって、分割されフレーム上に実装された複数の半導体チップを一括して封止する工程の説明図である。
図２５（ａ）は図２０の工程後に経て切り出された半導体装置の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
図２６は図２５の半導体装置を配線基板上に実装した場合の断面図である。
図２７は本発明のさらに他の実施の形態である半導体装置の製造工程であって、図２０の工程後に切り出された半導体装置の平面図である。
図２８は図２７のＡ−Ａ線の断面図である。
図２９（ａ）は本発明のさらに他の実施の形態である半導体装置の製造工程であって、半導体ウエハの切断工程後の複数の半導体チップを実装するフレームの平面図、（ｂ）は（ａ）の要部拡大平面図、（ｃ）は（ｂ）のＡ−Ａ線の断面図である。

Claims (24)

  1. （ａ）主面に分割領域によって区画された複数のチップ形成領域を有する半導体ウエハであって、前記複数のチップ形成領域の各々が複数の半導体素子と複数のボンディングパッドとを有する半導体ウエハを準備する工程、
    （ｂ）前記チップ形成領域の各々の複数のボンディングパッドに電気的に接続された導体部を形成する工程、
    （ｃ）前記半導体ウエハの裏面を第１保持部材に固定し、前記半導体ウエハを前記分割領域に沿って切断することにより、前記導体部が形成された複数の半導体チップに分割する工程、
    （ｄ）前記複数の半導体チップの主面と第２保持部材とを対向させて、前記複数の半導体チップを前記第１保持部材から前記第２保持部材に移し替える工程、
    （ｅ）前記分割工程後の複数の半導体チップにおいて、互いに隣接する半導体チップ間および半導体チップの裏面に封止用絶縁膜を形成する工程、
    （ｆ）前記封止用絶縁膜を切断することによって、前記封止用絶縁膜の一部が側面に形成された複数の半導体チップを形成する工程と、を有することを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体ウエハの複数のチップ形成領域の各々に半導体素子を形成する工程、
    （ａ２）前記半導体ウエハ上に配線層を形成する工程、
    （ａ３）前記半導体ウエハ上に前記配線層の最上の配線層を覆う表面保護膜を形成する工程、
    （ａ４）前記表面保護膜の一部に前記最上の配線層の一部が露出する第１開口部を形成することにより前記ボンディングパッドを形成する工程を有することを特徴とする半導体装置の製造方法。
  3. 請求項１記載の半導体装置の製造方法において、前記導体部を突起電極によって形成する工程を有することを特徴とする半導体装置の製造方法。
  4. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記半導体ウエハ上に導体膜を堆積する工程、
    （ｂ２）前記導体膜を加工することにより前記導体部を構成する配線を形成する工程を有することを特徴とする半導体装置の製造方法。
  5. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第２保持部材は第１フレームであって、
    前記分割工程後の複数の半導体チップの主面を前記第１フレームに対向させ、かつ、前記分割工程後の複数の半導体チップの導体部を、前記第１フレームに形成されたリードに接続する工程を有することを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｅ）工程においては、
    前記分割工程後の複数の半導体チップの裏面側から前記封止用絶縁膜を被着する工程を有することを特徴とする半導体装置の製造方法。
  7. 請求項１記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第２保持部材は第２フレームであって、
    前記分割工程後の複数の半導体チップの主面を前記第２フレームに対向させ、前記分割工程後の複数の半導体チップの導体部を前記第２フレームの平坦面に仮接続する工程を有することを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記（ｅ）工程においては、
    前記分割工程後の複数の半導体チップの裏面側から前記封止用絶縁膜を被着する工程を有することを特徴とする半導体装置の製造方法。
  9. 請求項１記載の半導体装置の製造方法において、
    前記（ｆ）工程において、前記封止用絶縁膜により封止され一体的になっている複数の半導体チップの一群を切り出す工程を有することを特徴とする半導体装置の製造方法。
  10. 請求項１記載の半導体装置の製造方法において、前記封止用絶縁膜がポリイミド系樹脂もしくはエポキシ系樹脂からなることを特徴とする半導体装置の製造方法。
  11. （ａ）主面に分割領域によって区画された複数のチップ形成領域を有する半導体ウエハであって、前記複数のチップ形成領域の各々が複数の半導体素子と複数のボンディングパッドとを有する半導体ウエハを準備する工程、
    （ｂ）前記チップ形成領域の各々の複数のボンディングパッドに電気的に接続された導体部を形成する工程、
    （ｃ）前記半導体ウエハの裏面を第１保持部材に固定し、前記半導体ウエハを前記分割領域に沿って切断することにより、前記導体部が形成された複数の半導体チップに分割する工程、
    （ｄ）前記複数の半導体チップの主面と第２保持部材とを対向させて、前記複数の半導体チップを前記第１保持部材から前記第２保持部材に移し替える工程、
    （ｅ）前記分割工程後の複数の半導体チップにおいて、互いに隣接する半導体チップ間および半導体チップの裏面に封止用絶縁膜を形成する工程、
    （ｆ）前記封止用絶縁膜を切断することによって、前記封止用絶縁膜の一部が側面に形成された複数の半導体チップを形成する工程と、を有し、
    前記（ａ）工程は、
    （ａ１）前記半導体ウエハの前記複数のチップ形成領域に半導体素子を形成する工程、
    （ａ２）前記半導体ウエハ上に配線層を形成する工程、
    （ａ３）前記半導体ウエハ上に前記配線層の最上の配線層を覆う表面保護膜を形成する工程、
    （ａ４）前記表面保護膜の一部に前記最上の配線層の一部が露出する第１開口部を形成することによりボンディングパッドを形成する工程を有し、
    前記（ｂ）工程は、
    （ｂ１）前記半導体ウエハ上に導体膜を堆積した後、これを加工することにより前記ボンディングパッドに電気的に接続され前記導体部を構成する配線を形成する工程、
    （ｂ２）前記半導体ウエハ上に前記配線を覆う第１封止用絶縁膜を形成する工程、
    （ｂ３）前記第１封止用絶縁膜に前記配線の一部が露出する第２開口部を形成する工程、
    （ｂ４）前記第２開口部から露出する配線上に前記導体部を構成する電極を形成する工程を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第２保持部材は第１フレームであって、
    前記分割工程後の複数の半導体チップの主面を前記第１フレームに対向させ、かつ、前記分割工程後の複数の半導体チップの導体部を、前記第１フレームに形成されたリードに接続する工程を有することを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｅ）工程においては、
    前記分割工程後の複数の半導体チップの裏面側から前記封止用絶縁膜を被着する工程を有することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｆ）工程においては、
    前記封止用絶縁膜の一部が側面および裏面に形成された複数の半導体チップを形成することを特徴とする半導体装置の製造方法。
  15. 請求項１１記載の半導体装置の製造方法において、
    前記（ｄ）工程の前記第２保持部材は第２フレームであって、
    前記分割工程後の複数の半導体チップの主面を前記第２フレームに対向させ、前記分割工程後の複数の半導体チップの導体部を前記第２フレームの平坦面に仮接続する工程を有することを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｅ）工程においては、
    前記分割工程後の複数の半導体チップの裏面側から前記封止用絶縁膜を被着する工程を有することを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記（ｆ）工程においては、
    前記封止用絶縁膜の一部が側面および裏面に形成された複数の半導体チップを形成する工程を有することを特徴とする半導体装置の製造方法。
  18. 請求項１１記載の半導体装置の製造方法において、
    前記（ｆ）工程に際し、複数の半導体チップが第１封止用絶縁膜により一体になって構成される半導体チップの一群を切り出すことを特徴とする半導体装置の製造方法。
  19. 請求項１１記載の半導体装置の製造方法において、前記封止用絶縁膜および第１封止用絶縁膜がポリイミド系樹脂からなることを特徴とする半導体装置の製造方法。
  20. 裏面が第１保持部材に固定された半導体ウエハを複数の半導体チップに分割する工程と、
    前記複数の半導体チップの主面と第２保持部材とを対向させて、前記複数の半導体チップを前記第1保持部材から前記第２保持部材に移し替える工程と、
    前記複数の半導体チップの互いに隣接する半導体チップ間およびそれぞれの裏面を一括して封止樹脂によって封止する工程と、
    前記複数の半導体チップ間の封止樹脂を切断することによって半導体チップの側面に封止樹脂が残された半導体装置を得る工程と、を有することを特徴とする半導体装置の製造方法。
  21. 半導体ウエハの主面の各チップ形成領域に第１の間隔をもって複数のボンディングパッドを形成する工程と、
    その一端が前記複数のボンディングパッドに接続され、かつ、その他端が前記第１の間隔より広い第２の間隔で配置された再配線を形成する工程と、
    前記再配線を覆うように前記半導体ウエハ上に第１封止樹脂を堆積し、複数のチップ形成領域を一括して封止する工程と、
    その一括封止工程後の半導体ウエハの裏面を第１保持部材に固定し、前記半導体ウエハを前記各チップ形成領域に沿って切断することにより、複数の半導体チップに分割する工程と、
    前記複数の半導体チップの主面と第２保持部材とを対向させて、前記複数の半導体チップを前記第１保持部材から前記第２保持部材に移し替える工程と、
    前記複数の半導体チップの互いに隣接する半導体チップ間およびそれぞれの裏面を一括して封止樹脂によって封止する工程と、
    前記複数の半導体チップ間の封止樹脂を切断することによって半導体チップの側面に封止樹脂が残された半導体装置を得る工程と、を有することを特徴とする半導体装置の製造方法。
  22. （ａ）主面に分割領域によって区画された複数のチップ形成領域を有する半導体ウエハであって、前記複数のチップ形成領域の各々が複数の半導体素子と複数のボンディングパッドとを有する半導体ウエハを準備する工程、
    （ｂ）前記半導体ウエハの裏面を第１保持部材に固定し、前記半導体ウエハを前記分割領域に沿って切断することにより、前記半導体ウエハを第１の間隔をもって複数の半導体チップに分割する工程、
    （ｃ）前記複数の半導体チップの主面と第２保持部材とを対向させて、前記複数の半導体チップを前記第１保持部材から前記第２保持部材に前記第１の間隔より広い第２の間隔で移し替える工程、
    （ｄ）前記工程（ｃ）の後、互いに隣接する前記複数の半導体チップ間および半導体チップの裏面に封止用絶縁膜を形成する工程、
    （ｅ）前記封止用絶縁膜を切断することによって、前記封止用絶縁膜の一部が側面に形成された複数の半導体チップを形成する工程を有することを特徴とする半導体装置の製造方法。
  23. 請求項２２記載の半導体装置の製造方法において、前記封止用絶縁膜は、前記複数の半導体チップの裏面側から供給された樹脂により形成されることを特徴とする半導体装置の製造方法。
  24. 請求項２２記載の半導体装置の製造方法において、
    前記第１保持部材は、絶縁テープを備え、
    前記（ｃ）工程は、
    前記複数の半導体チップの裏面側に接着された前記絶縁テープを引き延ばすことにより、前記複数の半導体チップを前記第１の間隔から前記第２の間隔に広げる工程を含むことを特徴とする半導体装置の製造方法。
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