JP3343535B2 - 半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセス - Google Patents
半導体ダイと概ね同じ大きさのフットプリントを有する半導体デバイス用パッケージ及びその製造プロセスInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスの
パッケージング、特にダイの前側後側両面に端子を有す
るバーチカル型半導体デバイスのパッケージングに関す
るものである。
パッケージング、特にダイの前側後側両面に端子を有す
るバーチカル型半導体デバイスのパッケージングに関す
るものである。
【０００２】
【従来の技術】半導体ウエハのプロセシングの終了後、
得られた集積回路（ＩＣ）チップ、つまりダイスは、分
割された上で、それが外部回路と接続できるようにパッ
ケージングされなければならない。さまざまな既存のパ
ッケージング技術が存在する。その多くでは、リードフ
レーム上にダイを取着する過程と、ワイヤボンディング
又は他の方法によりダイパッドをリードフレームに接続
する過程と、リードフレームがカプセルから突出する形
態となるようにダイ及びワイヤボンドをプラスチックカ
プセルに包入する過程とを有する。多くの場合、この包
入は射出成形によって行う。次にリードフレームをトリ
ムして、同時に形成されたタイバー（tie-bar）を取り
除き、通常はプリント回路基板（ＰＣＢ）である平坦な
表面上にパッケージを装着できるようにリードを曲げ
る。
得られた集積回路（ＩＣ）チップ、つまりダイスは、分
割された上で、それが外部回路と接続できるようにパッ
ケージングされなければならない。さまざまな既存のパ
ッケージング技術が存在する。その多くでは、リードフ
レーム上にダイを取着する過程と、ワイヤボンディング
又は他の方法によりダイパッドをリードフレームに接続
する過程と、リードフレームがカプセルから突出する形
態となるようにダイ及びワイヤボンドをプラスチックカ
プセルに包入する過程とを有する。多くの場合、この包
入は射出成形によって行う。次にリードフレームをトリ
ムして、同時に形成されたタイバー（tie-bar）を取り
除き、通常はプリント回路基板（ＰＣＢ）である平坦な
表面上にパッケージを装着できるようにリードを曲げ
る。
【０００３】通常このような工程はコストがかさみ時間
が掛かるプロセスとなり、また得られる半導体パッケー
ジはチップそのものよりかなり大きなものとなり、ＰＣ
Ｂ上の限られた「表面積」のうちの多くを占めてしま
う。更にワイヤボンドは脆弱である上、パッケージのリ
ードとダイパッドとの間に大きな抵抗を与えてしまう。
が掛かるプロセスとなり、また得られる半導体パッケー
ジはチップそのものよりかなり大きなものとなり、ＰＣ
Ｂ上の限られた「表面積」のうちの多くを占めてしま
う。更にワイヤボンドは脆弱である上、パッケージのリ
ードとダイパッドとの間に大きな抵抗を与えてしまう。
【０００４】この問題は、パッケージングされるデバイ
スがダイの両側に端子を有する「バーチカル」型デバイ
スである場合に特に厄介な問題となる。例えば、パワー
ＭＯＳＦＥＴは通常ダイの前側にそのソース端子及びゲ
ート端子を有し、ダイの後側にそのドレイン端子を有す
る。同様にバーチカル型ダイオードは、ダイの一方の面
にアノード端子を有し、ダイの反対側の面にカソード端
子を有する。バイポーラトランジスタ、接合型電界効果
トランジスタ（ＪＦＥＴ）、及び種々のタイプの集積回
路（ＩＣ）も「バーチカル」型に製造され得る。
スがダイの両側に端子を有する「バーチカル」型デバイ
スである場合に特に厄介な問題となる。例えば、パワー
ＭＯＳＦＥＴは通常ダイの前側にそのソース端子及びゲ
ート端子を有し、ダイの後側にそのドレイン端子を有す
る。同様にバーチカル型ダイオードは、ダイの一方の面
にアノード端子を有し、ダイの反対側の面にカソード端
子を有する。バイポーラトランジスタ、接合型電界効果
トランジスタ（ＪＦＥＴ）、及び種々のタイプの集積回
路（ＩＣ）も「バーチカル」型に製造され得る。
【０００５】従って、既存のプロセスよりもより単純で
コストの嵩まない、ダイと概ね同じ大きさのフットプリ
ントを有するパッケージを形成するプロセスの必要性が
存在する。前側後側両面に端子を有する半導体ダイスと
共に使用され得るこのようなプロセス及びパッケージの
必要性は特に高い。
コストの嵩まない、ダイと概ね同じ大きさのフットプリ
ントを有するパッケージを形成するプロセスの必要性が
存在する。前側後側両面に端子を有する半導体ダイスと
共に使用され得るこのようなプロセス及びパッケージの
必要性は特に高い。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体ダイと概ね同じ大きさのフットプリントを有
する面実装半導体デバイスパッケージ及び単純でコスト
の嵩まないその製造プロセスを提供することである。
は、半導体ダイと概ね同じ大きさのフットプリントを有
する面実装半導体デバイスパッケージ及び単純でコスト
の嵩まないその製造プロセスを提供することである。
【０００７】また本発明の別の目的は、半導体ダイの一
方の面とその反対側の面に端子を有するバーチカル型半
導体デバイスのための、半導体ダイと概ね同じ大きさの
フットプリントを有する面実装半導体デバイスパッケー
ジ及びその製造プロセスを提供することである。
方の面とその反対側の面に端子を有するバーチカル型半
導体デバイスのための、半導体ダイと概ね同じ大きさの
フットプリントを有する面実装半導体デバイスパッケー
ジ及びその製造プロセスを提供することである。
【０００８】
【課題を解決するための手段】上述の本発明の目的は、
本発明により製造された半導体パッケージにおいて達成
される。この製造プロセスは、複数のダイスを備える半
導体ウエハから始まり、ウエハの表面上にオーバーコー
トを形成する過程と、ウエハを基板に取着する過程と、
前記ダイスの前側の接続用パッドを露出するべくオーバ
ーコートをパターニングする過程と、ダイの一方の側に
導電性ラップアラウンド層を形成する過程であって、該
ラップアラウンド層が前記ダイの縁部の周囲に延在し、
前記ダイの前側の位置と前記ダイの後側の端子との間の
電気的接続の少なくとも一部分を形成する、該過程と、
前記ウエハを個々のダイスに切断する過程とを有する。
本発明により製造された半導体パッケージにおいて達成
される。この製造プロセスは、複数のダイスを備える半
導体ウエハから始まり、ウエハの表面上にオーバーコー
トを形成する過程と、ウエハを基板に取着する過程と、
前記ダイスの前側の接続用パッドを露出するべくオーバ
ーコートをパターニングする過程と、ダイの一方の側に
導電性ラップアラウンド層を形成する過程であって、該
ラップアラウンド層が前記ダイの縁部の周囲に延在し、
前記ダイの前側の位置と前記ダイの後側の端子との間の
電気的接続の少なくとも一部分を形成する、該過程と、
前記ウエハを個々のダイスに切断する過程とを有する。
【０００９】このプロセスの或る実施例では、ラップア
ラウンド層の形成において、複数のダイを備えるマルチ
チップストリップを形成するべくダイス間の平行線に沿
って前記ウエハを分離する過程と、隣接するストリップ
をサンドイッチ状に積層して積層体を形成する過程と、
積層体の露出された側に少なくとも第１の金属層を被着
する過程であって、前記第１の金属層が各ダイの縁部の
周囲に延在して前記ダイの前側と前記ダイの後側の端子
との間の電気的接続を形成する、該過程と、積層体のス
トリップを分解する過程と、ストリップにおける各ダイ
スを分離する過程と、前記第１の金属層の上に第２の金
属層をめっきする過程とを含む。前記第１の金属層及び
第２の金属層は、事実上、一枚の金属（層）のサブレイ
ヤである。
ラウンド層の形成において、複数のダイを備えるマルチ
チップストリップを形成するべくダイス間の平行線に沿
って前記ウエハを分離する過程と、隣接するストリップ
をサンドイッチ状に積層して積層体を形成する過程と、
積層体の露出された側に少なくとも第１の金属層を被着
する過程であって、前記第１の金属層が各ダイの縁部の
周囲に延在して前記ダイの前側と前記ダイの後側の端子
との間の電気的接続を形成する、該過程と、積層体のス
トリップを分解する過程と、ストリップにおける各ダイ
スを分離する過程と、前記第１の金属層の上に第２の金
属層をめっきする過程とを含む。前記第１の金属層及び
第２の金属層は、事実上、一枚の金属（層）のサブレイ
ヤである。
【００１０】このプロセスは、接続用パッド上に半田付
け可能な金属層を形成する過程を含み得る。この半田付
け可能な金属層は、例えば接続用パッドから酸化物の層
を除去し（例えばアルミニウム層から酸化アルミニウム
を除去し）、スパッタリング又はめっきにより露出され
た金属上に、金、ニッケル、又は銀のような半田付け可
能な金属を被着することによって形成することができ
る。
け可能な金属層を形成する過程を含み得る。この半田付
け可能な金属層は、例えば接続用パッドから酸化物の層
を除去し（例えばアルミニウム層から酸化アルミニウム
を除去し）、スパッタリング又はめっきにより露出され
た金属上に、金、ニッケル、又は銀のような半田付け可
能な金属を被着することによって形成することができ
る。
【００１１】またこのプロセスは、ダイの前側の接続用
パッド上に半田又はポリマーのバンプ又はボールを形成
し、既存のフリップチップ技術を用いてパッケージをＰ
ＣＢ上に装着できるようにする過程を含み得る。
パッド上に半田又はポリマーのバンプ又はボールを形成
し、既存のフリップチップ技術を用いてパッケージをＰ
ＣＢ上に装着できるようにする過程を含み得る。
【００１２】幾つかの実施例では、ダイスの間に直交す
るダイシングソーによる切込みが形成される。このダイ
シングソーによる切込みは、基板の後側が無傷のままと
なるように、基板の厚みの半ばまで延在する。一連の平
行な切込みに沿ってウエハを切断することによりマルチ
チップストリップが形成される。第１の金属層を被着
し、積層体を分解した後、ストリップを形成するために
切断された線に対して垂直な切込みに沿ってストリップ
を更に切断して個々のダイスを形成する。
るダイシングソーによる切込みが形成される。このダイ
シングソーによる切込みは、基板の後側が無傷のままと
なるように、基板の厚みの半ばまで延在する。一連の平
行な切込みに沿ってウエハを切断することによりマルチ
チップストリップが形成される。第１の金属層を被着
し、積層体を分解した後、ストリップを形成するために
切断された線に対して垂直な切込みに沿ってストリップ
を更に切断して個々のダイスを形成する。
【００１３】この基板は、銅やアルミニウムのような導
電性材料の板であり得、導電性セメントによってダイの
後側の少なくとも１つの端子に取り付けられ得る。この
導電性基板は、電気的接続部の役目を果たすと共にヒー
トシンクとしての役目も果たし得る。別形態では、この
基板は非導電性であり、この場合バイア又はホールを基
板に形成して、そこに導電性材料を充填し、ダイの後側
との電気的接続が容易に行えるようにし得る。
電性材料の板であり得、導電性セメントによってダイの
後側の少なくとも１つの端子に取り付けられ得る。この
導電性基板は、電気的接続部の役目を果たすと共にヒー
トシンクとしての役目も果たし得る。別形態では、この
基板は非導電性であり、この場合バイア又はホールを基
板に形成して、そこに導電性材料を充填し、ダイの後側
との電気的接続が容易に行えるようにし得る。
【００１４】通常、この第１の金属層はスパッタリング
又は蒸着によって被着された比較的薄い層であり、第２
の金属層はめっきによって形成された比較的厚い層であ
る。幾つかの実施例では、第２の金属層を設けないこと
ができる十分な厚みに第１の金属層を形成することが可
能である。
又は蒸着によって被着された比較的薄い層であり、第２
の金属層はめっきによって形成された比較的厚い層であ
る。幾つかの実施例では、第２の金属層を設けないこと
ができる十分な厚みに第１の金属層を形成することが可
能である。
【００１５】場合によっては、例えばウエハの後側を研
削することにより半導体ウエハを薄くして、半導体デバ
イスの抵抗を小さくすることが必要である。研削中にウ
エハを支持するため、初めにウエハの前側に支持基板を
取着する。この支持基板は、ガラスのような非導電性材
料、又は銅のような導電性材料からなるものであり得
る。支持基板にホールを開けることにより、ウエハの前
側の接続用パッドを露出する。
削することにより半導体ウエハを薄くして、半導体デバ
イスの抵抗を小さくすることが必要である。研削中にウ
エハを支持するため、初めにウエハの前側に支持基板を
取着する。この支持基板は、ガラスのような非導電性材
料、又は銅のような導電性材料からなるものであり得
る。支持基板にホールを開けることにより、ウエハの前
側の接続用パッドを露出する。
【００１６】本発明による半導体パッケージは、半導体
ダイと、ダイの後側に取着された支持基板と、ダイの前
側の上層をなす非導電性オーバーコートであって、前記
オーバーコートの開口部はダイの前側の接続用パッドに
対応している、該オーバーコートと、（導電性ポリマー
層若しくは１以上の金属層又はサブレイヤを含み得る）
導電性ラップアラウンド層であって、ダイの前側からダ
イの縁部の周囲を回って基板に達するまで延在し、ダイ
の前側の位置とダイの後側の端子との間の電気的接続を
なす、該非導電性オーバーコート層とを有する。また半
田又はポリマーのバンプ又はボールを接続用パッド上に
形成することができる。
ダイと、ダイの後側に取着された支持基板と、ダイの前
側の上層をなす非導電性オーバーコートであって、前記
オーバーコートの開口部はダイの前側の接続用パッドに
対応している、該オーバーコートと、（導電性ポリマー
層若しくは１以上の金属層又はサブレイヤを含み得る）
導電性ラップアラウンド層であって、ダイの前側からダ
イの縁部の周囲を回って基板に達するまで延在し、ダイ
の前側の位置とダイの後側の端子との間の電気的接続を
なす、該非導電性オーバーコート層とを有する。また半
田又はポリマーのバンプ又はボールを接続用パッド上に
形成することができる。
【００１７】或る実施例では、半導体パッケージが、バ
ーチカル型パワーＭＯＳＦＥＴを含み、支持基板が銅の
板を含む。オーバーコートは、ダイの前側のソース及び
ゲートパッドを露出するべくパターニングされる。銅基
板は、ダイの後側のドレイン端子に導電性セメントで取
着され、ラップアラウンド層はダイの縁部の周囲に延在
して、ダイの前側と銅基板との間の電気的接続をなす。
ダイの前側のラップアラウンド層の一部は、前側のドレ
インパッドをなす。半田ボールは、ソース、ゲート、及
びドレインパッド上に形成される。このパッケージは、
ＰＣＢ上にフリップチップ式に実装、反転することがで
きる。
ーチカル型パワーＭＯＳＦＥＴを含み、支持基板が銅の
板を含む。オーバーコートは、ダイの前側のソース及び
ゲートパッドを露出するべくパターニングされる。銅基
板は、ダイの後側のドレイン端子に導電性セメントで取
着され、ラップアラウンド層はダイの縁部の周囲に延在
して、ダイの前側と銅基板との間の電気的接続をなす。
ダイの前側のラップアラウンド層の一部は、前側のドレ
インパッドをなす。半田ボールは、ソース、ゲート、及
びドレインパッド上に形成される。このパッケージは、
ＰＣＢ上にフリップチップ式に実装、反転することがで
きる。
【００１８】別の実施例では、基板が非導電性であり、
導電性材料を充填したバイアが基板を貫通して延在し、
ラップアラウンド層とダイの後側の端子との間の電気的
接続を可能にしている。
導電性材料を充填したバイアが基板を貫通して延在し、
ラップアラウンド層とダイの後側の端子との間の電気的
接続を可能にしている。
【００１９】本発明による半導体パッケージでは、エポ
キシカプセル又はボンドワイヤは不要である。ダイに取
着された１又はそれ以上の基板が、ダイを保護する役目
を果たすと共に、ダイ用のヒートシンクとしての役目を
果たす。パッケージは極めて小型（例えば成形によるパ
ッケージの５０％のサイズ）で薄い。この半導体パッケ
ージは、特にウエハをより薄く研削した場合、半導体デ
バイスに対して与えるオン抵抗が極めて小さい。この半
導体パッケージの製造では射出成形やリードフレームが
不要なため、より低いコストで製造できる。この半導体
パッケージは、ダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ、
バイポーラトランジスタ、及び種々のタイプの集積回路
チップのような様々な半導体デバイスのために利用でき
る。
キシカプセル又はボンドワイヤは不要である。ダイに取
着された１又はそれ以上の基板が、ダイを保護する役目
を果たすと共に、ダイ用のヒートシンクとしての役目を
果たす。パッケージは極めて小型（例えば成形によるパ
ッケージの５０％のサイズ）で薄い。この半導体パッケ
ージは、特にウエハをより薄く研削した場合、半導体デ
バイスに対して与えるオン抵抗が極めて小さい。この半
導体パッケージの製造では射出成形やリードフレームが
不要なため、より低いコストで製造できる。この半導体
パッケージは、ダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ、
バイポーラトランジスタ、及び種々のタイプの集積回路
チップのような様々な半導体デバイスのために利用でき
る。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。
施例について説明する。
【００２１】半導体ウエハのプロセシングにより、矩形
のダイスの配列が得られる。これは図１に示されてい
る。図１はウエハ１００及びダイス１０２の平面図であ
る。ダイスは、スクライビング線１０４の直交する網状
線に沿って分割される。この場合、ダイス１０２を分離
するためにダイシングソーによる切込み部が形成され
る。
のダイスの配列が得られる。これは図１に示されてい
る。図１はウエハ１００及びダイス１０２の平面図であ
る。ダイスは、スクライビング線１０４の直交する網状
線に沿って分割される。この場合、ダイス１０２を分離
するためにダイシングソーによる切込み部が形成され
る。
【００２２】本発明を、前側にソース及びゲート端子、
後側にドレイン端子を通常有するバーチカル型パワーＭ
ＯＳＦＥＴのためのパッケージを例にとって説明する。
但し、本発明の技術思想は、前側と後側の両方に端子を
有する任意の型の半導体ダイ用のパッケージを製造に適
用する事ができる。このような半導体デバイスには、例
えばダイオード、バイポーラトランジスタ、接合型電界
効果トランジスタ（ＪＦＥＴ）、及び種々のタイプの集
積回路（ＩＣ）が含まれる。本明細書において、ダイの
「前側」は、電気的デバイス及び／又は多くの接続用パ
ッドが配置されているダイの一方の面を意味し、「後
側」は、ダイの反対側の面を意味する。
後側にドレイン端子を通常有するバーチカル型パワーＭ
ＯＳＦＥＴのためのパッケージを例にとって説明する。
但し、本発明の技術思想は、前側と後側の両方に端子を
有する任意の型の半導体ダイ用のパッケージを製造に適
用する事ができる。このような半導体デバイスには、例
えばダイオード、バイポーラトランジスタ、接合型電界
効果トランジスタ（ＪＦＥＴ）、及び種々のタイプの集
積回路（ＩＣ）が含まれる。本明細書において、ダイの
「前側」は、電気的デバイス及び／又は多くの接続用パ
ッドが配置されているダイの一方の面を意味し、「後
側」は、ダイの反対側の面を意味する。
【００２３】半導体ダイは、通常外部デバイスとの相互
接続のために用いられる接続用パッドを有する上側金属
層を有する。通常、これはアルミニウムの金属層である
が、銅の層も用いることができる。本発明の実施例の多
くでは、この金属層を、後に説明する理由のために、ス
ズ／鉛のような半田金属が付くように改変する必要があ
る。金属上にその金属固有の酸化物層が存在する場合
は、初めにこの酸化物層を除去しなければならない。次
に、露出された金属上に、金、ニッケル、又は銀のよう
な半田付け可能な金属を被着する。酸化層の除去及び半
田付け可能な金属の被着は、様々な既存のプロセスを用
いて行うことができる。例えば、アルミニウム層をスパ
ッタエッチングして、酸化アルミニウム層を取り除き、
次にそのアルミニウムの上に金、銀、又はニッケルをス
パッタすることができる。別法では、このダイを液体エ
ッチング剤に浸漬して、酸化層を取り除き、次に半田付
け可能な金属を無電解めっき又は電気めっきによって被
着する事ができる。無電解めっきでは、「亜鉛酸化（zi
ncating）」プロセスを用いて酸化物を取り除いた上
で、ニッケルをめっきして亜鉛酸塩を取り除く。
接続のために用いられる接続用パッドを有する上側金属
層を有する。通常、これはアルミニウムの金属層である
が、銅の層も用いることができる。本発明の実施例の多
くでは、この金属層を、後に説明する理由のために、ス
ズ／鉛のような半田金属が付くように改変する必要があ
る。金属上にその金属固有の酸化物層が存在する場合
は、初めにこの酸化物層を除去しなければならない。次
に、露出された金属上に、金、ニッケル、又は銀のよう
な半田付け可能な金属を被着する。酸化層の除去及び半
田付け可能な金属の被着は、様々な既存のプロセスを用
いて行うことができる。例えば、アルミニウム層をスパ
ッタエッチングして、酸化アルミニウム層を取り除き、
次にそのアルミニウムの上に金、銀、又はニッケルをス
パッタすることができる。別法では、このダイを液体エ
ッチング剤に浸漬して、酸化層を取り除き、次に半田付
け可能な金属を無電解めっき又は電気めっきによって被
着する事ができる。無電解めっきでは、「亜鉛酸化（zi
ncating）」プロセスを用いて酸化物を取り除いた上
で、ニッケルをめっきして亜鉛酸塩を取り除く。
【００２４】半田付け可能な金属の層を除去した後の本
発明のプロセスの次の工程は図２に示されている。図２
は、複数のダイス２０６を含む半導体ウエハ２００の矩
形の一部分を示す。半導体ウエハ２００の後側は、導電
性セメント２０４の層によって導電性支持基板２０２に
取着されている。或る実施例では、基板２０２は銅から
なるもので、ウエハ２００を支持している。また基板２
０２は、ウエハ２００に対する電気的接続をなす他の導
電性材料からなるものでもあり得る。セメント２０４は
金属セメント、銀充填導電性エポキシ、又は他の導電性
接着剤であり得る。ウエハ２００は通常シリコンである
が、炭化シリコン又はバリウムヒ素のような他の半導体
材料も可能である。
発明のプロセスの次の工程は図２に示されている。図２
は、複数のダイス２０６を含む半導体ウエハ２００の矩
形の一部分を示す。半導体ウエハ２００の後側は、導電
性セメント２０４の層によって導電性支持基板２０２に
取着されている。或る実施例では、基板２０２は銅から
なるもので、ウエハ２００を支持している。また基板２
０２は、ウエハ２００に対する電気的接続をなす他の導
電性材料からなるものでもあり得る。セメント２０４は
金属セメント、銀充填導電性エポキシ、又は他の導電性
接着剤であり得る。ウエハ２００は通常シリコンである
が、炭化シリコン又はバリウムヒ素のような他の半導体
材料も可能である。
【００２５】通常、セメント２０４を塗布する前にウエ
ハ２０２の後側に金属層（図示せず）を形成して、セメ
ントに対する良好な接着性を与える。例えば、この金属
層は、３０００×１０ -10 ｍ（３０００Å）のニッケル
サブレイヤ及び１×１０-6ｍ（１μｍ）の銀のサブレイ
ヤが上層をなす５００×１０ -10 ｍ（５００Å）のチタ
ンのサブレイヤを含み得る。このチタン、ニッケル、及
び銀のサブレイヤは、蒸着又はスパッタリングによって
被着できる。
ハ２０２の後側に金属層（図示せず）を形成して、セメ
ントに対する良好な接着性を与える。例えば、この金属
層は、３０００×１０ -10 ｍ（３０００Å）のニッケル
サブレイヤ及び１×１０-6ｍ（１μｍ）の銀のサブレイ
ヤが上層をなす５００×１０ -10 ｍ（５００Å）のチタ
ンのサブレイヤを含み得る。このチタン、ニッケル、及
び銀のサブレイヤは、蒸着又はスパッタリングによって
被着できる。
【００２６】ウエハ２００は、この実施例ではパワーＭ
ＯＳＦＥＴを有するダイス２０６を有しているが、上述
のように、ダイス２０６はバイポーラトランジスタ、ダ
イオード、ＪＦＥＴ、ＩＣまたは他の任意の型の垂直方
向に電流が流れる型又は横方向に電流が流れる型のデバ
イスを含む形態であり得る。ＭＯＳＦＥＴ、バイポーラ
トランジスタ、ダイオード、または他のデバイスは、多
くの場合各ダイス２０６の二次元配列に形成される。通
常、ダイス２０６は、スクライビング線２０７の直交す
る網状線に沿って分割される。ダイス２０６はその前側
に接続用パッドを有しており、その量はダイ２０６Ａと
して示されたダイス２０６の１つにおけるソースパッド
２０８Ｓ及びゲートパッド２０８Ｇである。通常、ダイ
ス２０６の後側にはドレインパッド（図示せず）が存在
する。この実施例では、パッド２０８Ｓ及び２０８Ｇ
が、ダイ２０６Ａの中央部に位置している。パッド２０
８Ｇ及び２０８Ｓによって占められていないダイ２０６
の前側の部分は、パッシベーション層２０９によって覆
われている。通常、ウエハのプロセシングでは、エッチ
ングによってパッシベーション層に開口部が設けられ
て、ゲートおよびソースパッドが露出される。
ＯＳＦＥＴを有するダイス２０６を有しているが、上述
のように、ダイス２０６はバイポーラトランジスタ、ダ
イオード、ＪＦＥＴ、ＩＣまたは他の任意の型の垂直方
向に電流が流れる型又は横方向に電流が流れる型のデバ
イスを含む形態であり得る。ＭＯＳＦＥＴ、バイポーラ
トランジスタ、ダイオード、または他のデバイスは、多
くの場合各ダイス２０６の二次元配列に形成される。通
常、ダイス２０６は、スクライビング線２０７の直交す
る網状線に沿って分割される。ダイス２０６はその前側
に接続用パッドを有しており、その量はダイ２０６Ａと
して示されたダイス２０６の１つにおけるソースパッド
２０８Ｓ及びゲートパッド２０８Ｇである。通常、ダイ
ス２０６の後側にはドレインパッド（図示せず）が存在
する。この実施例では、パッド２０８Ｓ及び２０８Ｇ
が、ダイ２０６Ａの中央部に位置している。パッド２０
８Ｇ及び２０８Ｓによって占められていないダイ２０６
の前側の部分は、パッシベーション層２０９によって覆
われている。通常、ウエハのプロセシングでは、エッチ
ングによってパッシベーション層に開口部が設けられ
て、ゲートおよびソースパッドが露出される。
【００２７】図３に示すように、ポリイミド、プラスチ
ックまたはガラスからなるオーバーコート２１０が、ス
ピンオン、被着、またはスプレー技術を用いてウエハ２
００の露出された前側に形成され、次にオーバーコート
２１０は既存のフォトリソグラフィー技術を用いてパタ
ーニングされ、例えば、パッド２０８Ｓ及び２０８Ｇ及
びパッシベーション層２０９の一部分が露出された形態
にされる。別方法では、パターニングされたオーバーコ
ートが、スクリーンプリンティングのような他のプロセ
スによって形成され得る。或る実施例では、スクリーン
プリンティングされたポリイミドを用いて、厚みが約
０．０２５ｍｍ（１ミル）のオーバーコートを形成す
る。
ックまたはガラスからなるオーバーコート２１０が、ス
ピンオン、被着、またはスプレー技術を用いてウエハ２
００の露出された前側に形成され、次にオーバーコート
２１０は既存のフォトリソグラフィー技術を用いてパタ
ーニングされ、例えば、パッド２０８Ｓ及び２０８Ｇ及
びパッシベーション層２０９の一部分が露出された形態
にされる。別方法では、パターニングされたオーバーコ
ートが、スクリーンプリンティングのような他のプロセ
スによって形成され得る。或る実施例では、スクリーン
プリンティングされたポリイミドを用いて、厚みが約
０．０２５ｍｍ（１ミル）のオーバーコートを形成す
る。
【００２８】図３は、オーバーコート２１０を被着しパ
ターニングした後のダイ２０６Ａを示す図であり、パッ
ド２０８Ｓ及び２０８Ｇ及びパッシベーション層２０９
の一部分が露出されている。明示のため、オーバーコー
ト２１０の厚みは図３においては誇張して示されてい
る。図に示すように、パッシベーション層２０９の露出
された部分は、ダイ２０６Ａの縁部に隣接している。オ
ーバーコート２１０は、アルミニウムまたは銅のような
導電性材料で形成することもできる。但しこの場合は、
オーバーコートとウエハとの間に非導電性接着層を形成
して、導電性オーバーコートが接続用パッド２０８Ｓ及
び２０８Ｇに短絡しないようにすべきである。
ターニングした後のダイ２０６Ａを示す図であり、パッ
ド２０８Ｓ及び２０８Ｇ及びパッシベーション層２０９
の一部分が露出されている。明示のため、オーバーコー
ト２１０の厚みは図３においては誇張して示されてい
る。図に示すように、パッシベーション層２０９の露出
された部分は、ダイ２０６Ａの縁部に隣接している。オ
ーバーコート２１０は、アルミニウムまたは銅のような
導電性材料で形成することもできる。但しこの場合は、
オーバーコートとウエハとの間に非導電性接着層を形成
して、導電性オーバーコートが接続用パッド２０８Ｓ及
び２０８Ｇに短絡しないようにすべきである。
【００２９】次に、必要ならば、スクリーンプリンティ
ングまたはレーザーマーキングによって、ウエハ２００
にモデル番号等のようなマークを付けることができる。
次に、図４に示すように、部分的切込み部２１２Ｘ及び
２１２Ｙを、ウエハ２００、オーバーコート２１０、及
び基板２０２のサンドイッチ構造に形成する。この部分
的切込み部２１２Ｘ及び２１２Ｙはサンドイッチ構造を
完全に横断してはいないが、ウエハ２００及びオーバー
コート２１０を完全に横断して、基板２０２の内部まで
十分に深く延在しており、これにより、ダイス２０６を
損なうことなく、容易に部分的切込み部２１２Ｘより２
１２Ｙの位置で基板２０２を切断することが可能とな
る。図に示すように、部分的切込み部２１２Ｘ及び２１
２Ｙは互いに直交しており、個々のダイス２０６のスク
ライビング線２０７の位置に形成される。部分的切込み
部２１２Ｘ及び２１２Ｙは、従来のダイシングソーを用
いることにより、或いはレーザカッティングまたはフォ
トリソグラフィパターニング及びエッチング技術のよう
な他の方法によって形成することができる。
ングまたはレーザーマーキングによって、ウエハ２００
にモデル番号等のようなマークを付けることができる。
次に、図４に示すように、部分的切込み部２１２Ｘ及び
２１２Ｙを、ウエハ２００、オーバーコート２１０、及
び基板２０２のサンドイッチ構造に形成する。この部分
的切込み部２１２Ｘ及び２１２Ｙはサンドイッチ構造を
完全に横断してはいないが、ウエハ２００及びオーバー
コート２１０を完全に横断して、基板２０２の内部まで
十分に深く延在しており、これにより、ダイス２０６を
損なうことなく、容易に部分的切込み部２１２Ｘより２
１２Ｙの位置で基板２０２を切断することが可能とな
る。図に示すように、部分的切込み部２１２Ｘ及び２１
２Ｙは互いに直交しており、個々のダイス２０６のスク
ライビング線２０７の位置に形成される。部分的切込み
部２１２Ｘ及び２１２Ｙは、従来のダイシングソーを用
いることにより、或いはレーザカッティングまたはフォ
トリソグラフィパターニング及びエッチング技術のよう
な他の方法によって形成することができる。
【００３０】次にウエハ２００及び基板２０２を部分的
切込み部２１２Ｘに沿って複数のストリップ２１４に分
割する。各ストリップはダイス２０６の一本の列を含
む。この段階でダイス２０６が部分的切込み部２１２Ｙ
に沿って分割されないように、部分的切込み部２１２Ｘ
を部分的切込み部２１２Ｙより或る程度深く形成するこ
とができる。例えば、或る実施例では、部分的切込み部
２１２Ｘを部分的切込み部２１２Ｙより約０．１３ｍｍ
（５ミル）深く形成している。東京ウェルド社製ＴＷＡ
−１００ ＡＧ ＩＩＩのようなセラミックチップ切断
装置を用いてウエハ２００をストリップ２１４に分割す
ることができる。
切込み部２１２Ｘに沿って複数のストリップ２１４に分
割する。各ストリップはダイス２０６の一本の列を含
む。この段階でダイス２０６が部分的切込み部２１２Ｙ
に沿って分割されないように、部分的切込み部２１２Ｘ
を部分的切込み部２１２Ｙより或る程度深く形成するこ
とができる。例えば、或る実施例では、部分的切込み部
２１２Ｘを部分的切込み部２１２Ｙより約０．１３ｍｍ
（５ミル）深く形成している。東京ウェルド社製ＴＷＡ
−１００ ＡＧ ＩＩＩのようなセラミックチップ切断
装置を用いてウエハ２００をストリップ２１４に分割す
ることができる。
【００３１】別方法では、部分的切込み部２１２Ｙをこ
の段階では形成せず、プロセスの後の段階で、ストリッ
プ２１４を個々のダイスに分離する。可能な別の方法
は、部分的切込み部２１２Ｙを切込み部２１２Ｘの前に
形成し、かつ切込み部２１２Ｘが基板２０２を完全に横
断するようにして、基板を分割する必要をなくす方法で
ある。
の段階では形成せず、プロセスの後の段階で、ストリッ
プ２１４を個々のダイスに分離する。可能な別の方法
は、部分的切込み部２１２Ｙを切込み部２１２Ｘの前に
形成し、かつ切込み部２１２Ｘが基板２０２を完全に横
断するようにして、基板を分割する必要をなくす方法で
ある。
【００３２】ストリップ２１４はサンドイッチ状に積層
して、図５に示すような積層体２１３を形成する。この
図５は、切込み部２１２Ｙの１つの位置で切った断面図
である。積層体２１３を形成するため、複数のストリッ
プ２１４を、マガジン、つまり他のストリップ２１４を
その一方の縁部が露出される位置に保持するためのキャ
ビティ形状を有する保持構造に保持させることができ
る。３つのストリップ２１４のみが図５に示されている
が、５０若しくは１００以上のストリップ２１４を積層
して積層体にすることができる。図５には、パッド２０
８Ｓ及び２０８Ｇ及びパッシベーション層２０９の露出
された部分の位置を除いてウエハ２００の前側をカバー
するオーバーコート２１０（厚みが誇張されて示されて
いる）も示されている。パッドの幾何学的形状及び位置
のために、パッシベーション層２０９の露出された部分
は、ストリップ２１４が積層体２１３にされた時に露出
される。また、ストリップ２１４が積層体２１３にされ
た時、パッド２０８Ｓ及び２０８Ｇは事実上外部の環境
から密封される。
して、図５に示すような積層体２１３を形成する。この
図５は、切込み部２１２Ｙの１つの位置で切った断面図
である。積層体２１３を形成するため、複数のストリッ
プ２１４を、マガジン、つまり他のストリップ２１４を
その一方の縁部が露出される位置に保持するためのキャ
ビティ形状を有する保持構造に保持させることができ
る。３つのストリップ２１４のみが図５に示されている
が、５０若しくは１００以上のストリップ２１４を積層
して積層体にすることができる。図５には、パッド２０
８Ｓ及び２０８Ｇ及びパッシベーション層２０９の露出
された部分の位置を除いてウエハ２００の前側をカバー
するオーバーコート２１０（厚みが誇張されて示されて
いる）も示されている。パッドの幾何学的形状及び位置
のために、パッシベーション層２０９の露出された部分
は、ストリップ２１４が積層体２１３にされた時に露出
される。また、ストリップ２１４が積層体２１３にされ
た時、パッド２０８Ｓ及び２０８Ｇは事実上外部の環境
から密封される。
【００３３】図６Ａは、ストリップ２１４の１つにおけ
るダイ２０６Ａの平面図が示されており、パッド２０８
Ｓ及び２０８Ｇの位置が示されている。この図には、ダ
イ２０６Ａの縁部に隣接した位置にあるパッシベーショ
ン層２０９の露出部分も示されている。図６Ｂに示すの
は、図６Ａの４Ｂ−４Ｂで切った断面であり、オーバー
コート２１０がどのようにソースパッド２０８Ｓを外囲
しているかが示されている。オーバーコート２１０がゲ
ートパッド２０８Ｇを同様に外囲していることは明らか
であろう。
るダイ２０６Ａの平面図が示されており、パッド２０８
Ｓ及び２０８Ｇの位置が示されている。この図には、ダ
イ２０６Ａの縁部に隣接した位置にあるパッシベーショ
ン層２０９の露出部分も示されている。図６Ｂに示すの
は、図６Ａの４Ｂ−４Ｂで切った断面であり、オーバー
コート２１０がどのようにソースパッド２０８Ｓを外囲
しているかが示されている。オーバーコート２１０がゲ
ートパッド２０８Ｇを同様に外囲していることは明らか
であろう。
【００３４】次にストリップ２１４に対して被着プロセ
スを施す。このプロセスにより、図７の断面図に示すよ
うに、パッシベーション層２０９の露出された部分及び
ストリップ２１４の縁部に第１の金属層２１５をスパッ
タする。第１金属層２１５は、ダイ２０６Ａの前側面か
らダイ２０６Ａの縁部を回って延在し、基板２０２に達
しており、これによってダイス２０６内のダイ２０６Ａ
の前側と、ＭＯＳＦＥＴ（模式的に図示されている）の
ドレイン端子との間の電気的接続をなす。この実施例で
は、金属層２１５が、基板２０２の縁部と後側との双方
に接触する。例えば、層２１５は、１０００×１０ -10
ｍ（１０００Å）の厚みを有するニッケルまたは銅の層
であり得る。図６Ａ及び図６Ｂに示すように、パッド２
０８Ｓ及び２０８Ｇがオーバーコート２１０及び隣接す
るストリップ２１４の後側面によって完全に外囲されて
いることから、この金属層はパッド２０８Ｓ及び２０８
Ｇ上にはスパッタされない。別方法では、蒸着のような
異なるプロセスを用いて金属層２１５を形成することが
できる。
スを施す。このプロセスにより、図７の断面図に示すよ
うに、パッシベーション層２０９の露出された部分及び
ストリップ２１４の縁部に第１の金属層２１５をスパッ
タする。第１金属層２１５は、ダイ２０６Ａの前側面か
らダイ２０６Ａの縁部を回って延在し、基板２０２に達
しており、これによってダイス２０６内のダイ２０６Ａ
の前側と、ＭＯＳＦＥＴ（模式的に図示されている）の
ドレイン端子との間の電気的接続をなす。この実施例で
は、金属層２１５が、基板２０２の縁部と後側との双方
に接触する。例えば、層２１５は、１０００×１０ -10
ｍ（１０００Å）の厚みを有するニッケルまたは銅の層
であり得る。図６Ａ及び図６Ｂに示すように、パッド２
０８Ｓ及び２０８Ｇがオーバーコート２１０及び隣接す
るストリップ２１４の後側面によって完全に外囲されて
いることから、この金属層はパッド２０８Ｓ及び２０８
Ｇ上にはスパッタされない。別方法では、蒸着のような
異なるプロセスを用いて金属層２１５を形成することが
できる。
【００３５】金属層２１５は、オーバーコート２１０の
縁部上に延在し得るが、後に説明するようにストリップ
２１４が後に分離されることから、これによって問題は
生じない。
縁部上に延在し得るが、後に説明するようにストリップ
２１４が後に分離されることから、これによって問題は
生じない。
【００３６】次に積層体２１３をマガジンの中で反転さ
せ、ダイス２０６の反対側の縁部を露出させて、ダイス
２０６の反対側の上に類似の層２１５を形成するために
同じプロセスを行う。
せ、ダイス２０６の反対側の縁部を露出させて、ダイス
２０６の反対側の上に類似の層２１５を形成するために
同じプロセスを行う。
【００３７】金属層２１５の被着の後、積層体２１３を
個々のストリップ２１４に分解し、複数のストリップ２
１４を切込み部２１２Ｘに沿って個々のダイス２０６に
切断する。再び、東京ウェルド社製ＴＷＡ−１００ Ａ
Ｇ ＩＩＩセラミックチップ切断装置を用いてストリッ
プを分離することができる。次に、個々のダイス２０６
をＨＢＳまたはＡｍｅｒｉｃａｎ Ｐｌａｔｉｎｇ社製
のめっき装置のような円筒形めっき装置に設置し、電気
めっきプロセスを行って、第２の金属層２１６を第１の
金属層２１５の上に形成する。別方法では、他のタイプ
の無電解めっき装置またはプロセスを用いて、第２の金
属層２１６を形成することができる。金属層２１６は、
金属層２１５の上にのみ形成され、オーバーコート２１
０上には付着しない。金属層２１６は、例えば、厚みが
約０．０２５ｍｍ（１ミル）のスズ／鉛のような半田付
け可能な金属の層であり得る。従って金属層２１６は、
ダイ２０６Ａの前側と、ダイの反対側の銅基板２０２の
縁部に沿った部分との間に良好な電気的接続を形成す
る。
個々のストリップ２１４に分解し、複数のストリップ２
１４を切込み部２１２Ｘに沿って個々のダイス２０６に
切断する。再び、東京ウェルド社製ＴＷＡ−１００ Ａ
Ｇ ＩＩＩセラミックチップ切断装置を用いてストリッ
プを分離することができる。次に、個々のダイス２０６
をＨＢＳまたはＡｍｅｒｉｃａｎ Ｐｌａｔｉｎｇ社製
のめっき装置のような円筒形めっき装置に設置し、電気
めっきプロセスを行って、第２の金属層２１６を第１の
金属層２１５の上に形成する。別方法では、他のタイプ
の無電解めっき装置またはプロセスを用いて、第２の金
属層２１６を形成することができる。金属層２１６は、
金属層２１５の上にのみ形成され、オーバーコート２１
０上には付着しない。金属層２１６は、例えば、厚みが
約０．０２５ｍｍ（１ミル）のスズ／鉛のような半田付
け可能な金属の層であり得る。従って金属層２１６は、
ダイ２０６Ａの前側と、ダイの反対側の銅基板２０２の
縁部に沿った部分との間に良好な電気的接続を形成す
る。
【００３８】オーバーコート２１０が導電性材料で形成
されている場合は、上述のように、非導電性の接着剤層
を塗布して、ウエハからオーバーコートを分離するのが
好ましい。この非導電性層は、オーバーコートと接続用
パッドとの間にギャップを形成し、めっきされた金属層
がオーバーコートと接続用パッドとを短絡するのを防止
する。
されている場合は、上述のように、非導電性の接着剤層
を塗布して、ウエハからオーバーコートを分離するのが
好ましい。この非導電性層は、オーバーコートと接続用
パッドとの間にギャップを形成し、めっきされた金属層
がオーバーコートと接続用パッドとを短絡するのを防止
する。
【００３９】幾つかの場合では、比較的厚い第１金属層
を例えばスパッタリングまたは蒸着によって被着するこ
とによって第２の金属層を形成しないことも可能であり
得る。他の実施例では、３層以上の金属層を被着して、
ダイの前側とダイの後側のデバイスの端子との間に電気
的接続を形成し得る。３層以上の層を被着する場合に
は、これらの層は事実上一層のラップアラウンド金属
「層」におけるサブレイヤとみなすことができる。
を例えばスパッタリングまたは蒸着によって被着するこ
とによって第２の金属層を形成しないことも可能であり
得る。他の実施例では、３層以上の金属層を被着して、
ダイの前側とダイの後側のデバイスの端子との間に電気
的接続を形成し得る。３層以上の層を被着する場合に
は、これらの層は事実上一層のラップアラウンド金属
「層」におけるサブレイヤとみなすことができる。
【００４０】図８に示すのは、めっきプロセスが終了し
た後のダイ２０６Ａであり、ダイ２０６Ａの前側が金属
層２１５及び２１６によって基板２０２に接続されてい
るところが示されている。ダイ２０６Ａの前側の金属層
２１６の一部分は、事実上「ドレインパッド」の前側と
なる。ダイ２０６ＡがパワーＭＯＳＦＥＴを有している
ことから、基板２０２Ａはそのドレイン端子と接触し、
従って、前側ドレインパッドはパワーＭＯＳＦＥＴのド
レイン端子と電気的に接続される。別形態でダイ２０６
Ａがダイオードを備えている場合、金属層２１５及び２
１６は、ダイ２０６Ａの後側に位置する（アノードまた
はカソード）何れかの端子にダイ２０６Ａの前側を接続
する。パッド２０８Ｇまたは２０８Ｓの何れかを用い
て、ダイオードの他の端子に接続することができる。
た後のダイ２０６Ａであり、ダイ２０６Ａの前側が金属
層２１５及び２１６によって基板２０２に接続されてい
るところが示されている。ダイ２０６Ａの前側の金属層
２１６の一部分は、事実上「ドレインパッド」の前側と
なる。ダイ２０６ＡがパワーＭＯＳＦＥＴを有している
ことから、基板２０２Ａはそのドレイン端子と接触し、
従って、前側ドレインパッドはパワーＭＯＳＦＥＴのド
レイン端子と電気的に接続される。別形態でダイ２０６
Ａがダイオードを備えている場合、金属層２１５及び２
１６は、ダイ２０６Ａの後側に位置する（アノードまた
はカソード）何れかの端子にダイ２０６Ａの前側を接続
する。パッド２０８Ｇまたは２０８Ｓの何れかを用い
て、ダイオードの他の端子に接続することができる。
【００４１】上述のようにダイストリップ２１４を積層
して積層体２１３にし、層２１５及び２１６を形成する
ための別の方法として、例えば日本の日東電工社製の装
置を用いてダイストリップ２１４上に層２１５及び２１
６に機能的に類似したラップアラウンド導電性ポリマー
層若しくは金属層を形成することができる。別の方法と
して、ウエハを個々のダイスの分割した後に、ダイの前
側とダイの後側のデバイス端子とを接続する導電性ラッ
プアラウンド層を形成することができる。
して積層体２１３にし、層２１５及び２１６を形成する
ための別の方法として、例えば日本の日東電工社製の装
置を用いてダイストリップ２１４上に層２１５及び２１
６に機能的に類似したラップアラウンド導電性ポリマー
層若しくは金属層を形成することができる。別の方法と
して、ウエハを個々のダイスの分割した後に、ダイの前
側とダイの後側のデバイス端子とを接続する導電性ラッ
プアラウンド層を形成することができる。
【００４２】次に従来のプロセスを用いて、半田バンプ
又はボール２１９をパッド２０８Ｓ及び２０８Ｇ上、及
びダイ２０６Ａの前側の金属層２１６の一部（「前側ド
レインパッド」）の上に形成することができる。この半
田バンプ又はボールは、図９Ａの平面図及び図９Ｂの側
面図に示すように完成したパッケージ２２０から突出す
る。半田ボール２１９は、半田ペーストを被着及びリフ
ローすることにより、あるいは（例えばＰａｃ Ｔｅｃ
ｈ ＧｍｂＨ（Ａｍ Ｓｃｈｌａｎｇｅｎｈｏｒｓｔ１
５−１７，１４６４１ Ｎａｕｅｎ，Ｇｅｒｍａｎｙ）
製の装置を用いる）スクリーンプリンティングまたは半
田スプレーのような他のプロセスにより、若しくは日本
の澁谷工業社（９２０−８６８１石川県金沢市大豆田本
町甲５８）製のウエハレベルソルダボールマウンタを用
いることによって従来の方式で設けることができる。こ
のほか、例えば熱硬化性ポリマー、Ｂ状態接着剤（B-st
ate adhesives）、または熱可塑性ポリマーを用いて導
電性ポリマーバンプを設けてもよい。
又はボール２１９をパッド２０８Ｓ及び２０８Ｇ上、及
びダイ２０６Ａの前側の金属層２１６の一部（「前側ド
レインパッド」）の上に形成することができる。この半
田バンプ又はボールは、図９Ａの平面図及び図９Ｂの側
面図に示すように完成したパッケージ２２０から突出す
る。半田ボール２１９は、半田ペーストを被着及びリフ
ローすることにより、あるいは（例えばＰａｃ Ｔｅｃ
ｈ ＧｍｂＨ（Ａｍ Ｓｃｈｌａｎｇｅｎｈｏｒｓｔ１
５−１７，１４６４１ Ｎａｕｅｎ，Ｇｅｒｍａｎｙ）
製の装置を用いる）スクリーンプリンティングまたは半
田スプレーのような他のプロセスにより、若しくは日本
の澁谷工業社（９２０−８６８１石川県金沢市大豆田本
町甲５８）製のウエハレベルソルダボールマウンタを用
いることによって従来の方式で設けることができる。こ
のほか、例えば熱硬化性ポリマー、Ｂ状態接着剤（B-st
ate adhesives）、または熱可塑性ポリマーを用いて導
電性ポリマーバンプを設けてもよい。
【００４３】次に、ＰＣＢ若しくは他の平坦な表面上
に、既存の「フリップチップ」技術を用いてパッケージ
２２０を実装する。別形態では、図１０の側面図に示す
ようにパッケージ２３０を形成するために半田又はポリ
マーのバンプ又はボール２１９を用いないことが可能で
ある。
に、既存の「フリップチップ」技術を用いてパッケージ
２２０を実装する。別形態では、図１０の側面図に示す
ようにパッケージ２３０を形成するために半田又はポリ
マーのバンプ又はボール２１９を用いないことが可能で
ある。
【００４４】ウエハを導電性の基板に取着するのではな
く、ウエハを支持するために非導電性基板を使用すると
ともに、基板にバイア又はホールを形成して、そこに導
電性材料を充填し、ウエハのフラメントの電気的接続を
形成することができる。図１１には、非導電性基板２５
２がダイ２５４の後側に取着されたパッケージ２５０が
示されている。基板２５２にはライヤ２５６が貫通して
いる。バイア２５６は導電性材料２６０で満たされ、こ
の導電性材料は導電性セメントの層２５８と電気的接続
をなす。他の点では、このパッケージは上述の実施例の
パッケージと概ね同一であり、ダイ２５４の前側にオー
バーコート２６２が被着され、金属層２６４がダイ２５
４の縁部及び基板２５２の周囲を延在して導電性材料２
６０との電気的接続をなしている。基板２５２はセラミ
ック、酸化アルミニウム、ガラス又はプラスチック製で
あり得る。導電性材料２６０は金属であり得る。導電性
材料２６０は、ダイ２５４の後側の端子と直接接続する
ように層２５８を貫通して延在し得る。バイア２５６
は、例えば穿孔加工によって形成することができ、３Ｍ
又は日東電工製の装置を用いためっきプロセスによって
充填することができる。
く、ウエハを支持するために非導電性基板を使用すると
ともに、基板にバイア又はホールを形成して、そこに導
電性材料を充填し、ウエハのフラメントの電気的接続を
形成することができる。図１１には、非導電性基板２５
２がダイ２５４の後側に取着されたパッケージ２５０が
示されている。基板２５２にはライヤ２５６が貫通して
いる。バイア２５６は導電性材料２６０で満たされ、こ
の導電性材料は導電性セメントの層２５８と電気的接続
をなす。他の点では、このパッケージは上述の実施例の
パッケージと概ね同一であり、ダイ２５４の前側にオー
バーコート２６２が被着され、金属層２６４がダイ２５
４の縁部及び基板２５２の周囲を延在して導電性材料２
６０との電気的接続をなしている。基板２５２はセラミ
ック、酸化アルミニウム、ガラス又はプラスチック製で
あり得る。導電性材料２６０は金属であり得る。導電性
材料２６０は、ダイ２５４の後側の端子と直接接続する
ように層２５８を貫通して延在し得る。バイア２５６
は、例えば穿孔加工によって形成することができ、３Ｍ
又は日東電工製の装置を用いためっきプロセスによって
充填することができる。
【００４５】半導体ウエハは通常約０．３８〜０．７６
ｍｍ（１５〜３０ミル）の厚みを有する。ウエハの前側
と後側との間の抵抗を小さくするため、ウエハをより薄
く形成することが望ましい。ウエハを薄く形成すること
は、ウエハの後側に、例えば研削のような加工を行うこ
とによって達成することができる。研削プロセスの際に
ウエハを適切に支持するために、ウエハの前側には支持
基板が取着される。研削プロセスが終了した後、ウエハ
の後側は、ウエハ２００が図２に示すように導電性基板
２０２に被着されるのと同様に或いは図１１に示すよう
に非導電性基板に被着されるのと同様に基板に被着され
る。従って、前側と後側に被着された基板の間に挟まれ
たより薄いウエハを含むサンドイッチ構造が形成され
る。その後、上述のプロセスをこのサンドイッチ構造に
適用する。
ｍｍ（１５〜３０ミル）の厚みを有する。ウエハの前側
と後側との間の抵抗を小さくするため、ウエハをより薄
く形成することが望ましい。ウエハを薄く形成すること
は、ウエハの後側に、例えば研削のような加工を行うこ
とによって達成することができる。研削プロセスの際に
ウエハを適切に支持するために、ウエハの前側には支持
基板が取着される。研削プロセスが終了した後、ウエハ
の後側は、ウエハ２００が図２に示すように導電性基板
２０２に被着されるのと同様に或いは図１１に示すよう
に非導電性基板に被着されるのと同様に基板に被着され
る。従って、前側と後側に被着された基板の間に挟まれ
たより薄いウエハを含むサンドイッチ構造が形成され
る。その後、上述のプロセスをこのサンドイッチ構造に
適用する。
【００４６】図１２Ａに示すのは、前側基板３０２と後
側基板３０４との間にサンドイッチ状に挟まれたより薄
いウエハ３００の断面図である。基板３０２の前側には
開口部３０６が形成され、これは接続用パッド（図示せ
ず）へのアクセス手段となるとともに、ウエハ３００の
前側のパッシベイション層の一部となる。前側基板３０
２は、ガラス又は銅で形成され得、非導電性エポキシの
ような非導電性セメントの層３０１によってウエハ３０
０に蒸着され、これによって例えば接続用パッド間の短
絡を防止している。開口部３０６は、エッチングや圧印
加工又は穿孔のような機械的手段によって形成すること
ができ、また開口部３０６は、基板３０２をウエハ３０
０に被着する前に前側基板３０２に形成され得る。ウエ
ハ３００の後側は、ウエハ３００が前側基板３０２に被
着された後、ウエハ３００が後側基板３０４に被着され
る前に、Ｓｔｒａｕｓｂａｕｇｈ製の研削装置によって
研削加工される。ウエハ３００を例えば約０．０２５〜
０．０５１ｍｍ（１〜２ミル）の厚みまで研削加工する
ことができる。研削加工のための別の方法として、ウエ
ハ３００をラッピング（lapping）又はエッチングによ
って薄くすることができる。前側基板３０２を使用する
ことにより、ウエハ３００の前側へのオーバーコートが
不要となり得、若しくは前側基板３０２を被着する前に
オーバーコートをウエハ３００のフロント側に塗布する
ことができる。
側基板３０４との間にサンドイッチ状に挟まれたより薄
いウエハ３００の断面図である。基板３０２の前側には
開口部３０６が形成され、これは接続用パッド（図示せ
ず）へのアクセス手段となるとともに、ウエハ３００の
前側のパッシベイション層の一部となる。前側基板３０
２は、ガラス又は銅で形成され得、非導電性エポキシの
ような非導電性セメントの層３０１によってウエハ３０
０に蒸着され、これによって例えば接続用パッド間の短
絡を防止している。開口部３０６は、エッチングや圧印
加工又は穿孔のような機械的手段によって形成すること
ができ、また開口部３０６は、基板３０２をウエハ３０
０に被着する前に前側基板３０２に形成され得る。ウエ
ハ３００の後側は、ウエハ３００が前側基板３０２に被
着された後、ウエハ３００が後側基板３０４に被着され
る前に、Ｓｔｒａｕｓｂａｕｇｈ製の研削装置によって
研削加工される。ウエハ３００を例えば約０．０２５〜
０．０５１ｍｍ（１〜２ミル）の厚みまで研削加工する
ことができる。研削加工のための別の方法として、ウエ
ハ３００をラッピング（lapping）又はエッチングによ
って薄くすることができる。前側基板３０２を使用する
ことにより、ウエハ３００の前側へのオーバーコートが
不要となり得、若しくは前側基板３０２を被着する前に
オーバーコートをウエハ３００のフロント側に塗布する
ことができる。
【００４７】図１２Ａに示すサンドイッチ構造は例えば
図４、図５、及び図７に関連して説明したような方法で
プロセシングされ、ダイの前側とダイの後側のデバイス
端子との間の電気的接続をなすラップアラウンド金属層
を有する半導体パッケージが製造される。得られたパッ
ケージの断面９Ｂ−９Ｂにおける断面図は図１２Ｂに示
されており、ここでは１又はそれ以上の金属層３１０が
ダイ３００Ａの縁部の周囲に延在し、ダイ３００Ａの前
側とダイ３００Ａの後側の端子との間の電気的接続を形
成している。
図４、図５、及び図７に関連して説明したような方法で
プロセシングされ、ダイの前側とダイの後側のデバイス
端子との間の電気的接続をなすラップアラウンド金属層
を有する半導体パッケージが製造される。得られたパッ
ケージの断面９Ｂ−９Ｂにおける断面図は図１２Ｂに示
されており、ここでは１又はそれ以上の金属層３１０が
ダイ３００Ａの縁部の周囲に延在し、ダイ３００Ａの前
側とダイ３００Ａの後側の端子との間の電気的接続を形
成している。
【００４８】本発明の特定の実施例について説明してき
たが、これらの実施例は単なる例示であり発明を限定す
るものではない。本発明の真の範囲内で他の様々な実施
形態が可能であることは当業者には理解されよう。
たが、これらの実施例は単なる例示であり発明を限定す
るものではない。本発明の真の範囲内で他の様々な実施
形態が可能であることは当業者には理解されよう。
【００４９】
【発明の効果】以上より、本発明により、半導体ダイと
概ね同じ大きさのフットプリントを有する面実装半導体
デバイスパッケージ及び単純でコストの嵩まないその製
造プロセスが提供さる。更に本発明により、半導体ダイ
の一方の面とその反対側の面に端子を有するバーチカル
型半導体デバイスのための、半導体ダイと概ね同じ大き
さのフットプリントを有する面実装半導体デバイスパッ
ケージ及びその製造プロセスが提供される。
概ね同じ大きさのフットプリントを有する面実装半導体
デバイスパッケージ及び単純でコストの嵩まないその製
造プロセスが提供さる。更に本発明により、半導体ダイ
の一方の面とその反対側の面に端子を有するバーチカル
型半導体デバイスのための、半導体ダイと概ね同じ大き
さのフットプリントを有する面実装半導体デバイスパッ
ケージ及びその製造プロセスが提供される。
【図１】複数のダイスを含む従来型の半導体ウエハの平
面図である。
面図である。
【図２】本発明によって基板に取着されたウエハの断面
図である。
図である。
【図３】オーバーコートが被着されパターニングされた
後のウエハのダイの１つを示す図である。
後のウエハのダイの１つを示す図である。
【図４】ダイスを分離するスクライビング線に沿って部
分的な切込みが形成された後のウエハを示す図である。
分的な切込みが形成された後のウエハを示す図である。
【図５】本発明による、積層体を形成するべく互いに積
層されたダイスのストリップの断面図である。
層されたダイスのストリップの断面図である。
【図６】Ａ及びＢからなり、Ａは積層体におけるダイス
の１つの平面図であり、Ｂはその断面図である。
の１つの平面図であり、Ｂはその断面図である。
【図７】金属層がどのようにパッド上に被着され、ダイ
スの縁部の周囲に延在して、ダイの後側の端子との電気
的接続をなしているかを示す３枚のダイスの積層体の断
面図である。
スの縁部の周囲に延在して、ダイの後側の端子との電気
的接続をなしているかを示す３枚のダイスの積層体の断
面図である。
【図８】めっきプロセスが終了した後のダイの斜視図で
ある。
ある。
【図９】Ａ及びＢからなり、Ａは外部との接続をなすた
めの半田ボールを含む完成した半導体パッケージの平面
図であり、Ｂはその側面図である。
めの半田ボールを含む完成した半導体パッケージの平面
図であり、Ｂはその側面図である。
【図１０】図９に示すパッケージと、半田ボールがない
点を除いて概ね同一のパッケージの側面図である。
点を除いて概ね同一のパッケージの側面図である。
【図１１】支持基板が非導電性材料からなり、導電性材
料を充填したバイアが基板上に形成されているパッケー
ジの別の実施例の断面図である。
料を充填したバイアが基板上に形成されているパッケー
ジの別の実施例の断面図である。
【図１２】Ａ及びＢからなり、Ａは、ウエハの後側が研
削されてより薄いウエハが形成されていることから、ウ
エハを支持するべくウエハの前側に支持基板が取着され
ている別の実施例を示す図であり、Ｂは、Ａに示すプロ
セスによって製造された半導体パッケージの断面図であ
る。
削されてより薄いウエハが形成されていることから、ウ
エハを支持するべくウエハの前側に支持基板が取着され
ている別の実施例を示す図であり、Ｂは、Ａに示すプロ
セスによって製造された半導体パッケージの断面図であ
る。
１００ ウエハ １０２ ダイス １０４ スクライビング線 ２００ ウエハ ２０２ 支持基板 ２０４ 導電性セメント ２０６ ダイス ２０６Ａ ダイ ２０７ スクライビング線 ２０８Ｓ ソースパッド ２０８Ｇ ゲートバッド ２０９ パッシベーション層 ２１０ オーバーコート ２１２Ｘ，２１２Ｙ 部分的切込み部 ２１３ 積層体 ２１４ ストリップ ２１５ （第１）金属層 ２１６ （第２）金属層 ２１９ 半田ボール ２２０ パッケージ ２３０ パッケージ ２５０ パッケージ ２５２ 非導電性基板 ２５４ ダイ ２５６ バイア ２５８ 導電性セメント層 ２６０ 導電性材料 ２６２ オーバーコート ２６４ 金属層 ３００ ウエハ ３００ ダイ ３０１ 非導電性セメント層 ３０２ 前側基板 ３０４ 後側基板 ３０６ 開口部 ３１０ 金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ワイ・モハメッド・カセム アメリカ合衆国カリフォルニア州 95054・サンタクララ・レジナコート 2321 (72)発明者 ユエーシー・ホー アメリカ合衆国カリフォルニア州 94086・サニーベイル・アイリスアベニ ュー 735 (56)参考文献 特公 昭51−426（ＪＰ，Ｂ１) 米国特許4249299（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/301 H01L 29/78
Claims (61)
- 【請求項１】 半導体デバイス用パッケージを製造す
るプロセスであって、 複数のダイスを備える半導体ウエハを配設する過程と、 前記ウエハの前側表面上にオーバーコートを形成する過
程と、 前記ダイスの前側に接続用パッドを露出するべく前記オ
ーバーコートをパターニングする過程と、 前記ウエハを基板に取着する過程と、 前記ウエハを、それぞれ複数のダイスを備えるマルチチ
ップストリップに分離する過程と、 前記ストリップを積層し積層体を形成する過程であっ
て、前記積層体内の各ダイの縁部が露出する、該積層体
形成過程と、 前記積層体の一方に少なくとも第１の金属層を被着する
過程であって、前記第１の金属層がダイの縁部の周囲に
延在し、前記ダイの前記前側上の位置と前記ダイの後側
上のデバイス端子との間に電気的接続部を形成する、該
被着過程と、 前記積層体を個別のストリップに分解する過程と、 ストリップを個別のダイスに分離する過程とを有するこ
とを特徴とする半導体デバイス用パッケージ製造プロセ
ス。 - 【請求項２】 前記積層体の反対側に少なくとも第２
の金属層を被着する過程を有し、前記第２の金属層が前
記ダイの反対側縁部の周囲に延在し、前記ダイの前記前
側上の第２の位置と前記ダイの前記後側上の前記デバイ
ス端子との間に電気的接続部を形成することを特徴とす
る請求項１に記載のプロセス。 - 【請求項３】 前記ウエハをストリップに分離する過
程が、 前記ウエハ及び前記ダイス間の第１組の平行線に沿った
前記基板の一部を通って切込みを入れる過程であって、
前記基板が前記基板の後側では無傷である、該切込み過
程と、 前記部分切込み部に沿って前記基板を切断する過程とを
有することを特徴とする請求項１に記載のプロセス。 - 【請求項４】 前記切込み過程がダイシングソーによ
る切込み過程を含むことを特徴とする請求項３に記載の
プロセス。 - 【請求項５】 前記切込み過程がフォトリソグラフィ
によるパターニング及びエッチング過程を含むことを特
徴とする請求項３に記載のプロセス。 - 【請求項６】 前記ウエハをストリップに分離する前
に、前記ウエハ及び前記第１組の平行線と垂直な第２組
の線に沿ったダイス間の前記基板の一部を通って切込み
を入れ、第２組の部分切込み部を形成する過程をさらに
有することを特徴とする請求項３に記載のプロセス。 - 【請求項７】 ストリップを個別のダイスに分離する
過程が、前記第２組の部分切込み部に沿って前記ストリ
ップを切断する過程を含むことを特徴とする請求項６に
記載のプロセス。 - 【請求項８】 前記第１組の部分切込み部が前記第２
組の部分切込み部より深いことを特徴とする請求項６に
記載のプロセス。 - 【請求項９】 少なくとも第１の金属層を被着する過
程が、スパッタリングする過程を含むことを特徴とする
請求項１に記載のプロセス。 - 【請求項１０】 少なくとも第１の金属層を被着する
過程が、蒸着する過程を含むことを特徴とする請求項１
に記載のプロセス。 - 【請求項１１】 前記第１の金属層を被着する過程
が、第１の金属サブレイヤを被着する過程と、前記第１
の金属サブレイヤ上に第２の金属サブレイヤを被着する
過程とを含むことを特徴とする請求項１に記載のプロセ
ス。 - 【請求項１２】 前記第２の金属サブレイヤを被着す
る過程が、めっきする過程を含むことを特徴とする請求
項１１に記載のプロセス。 - 【請求項１３】 前記接続用パッドが前記ダイの前記
前側の内側領域内に配置され、前記ストリップを集積し
て積層体を形成する過程が、前記接続用パッドを封止す
る過程を含むことを特徴とする請求項１に記載のプロセ
ス。 - 【請求項１４】 前記接続用パッドと電気的に接触す
る半田ボールを形成する過程を有することを特徴とする
請求項１に記載のプロセス。 - 【請求項１５】 前記基板が導電性であることを特徴
とする請求項１に記載のプロセス。 - 【請求項１６】 前記ウエハを基板に取着する過程
が、導電性セメント材を用いて前記ウエハを前記基板に
取着する過程を含むことを特徴とする請求項１５に記載
のプロセス。 - 【請求項１７】 前記基板が電気的非導電性であるこ
とを特徴とする請求項１に記載のプロセス。 - 【請求項１８】 前記基板を完全に貫通するバイアを
形成する過程と、導電性材料を前記バイアに充填する過
程とをさらに有することを特徴とする請求項１７に記載
のプロセス。 - 【請求項１９】 前記第１の接続用パッド上に半田付
け可能な金属からなる少なくとも１つの層を被着する過
程をさらに有することを特徴とする請求項１に記載のプ
ロセス。 - 【請求項２０】 半田付け可能な金属からなる前記層
を被着する前に、酸化層を除去する過程をさらに有する
ことを特徴とする請求項１９に記載のプロセス。 - 【請求項２１】 前記半導体デバイスがＭＯＳＦＥＴ
を含むことを特徴とする請求項１に記載のプロセス。 - 【請求項２２】 前記半導体デバイスがダイオードを
含むことを特徴とする請求項１に記載のプロセス。 - 【請求項２３】 前記半導体デバイスがＪＦＥＴを含
むことを特徴とする請求項１に記載のプロセス。 - 【請求項２４】 前記半導体デバイスがバイポーラト
ランジスタを含むことを特徴とする請求項１に記載のプ
ロセス。 - 【請求項２５】 前記半導体デバイスがＩＣを含むこ
とを特徴とする請求項１に記載のプロセス。 - 【請求項２６】 半導体デバイス用パッケージを製造
するプロセスであって、 複数のダイスを備える半導体ウエハを配設する過程と、 前記ウエハの前側を第１の基板に取着する過程と、 前記ウエハを薄くするように前記ウエハの前記後側を処
理する過程と、 前記ダイスの前側に接続用パッドを露出するために前記
第１の基板内に開口部を形成する過程と、 前記ウエハの後側を第２の基板に取着し、前記ウエハが
前記第１の基板と前記第２の基板との間に介在する積層
体を形成する過程と、 前記積層体を、それぞれ複数のダイスを備えるストリッ
プに分離する過程と、 前記ストリップを集積し、積層体を形成する過程であっ
て、各ダイの１つの縁部が露出する、該積層体形成過程
と、 前記積層体の一方に少なくとも第１の金属層を被着する
過程であって、前記第１の金属層がダイの縁部の周囲に
延在し、前記ダイの前記前側上の位置と前記ダイの後側
上の端子との間に電気的接続部を形成する、該被着過程
と、 前記積層体を個別のストリップに分解する過程と、 ストリップを個別のダイスに分離する過程とを有するこ
とを特徴する半導体デバイス用パッケージ製造プロセ
ス。 - 【請求項２７】 前記ウエハの前記後側を処理する過
程が研削する過程を含むことを特徴とする請求項２６に
記載のプロセス。 - 【請求項２８】 前記ウエハの前記後側を処理する過
程がラッピングする過程を含むことを特徴とする請求項
２６に記載のプロセス。 - 【請求項２９】 前記ウエハの前記後側を処理する過
程がエッチングする過程を含むことを特徴とする請求項
２６に記載のプロセス。 - 【請求項３０】 半導体デバイス用パッケージを製造
するプロセスであって、 複数のダイスを備える半導体ウエハを配設する過程と、 前記ウエハを基板に取着する過程と、 前記ウエハの表面上にオーバーコートを形成する過程
と、 前記ダイスの前側上に接続用パッドを露出するために前
記オーバーコートをパターニングする過程と、 前記ウエハを、それぞれ複数のダイスを備えるマルチチ
ップストリップに分離する過程と、 導電性ラップアラウンド層を形成する過程であって、前
記ラップアラウンド層が前記ダイの縁部の周囲に延在
し、前記ダイの前側上の位置と前記ダイの後側のデバイ
ス端子との間に電気的経路の少なくとも一部分を形成す
る、該形成過程と、 前記ウエハを個別のダイスに分離する過程とを有するこ
とを特徴とする半導体デバイス用パッケージ製造プロセ
ス。 - 【請求項３１】 前記ラップアラウンド層が導電性ポ
リマを含むことを特徴とする請求項３０に記載のプロセ
ス。 - 【請求項３２】 前記ラップアラウンド層が金属を含
むことを特徴とする請求項３０に記載のプロセス。 - 【請求項３３】 半導体ダイの前側上の位置と前記ダ
イの後側のデバイス端子との間に電気的接続部を形成す
るプロセスであって、前記ダイの前記前側ダイ上の位置
から延在し、前記ダイの縁部の周囲に延在する少なくと
も１つの金属層を被着する過程を有し、前記少なくとも
１つの金属層が前記ダイの前記前側上の前記位置と前記
ダイの前記後側の前記デバイス端子との間に少なくとも
電気的経路の一部を形成することを特徴とする電気的接
続部形成プロセス。 - 【請求項３４】 導電性基板を前記ダイの前記後側に
取着する過程を有し、前記少なくとも１つの金属層が前
記基板に接触することを特徴とする請求項３３に記載の
プロセス。 - 【請求項３５】 バーチカル型パワーＭＯＳＦＥＴ用
パッケージを製造するプロセスであって、 複数のダイスを備える半導体ウエハを配設する過程と、 前記ウエハの後側を導電性基板に取着する過程と、 前記ダイスの前側に非導電性オーバーコートを形成する
過程と、 前記ダイスの前記前側にソース及びゲートパッドを露出
するために前記オーバーコートをパターニングする過程
と、 前記ウエハを、それぞれ複数のダイスを備えるストリッ
プに分離する過程と、 前記ストリップを集積し、積層体を形成する過程であっ
て、前記積層体内の各ダイの縁部が露出する、該積層体
形成過程と、 前記積層体の一方に第１の金属層を取着する過程であっ
て、前記金属層が各ダイの縁部の周囲に延在し、前記ダ
イの前記前側上の位置と前記ＭＯＳＦＥＴのドレイン端
子との間に電気的接続部を形成する、該被着過程と、 前記積層体を個別のストリップに分解する過程と、 前記第１の金属層上に第２の金属層をめっきする過程と
を有することを特徴とするバーチカル型パワーＭＯＳＦ
ＥＴ用製造するプロセス。 - 【請求項３６】 半導体パッケージであって、 半導体ダイと、 前記ダイの第１の側に取着される基板と、 前記ダイの第２の側の上層をなすオーバーコートであっ
て、前記オーバーコート内の開口部が前記ダイの前記第
２の側の一部を露出する、該オーバーコートと、 前記ダイの前記第２の側の前記露出部分に隣接し、前記
ダイの縁部に沿って前記基板まで延在し、前記ダイの前
記第２の側と前記ダイの第１の側のデバイス端子との間
に少なくとも電気的経路の一部を形成する導電性ラップ
アラウンド層とを備えることを特徴とする半導体パッケ
ージ。 - 【請求項３７】 前記基板が導電性であることを特徴
とする請求項３６に記載の半導体パッケージ。 - 【請求項３８】 前記導電性ラップアラウンド層が金
属を含むことを特徴とする請求項３６に記載の半導体パ
ッケージ。 - 【請求項３９】 前記導電性ラップアラウンド層が第
１及び第２の金属サブレイヤを備え、前記第２の金属サ
ブレイヤが前記第１の金属サブレイヤの上層をなし、ま
た前記第１の金属層より厚いことを特徴とする請求項３
８に記載の半導体パッケージ。 - 【請求項４０】 前記導電性ラップアラウンド層が導
電性ポリマを含むことを特徴とする請求項３６に記載の
半導体パッケージ。 - 【請求項４１】 前記ダイの前記第２の側に接続用パ
ッドを備え、前記接続用パッドが前記導電性ラップアラ
ウンド層から電気的に絶縁されることを特徴とする請求
項３６に記載の半導体パッケージ。 - 【請求項４２】 前記接続用パッドに電気的に接触す
る半田ボールをさらに備えることを特徴とする請求項４
１に記載の半導体パッケージ。 - 【請求項４３】 前記接続用パッドに電気的に接触す
る導電性ポリマボールをさらに備えることを特徴とする
請求項４１に記載の半導体パッケージ。 - 【請求項４４】 前記ダイがバーチカル型パワーＭＯ
ＳＦＥＴを含むことを特徴とする請求項３６に記載の半
導体パッケージ。 - 【請求項４５】 前記ダイがダイオードを含むことを
特徴とする請求項３６に記載の半導体パッケージ。 - 【請求項４６】 前記ダイがバイポーラトランジスタ
を含むことを特徴する請求項３６に記載の半導体パッケ
ージ。 - 【請求項４７】 前記ダイがＪＦＥＴを含むことを特
徴とする請求項３６に記載の半導体パッケージ。 - 【請求項４８】 前記ダイがＩＣを含むことを特徴と
する請求項３６に記載の半導体パッケージ。 - 【請求項４９】 バーチカル型パワーＭＯＳＦＥＴ用
パッケージであって、 半導体ダイであって、ソース及びゲートパッドが前記ダ
イの前側に配置され、ドレイン端子が前記ダイの後側に
配置される、該半導体ダイと、 前記ダイの後側に取着され、前記ドレイン端子と電気的
に接触する導電性基板と、 前記ダイの前記前側の上層をなし、前記ダイの縁部に沿
って延在し、前記基板と接触する金属層とを備えること
を特徴とするバーチカル型パワーＭＯＳＦＥＴ用パッケ
ージ。 - 【請求項５０】 前記金属層が第１及び第２の金属サ
ブレイヤを備え、前記第２の金属サブレイヤが前記第１
の金属サブレイヤの上層をなし、また前記第１の金属層
より厚いことを特徴とする請求項４９に記載の半導体パ
ッケージ。 - 【請求項５１】 前記ソース及びゲートパッドが半田
付け可能な金属からなる層を含むことを特徴とする請求
項４９に記載の半導体パッケージ。 - 【請求項５２】 前記半田付け可能な金属が金、ニッ
ケル、銅及び銀からなる金属群からの金属を含むことを
特徴とする請求項５１に記載の半導体パッケージ。 - 【請求項５３】 半導体パッケージにおいて、 半導体ダイと、 前記ダイの前側に取着される第１の基板であって、接続
用パッドの位置において前記基板内に開口部が形成され
る、該第１の基板と、 前記ダイの後側に取着される第２の基板と、 前記ダイの前記前側上の位置と接触し、前記ダイの縁部
に沿って前記第２の基板まで延在し、前記ダイの後側上
の端子との電気的接点を形成する少なくとも１つの金属
層とを備えることを特徴とする半導体パッケージ。 - 【請求項５４】 前記ダイが約０．０２５〜０．０５
１ｍｍ（１−２ミル）厚であることを特徴とする請求項
５３に記載の半導体パッケージ。 - 【請求項５５】 半導体パッケージであって、 前側と後側とを有し、半導体デバイスを含むダイであっ
て、前記デバイスが前記前側において少なくとも１つの
端子と、前記後側において少なくとも第２の端子とを有
する、該ダイと、 前記少なくとも１つの端子と電気的に接触する前記ダイ
の前記前側において少なくとも１つの接続用パッドと、 前記ダイの前記後側に取着される基板であって、前記ダ
イ及び前記基板が、前記ダイの前記前側及び後側と概ね
同一平面をなし、また前記ダイの前記前側及び後側と概
ね垂直をなす縁部を有する、該基板と、 前記ダイの前記前側上の位置から前記ダイ及び前記基板
の前記縁部に沿って延在するラップアラウンド金属層で
あって、前記ラップアラウンド金属層が前記半導体デバ
イスの前記第２の端子と電気的に接触する、該ラップア
ラウンド金属層とを備えることを特徴とする半導体パッ
ケージ。 - 【請求項５６】 前記基板が導電性であることを特徴
とする請求項５５に記載の半導体パッケージ。 - 【請求項５７】 前記ラップアラウンド金属層が、前
記縁部及び前記基板の後側の少なくとも一部と接触する
ことを特徴とする請求項５５に記載の半導体パッケー
ジ。 - 【請求項５８】 前記ラップアラウンド金属層が、少
なくとも２つのサブレイヤを含むことを特徴とする請求
項５５に記載の半導体パッケージ。 - 【請求項５９】 前記基板が非導電性であり、導電性
材料を充填された少なくとも１つのバイアを含むことを
特徴とする請求項５５に記載の半導体パッケージ。 - 【請求項６０】 少なくとも１つの接続用パッドと電
気的に接触する半田ボールをさらに備えることを特徴と
する請求項５５に記載の半導体パッケージ。 - 【請求項６１】 少なくとも１つの接続用パッドと電
気的に接触する導電性ポリマボールをさらに備えること
を特徴とする請求項５５に記載の半導体パッケージ。
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