KR20010029402A - 반도체장치용 패키지 및 그의 제조방법 - Google Patents

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Abstract

이 반도체 표면 실장 패키지는 비교적 제조비용이 적고, 반드시 다이와 동일한 크기의 형상을 갖고, 웨이퍼의 후면에 전도성 기판이 부착되며, 웨이퍼의 각 다이 후면의 단자와 전기접촉하고, 비활성화층의 일부와 접속패드는 노출된 상태로 남겨두고 웨이퍼의 전면에 비전도성 오버코트가 형성되고 패턴화되고, 각각의 접속패드는 땜납가능 금속층으로 코팅되고, 다음에 이 조립체는 다이스 사이의 절단선을 따라 수직방향으로 톱 절단되지만, 이 톱 절단은 후면에 손상을 주지 않도록 기판을 완전히 관통하여 연장되지 않고, 스트립의 한 측은 노출되도록 하여 스택에 샌드위치형으로 실장되는 다이 스트립을 제조하기 위하여 한 방향으로의 평행 절단이 쪼개지고, 스택의 한 측에 금속층이 스퍼터 또는 증착되고, 스택은 전환되어 스택의 다른 측에 유사한 처리가 실행되고, 생성된 금속층이 다이 전면에 적층되고, 다이의 에지를 따라 기판 후면 및 에지까지 연장되고, 금속은 오버코트의 표면위에 적층되지 않으며, 다음에 스택의 스트립은 분리되고, 수직방향의 톱 절단은 개별적인 다이스를 분리하기 위해 쪼개지고, 각 다이의 전면과 후면의 단자 사이에 양호한 전기접속을 달성하기 위해 스퍼터 또는 증착된 층위에 두꺼운 금속층이 도금되며, 따라서 생성된 패키지는 다이의 에지를 둘러싸서 다이 전면의 한 위치와 전도성 기판 사이에 전기접속을 형성하고, 상기 패키지는 반드시 다이와 동일한 크기이며, 한 실시예에서는 비전도성 기판이 사용되고, 바이어가 기판에 형성되며, 이 바이어는 다이 후면의 단자와의 전기접속을 형성하기 위해 금속으로 충전된다.

Description

반도체장치용 패키지 및 그의 제조방법{CHIP SCALE SURFACE MOUNT PACKAGE FOR SEMICONDUCTOR DEVICE AND PROCESS OF FABRICATING THE SAME}
반도체 웨이퍼의 처리가 종료한 후, 생성된 집적회로(IC) 칩 또는 다이스는 외부 회로와 접속될 수 있도록 분리되고 패키지화되어야 한다. 많은 패키징 기술이 알려져 있다. 대부분의 기술들은 리드프레임상에 다이를 설치하고, 와이어 본딩 또는 다른 것에 의해 리드프레임에 다이 패드를 연결하며, 리드프레임이 캡슐을 뚫고 나오도록 하여 다이 및 와이어 본드를 플라스틱 캡슐로 밀봉하는 것을 포함한다. 밀봉은 종종 주입성형에 의해 행해진다. 다음에 리드프레임을 잘라내어 리드프레임을 결합하는 결합막대를 제거하고, 패키지가 편평한 표면, 통상 인쇄회로기판(PCB)상에 설치될 수 있도록 리드를 구부린다.
이것은 일반적으로 비용이 많이 소요되고, 시간이 많이 걸리며, PCB상의 불충분한 "리얼 이스테이트(real estate)"에서 과도한 양을 완전히 다 사용하여 생성된 반도체 패키지는 다이 자체보다 상당히 크다. 부가적으로, 와이어 본드는 깨어지기 쉽고, 다이 패드와 패키지의 리드 사이에 상당한 저항을 도입한다.
이 문제들은 패키지화되는 장치가 다이의 반대면에 단자를 갖는 "수직형" 장치일 때 특히 곤란하다. 예를 들어 전력 MOSFET은 통상 다이 전면에 소스 및 게이트 단자를 갖고, 다이 후면에 드레인 단자를 갖는다. 마찬가지로, 수직형 다이오드는 다이 전면에 애노드 단자를 갖고, 다이의 반대측 면에 캐소드 단자를 갖는다. 바이폴라 트랜지스터, 접합 전계효과 트랜지스터(JFET) 및 여러 형태의 집적회로(IC)가 또한 "수직형" 구성으로 제조될 수 있다.
따라서, 현재의 방법보다 간단하고, 비용이 적게 소요되며, 다이와 동일한 크기의 패키지를 제조하는 방법이 요구된다. 특히, 전면과 후면에 단자를 갖는 반도체 다이스와 사용될 수 있는 방법 및 패키지가 요구된다.
도 1은 복수의 다이스를 포함하는 종래의 반도체 웨이퍼의 평면도,
도 2a는 본 발명에 따라 기판에 부착된 웨이퍼의 단면도,
도 2b는 오버코트(overcoat)가 적층되고 패턴화된 후 웨이퍼의 단일 다이를 도시한 도면,
도 2c는 다이스를 분리하는 절단선을 따라 부분 절단이 행해진 후 웨이퍼를 도시한 도면,
도 3은 본 발명에 따라 스택을 형성하기 위해 함께 설치된 다이스의 스트립에 대한 단면도,
도 4a 및 도 4b는 스택의 한 다이스에 대한 평면도 및 단면도,
도 5는 금속층이 패드위에 적층되고, 다이 후면의 단자와 전기접속을 달성하기 위해 다이스 에지를 둘러싸는 것을 보여주는 스택의 3개의 다이스에 대한 단면도,
도 6은 도금 처리가 완료된 후 다이의 개략도,
도 7a 및 도 7b는 욉 접속을 형성하는 땜납 볼을 포함하는 완성된 반도체 패키지의 평면도 및 측면도,
도 7c는 땜납 볼이 제거된 것을 제외하고 도 7a 및 도 7b에 도시된 것과 유사한 패키지의 측면도,
도 8은 지지기판이 비전도성 재료로 구성되고, 전도성 재료로 충전된 바이어(via)가 기판에 형성되어 있는 대안적인 실시예의 단면도,
도 9a는 웨이퍼의 후면이 웨이퍼를 보다 얇게 하기 위해 연마될 때 웨이퍼를 지지하기 위해 지지기판이 웨이퍼의 전면측에 부착되는 대안적인 실시예를 도시한 도면 및
도 9b는 도 9a에 도시된 처리에 의해 제조된 반도체 패키지의 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
200 : 웨이퍼 202 : 지지기판
206 : 다이스 206A : 다이
209 : 비활성화층 210 : 오버코트
213 : 스택 214 : 스트립
215 : 제 1 금속층 216 : 제 2 금속층
219 : 땜납 볼 220, 230 : 패키지
이러한 목적들은 본 발명에 따라 제조된 반도체 패키지로 달성된다. 이 제조 방법은 복수의 다이스를 포함하는 반도체 웨이퍼에서 시작하고, 웨이퍼의 표면에 오버코트(overcoat)를 형성하는 단계; 기판에 웨이퍼를 부착하는 단계; 다이스 전면의 접속 패드를 노출시키기 위해 상기 오버코트를 패터닝하는 단계; 다이 전면의 한 위치와 다이 후면의 단자 사이에 적어도 일부분의 전기 접속을 형성하기 위해 다이의 한 측에 다이의 에지를 둘러싸는 전기전도성 랩어라운드(wraparound)층을 형성하는 단계; 및 상기 웨이퍼를 개별적인 다이스로 분리하는 단계를 포함한다.
이 방법의 한 태양에서, 랩어라운드층을 형성하는 단계는 복수의 다중 다이 스트립을 형성하기 위해 다이스 사이의 평행선을 따라 웨이퍼를 절단하는 단계; 스택을 형성하기 위해 상기 스트립들을 서로 근접하여 샌드위치형으로 설치하는 단계; 스택의 노출된 측에 다이 전면과 다이 후면의 단자 사이에 전기 접속을 형성하기 위해 각 다이의 에지를 둘러싸는 적어도 제 1 금속층을 적층하는 단계; 스택의 상기 스트립을 분리하는 단계; 상기 스트립의 개별적인 다이스를 분리하는 분리하는 단계; 및 상기 제 1 금속층위에 제 2 금속층을 도금하는 단계를 포함한다. 제 1 금속층 및 제 2 금속층은 실제로 단일 금속 "층"의 부층들이다.
상기 방법은 접속패드상에 납땜가능 금속층을 형성하는 단계를 포함할 수 있다. 납땜가능 금속층은 예를 들어 접속패드에서 자연 산화물층을 제거하고(예를 들어 알루미늄층에서 산화알루미늄을 제거하고), 스퍼터링 또는 도금에 의해 금, 니켈 또는 은과 같은 납땜가능 금속을 노출된 금속위에 적층함으로써 형성될 수 있다.
상기 방법은 또한 다이 전면의 접속패드상에 납땜, 폴리머 범프(polymer bump) 또는 볼(ball)을 형성하고, 이에 의해 패키지가 주지된 플립칩(flip-chip) 기술을 사용하여 PCB에 설치될 수 있도록 하는 단계를 포함할 수 있다.
몇몇 실시예에서, 다이스 사이에서 수직 톱니모양 절단이 이루어지고, 이 절단은 기판 후면이 손상되지 않도록 기판을 관통하여 부분적으로 연장된다. 다중 다이 스트립은 일련의 평행 절단을 따라 웨이퍼를 쪼갬으로써 형성된다. 제 1 금속층이 적층되고, 스택이 분리된 후, 스트립은 스트립을 형성하기 위해 쪼개지는 것과는 수직인 절단을 따라 개별적인 다이스로 쪼개진다.
기판은 구리 또는 알루미늄과 같은 전도성 재료로 이루어진 시트도 가능하고, 전도성 접합제 없이 다이 후면의 적어도 한 단자에 부착될 수 있다. 전도성 기판은 히트 싱크 뿐만 아니라 전기접점으로 기능할 수 있다. 대안적으로, 상기 기판은 비전도성도 가능하고, 바이어 또는 홀이 기판에 형성되고, 다이 후면과의 전기접촉을 용이하게 하기 위해 전도성 재료로 충전될 수 있다.
통상, 제 1 금속층은 스퍼터링 또는 증착에 의해 적층된 비교적 얇은 층이고, 제 2 금속층은 도금에 의해 형성된 비교적 두꺼운 층이다. 몇몇 실시예에서, 제 2 금속층을 제거할 수 있는 정도로 충분한 두께의 제 1 금속층을 형성하는 것도 가능하다.
몇가지 경우에, 반도체장치의 저항을 줄이기 위해 웨이퍼의 후면을 연마하여 반도체 웨이퍼를 보다 얇게 형성하는 것이 바람직하다. 연마 동안, 웨이퍼를 지지하기 위해 초기에는 웨이퍼 전면이 유리와 같은 비전도성 재료 또는 구리와 같은 전도성 재료로 이루어지는 지지기판에 부착된다. 웨이퍼 전면의 접속패드를 노출하기 위해 지지기판의 홀이 개방된다.
본 발명에 따른 반도체 패키지는 반도체 다이; 다이의 후면에 부착된 지지기판; 다이 전면을 덮고, 다이 전면의 접속패드에 대응하는 개구를 갖는 비전도성 오버코트; 및 다이 전면에서 다이 에지 부근의 기판으로 연장되고, 이에 의해 다이 전면의 한 위치와 다이 후면의 단자 사이에 전기접속을 설정하는 전기전도성 랩어라운드층을 포함한다. 납땜, 폴리머 범프 또는 볼이 접속패드위에 형성될 수 있다.
한 실시예에서, 반도체 패키지는 수직형 전력 MOSFET을 포함하고, 지지기판은 구리 시트를 포함한다. 오버코트는 다이 전면의 소스 및 게이트 패드를 노출하기 위해 패턴화된다. 구리 기판은 전도성 접합제를 사용하여 다이 후면의 드레인 단자에 부착되고, 랩어라운드층은 다이 전면과 구리 기판 사이에 전기접속을 설정하기 위해 다이 에지 부근으로 연장된다. 다이 전면의 랩어라운드층은 전면 드레인 패드를 효과적으로 형성한다. 납땜 볼은 소스, 게이트 및 드레인 패드에 형성된다. 이 패키지는 PCB상에 플립칩 형태로 반전되어 설치될 수 있다.
다른 실시예에서, 기판은 비전도성이고, 랩어라운드층과 다이 후면의 단자 사이에 전기접촉을 허용하기 위해 전도성 재료가 충전된 바이어가 기판을 관통하여 연장된다.
본 발명에 따른 반도체 패키지는 에폭시 캡슐 또는 본드 와이어를 필요로 하지 않고, 다이에 부착된 하나 이상의 기판들은 다이를 보호하는 기능을 갖고 있고, 다이에 대한 히트 싱크로서 기능하며, 패키지는 매우 작고(예를 들어, 성형된 패키지 크기의 50%), 얇으며, 특히 웨이퍼가 보다 얇게 연마되면 반도체장치에 대해 매우 낮은 온저항을 제공하고, 주형 또는 리드프레임을 필요로 하지 않기 때문에 생산이 경제적이며, 다이오드, MOSFET, JFET, 바이폴라 트랜지스터 및 여러 가지 형태의 집적회로 칩과 같은 다양한 반도체장치에 대해 사용될 수 있다.
본 발명은 첨부한 도면(일정한 비율로 축척되지 않음)을 참조함으로써 보다 용이하게 이해될 수 있고, 유사한 구성요소에는 유사하게 부호를 붙였다.
반도체 웨이퍼의 처리는 직사각형 배열의 다이스를 생성한다. 이것은 웨이퍼(100) 및 다이스(102)의 평면도를 도시하고 있는 도 1에 도시되어 있다. 다이스는 수직 그물모양의 절단선(104)에 따라 분리되고, 다이스(102)를 분리하기 위해 통상 톱니모양 절단이 행해진다.
본 발명은 전면측에 소스 및 게이트 단자를 갖고, 후면측에 드레인 단자를 갖는 수직형 전력 MOSFET용 패키지에 대하여 기술될 것이다. 그러나, 본 발명의 광범위한 원리는 다이오드, 바이폴라 트랜지스터, 접합 전계효과 트랜지스터(JFET) 및 여러 형태의 집적회로(IC)를 포함하는 전면 및 후면측의 양측에 단자를 갖는 어떤 형태의 반도체 다이용 패키지를 제조하는 데에도 사용될 수 있다. 본 명세서에서, 다이의 "전면측"은 전기기기 및/또는 다수의 접속패드들이 위치하는 다이의 한 측이고, "후면측"은 다이의 반대측을 나타낸다.
반도체 다이는 통상 외부기기와의 상호접속을 형성하는데 사용되는 접속패드를 포함하는 상부 금속층을 갖는다. 통상, 이것은 알루미늄 금속층이며, 구리층도 또한 사용되고 있다. 본 발명의 대부분의 실시예에서, 이 금속층은 후술된 이유 때문에 주석/납과 같은 땜납 금속에 부착하도록 변형될 필요가 있다. 금속위에 자연 산화물층이 존재하면, 먼저 이 자연 산화물층이 제거되어야 한다. 다음에 금, 니켈 또는 은과 같은 땜납가능 금속이 노출된 금속위에 적층된다. 산화물층의 제거와 땜납가능 금속의 적층은 주지된 여러 가지 처리에 의해 달성될 수 있다. 예를 들어 알루미늄층은 자연 산화물층을 제거하기 위해 스퍼터-에칭될 수 있고, 금, 은 또는 니켈은 알루미늄위에 스퍼터될 수 있다. 대안적으로, 다이는 산화물층을 제거하기 위해 액정 에칭제에 액침될 수 있고, 땜납가능 금속은 무전해 또는 전해 도금으로 적층될 수 있다. 무전해 도금은 산화물을 치환하기 위해 "아연산염" 처리를 사용하는 것을 포함하며, 이어서 아연산염을 치환하기 위해 니켈 도금이 행해진다.
땜납가능 금속층이 적층된 후, 본 발명에 따른 방법의 다음 단계는 복수의 다이스(206)를 포함하는 반도체 웨이퍼(200)의 직사각형 부분을 나타내는 도 2a에 도시되어 있다. 반도체 웨이퍼(200)의 후면측은 전도성 접합제층(204)을 갖는 전기전도성 지지기판(202)에 부착된다. 한 실시예에서, 기판(202)은 구리로 구성되지만, 지지를 제공할 수 있고, 또한 웨이퍼(200)에 대한 전기접점으로 기능할 수 있는 다른 전도성 재료로 구성될 수 있다. 접합제(204)는 금속 접합제, 은이 충전된 전도성 에폭시 또는 다른 전도성 접착제일 수 있다. 웨이퍼(200)는 통상 실리콘이지만, 또한 실리콘 카바이드 또는 갈륨 아스나이드와 같은 다른 반도체 재료일 수 있다.
통상, 금속층(도시되지 않음)은 접합제(204)가 접합층에 양호한 접착을 제공하기 위해 가해지기 전에 웨이퍼(200)의 후면측에 형성된다. 예를 들어 금속층은 3000Å 니켈 부층과 1㎛ 은 부층에 의해 덮이는 500Å 티타늄 부층을 포함할 수 있다. 티타늄, 니켈 및 은 부층은 증착 또는 스퍼터링에 의해 적층될 수 있다.
웨이퍼(200)는 이 실시예에서 전력 MOSFET을 포함하는 다이스(206)를 포함하지만, 상기한 바와 같이 다이스(206)는 대안적으로 바이폴라 트랜지스터, 다이오드, JFET, IC 또는 다른 형태의 수직 또는 수평 전류추종기기를 포함할 수 있다. MOSFET, 바이폴라 트랜지스터, 다이오드 또는 다른 기기들은 종종 각각의 다이스(206)에 2차원 배열로 형성된다. 종래와 같이, 다이스(206)는 수직 그물모양의 절단선(207)으로 분리된다. 다이스(206)는 다이(206A)로 표시된 다이스(206) 중 하나에 도시된 소스 패드(208S) 및 게이트 패드(208G)에 의해 예시되는 전면측에 접속패드를 갖는다. 통상 드레인 패드(도시되지 않음)는 다이스(206)의 후면측에 존재한다. 이 실시예에서, 패드(208S, 208G)는 다이(206A)의 중앙 영역에 위치한다. 패드(208G, 208S)가 차지하지 않는 다이(206A) 전면측의 일부는 비활성화층(209)에 의해 덮여 있다. 통상, 웨이퍼의 처리에 있어서, 게이트 및 소스 패드를 노출하기 위해 비활성화층에 개구가 에칭된다.
도 2b에 도시된 바와 같이, 폴리이미드, 플라스틱 또는 유리로 구성되는 오버코트(210)가 스핀-온(spin-on), 증착 또는 스프레이 기술을 사용하여 웨이퍼(200)의 노출된 표면에 형성되고, 오버코트(210)는 예를 들어 패드(208S, 208G) 및 비활성화층(209)을 노출된 상태로 남겨두기 위해 주지된 포토리소그래피 기술을 사용하여 패턴화된다. 대안적으로, 패턴화된 오버코트는 스크린 프린팅과 같은 다른 처리에 의해 형성될 수 있다. 한 실시예에서, 스크린 프린트된 폴리이미드는 1mil 두께의 오버코트를 형성하는데 사용된다.
도 2b는 패드(208S, 208G)와 비활성화층(209)의 일부를 노출된 상태로 남겨둔 채 오버코트(210)가 적층되고 패턴화된 후 다이(206A)를 나타내는 도면이다. 명확한 설명을 위해, 오버코트(210)의 두께는 도 2b에 확대 도시되어 있다. 도시된 바와 같이, 비활성화층(209)의 노출된 부분은 다이(206A)의 에지에 인접하고 있다. 오버코트(210)는 또한 알루미늄 또는 구리와 같은 전도성 재료로 형성될 수 있지만, 이 경우 전도성 오버코트가 접속패드(208S, 208G)에 대해 단락되지 않는 것을 보장하기 위해 비전도성 접착제층이 오버코트와 웨이퍼 사이에 형성되어야 한다.
다음으로, 바람직하다면, 웨이퍼(200)는 모델번호 등과 같은 마킹으로 스크린 프린트되거나 레이저 마크될 수 있다. 다음에, 도 2c에 도시된 바와 같이, 웨이퍼(200), 오버코트(210) 및 기판(202)의 샌드위치에서 부분 절단(212X, 212Y)이 행해진다. 부분 절단(212X, 212Y)은 샌드위치를 완전히 관통하여 연장되지는 않지만, 다이스(206)에 손상을 주지 않고 부분 절단(212X, 212Y)의 위치에서 기판(202)이 쉽게 쪼개질 수 있도록 웨이퍼(200) 및 오버코트(210)를 완전히 관통하여 연장되며, 기판(202)으로는 충분히 많이 연장된다. 도시된 바와 같이 부분 절단(212X, 212Y)는 서로 수직이며, 개별적인 다이스(206) 사이의 절단선(207) 위치에서 행해진다. 부분 절단(212X, 212Y)은 종래의 다이싱 톱 또는 대안적으로 레이저 커팅(laser cutting) 또는 포토리소그래피 패터닝 및 에칭 기술로 행해질 수 있다.
다음에, 웨이퍼(200) 및 기판(202)은 부분 절단(212X)에 따라 멀티칩 스트립(214)으로 쪼개지고, 이들 각각은 다이스(206) 열을 포함한다. 다이스(206)가 이 단계에서는 부분 절단(212Y)에 따라 분리되지 않는다는 것을 확실히 하기 위해 부분 절단(212X)은 부분 절단(212Y)보다 다소 깊게 행해질 수 있다. 예를 들어, 한 실시예에서 부분 절단(212X)는 부분 절단(212Y)보다 5mil 더 깊다. Tokyo Weld TWA-100 AG Ⅲ와 같은 세라믹 절단장치가 웨이퍼(200)를 스트립(214)으로 절단하는데 사용될 수 있다.
대안적으로, 부분 절단(212Y)은 이 때에는 행해지지 않고, 스트립(214)은 공정의 후속 단계에서 개별적인 다이스로 분리된다. 또한 부분 절단(212Y)이 절단(212X) 전에 행해지고, 기판을 쪼갤 필요가 없도록 절단(212X)이 기판(202)을 완전히 관통하여 연장될 수 있다는 가능성도 있다.
스트립(214)은 절단(212Y)의 한 위치에서 취한 단면도인 도 3에 도시된 바와 같이 스택(213)을 형성하기 위해 샌드위치형으로 조립된다. 스택(213)을 형성하기 위해, 스트립(214)은 노출된 스트립(214)의 한 에지 대신에 스트립(214)을 유지하기 위한 형상의 공동(cavity)을 포함하는 매거진(magazine) 또는 다른 고정물에 서로 대향하여 유지될 수 있다. 도 3에서는 다만 3개의 스트립(214)이 도시되어 있지만, 50 또는 100 또는 그 이상의 스트립(214)이 스택에 설치될 수 있다. 도 3은 또한 패드(208S, 208G) 및 비활성화층(209)의 노출 부분이 위치하는 곳을 제외하고 웨이퍼(200)의 표면을 덮는 오버코트(210)(두께가 확대된)를 도시하고 있다. 기하학적 형태 및 패드의 위치 때문에, 스트립(214)이 스택(213)에 함께 배치될 때, 비활성화층(209)의 노출 부분만이 노출된다. 스트립(214)이 스택(213)에 조립될 때, 패드(208S, 208G)는 사실 외부 환경으로부터 밀폐된다.
도 4a는 패드(208S, 208G)의 위치를 보여주는 스트립(214)의 한 다이(206A)의 평면도이다. 또한 다이(206A)의 에지에 인접하여 위치하는 비활성화층(209)의 노출 부분이 도시되어 있다. 도 4b는 오버코트(210)가 소스 패드(208S)를 둘러싸는 것을 보여주는 도 4a의 단면 4B-4B에서 취한 도면이다. 마찬가지로 오버코트(210)는 게이트 패드(208G)를 둘러싼다.
다음에 스트립(214)에 대해 증착 처리가 행해지고, 이에 의해 도 5의 단면도에 도시된 바와 같이 제 1 금속층(215)이 비활성화층(209)의 노출 부분 및 스트립(214)의 에지에 스퍼터된다. 금속층(215)은 다이(206A) 전면에서 시작하여 다이(206A)의 에지 부근의 전도성 기판(202) 까지 연장되며, 이에 의해 다이(206A) 전면과 다이스(206)내 MOSFET(기호로 도시됨)의 드레인 단자 사이에 전기접속이 설정된다. 이 실시예에서, 금속층(215)은 기판(202)의 에지와 후면에 모두 접촉한다. 예를 들어, 층(215)은 1000Å 두께의 니켈 또는 구리로 이루어진 층일 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 패드(208S, 208G)는 오버코트(210)와 인접하는 스트립(214)의 후면에 의해 완전히 둘러싸이기 때문에, 금속은 패드(208S, 208G)에 스퍼터되지 않는다. 대안적으로, 금속층(215)을 형성하기 위해 증착과 같은 다른 처리가 사용될 수 있다.
금속층(215)은 오버코트(210)의 에지까지 연장될 수 있지만, 스트립(215)이 후술되는 바와 같이 나중에 분리되기 때문에 문제를 발생하지는 않는다.
다음에 스택(213)은 다이스(206)의 반대측 에지를 노출시키기 위해 매거진으로 전환하고, 다이스(206)의 반대측에 유사한 층(215)을 형성하기 위해 동일한 처리가 실행된다.
금속층(215)의 증착에 이어서, 스택(213)은 개별적인 스트립(214)으로 분리되고, 멀티칩 스트립(214)은 절단(212X)을 따라 개별적인 다이스(206)로 쪼개진다. 다시, Tokyo Weld TWA-100 AG Ⅲ 세라믹 절단장치가 스트립을 쪼개는데 사용될 수 있다. 다음에, 개별적인 다이스(206)는 HBS 또는 American Plating에 의해 제조된 것과 같은 배럴도금장치에 배치되고, 제 1 금속층(215)위에 제 2 금속층(216)을 형성하기 위해 전해도금 처리가 실행된다. 대안적으로, 제 2 금속층(216)을 형성하기 위해 다른 종류의 전해도금장치 또는 처리가 사용될 수 있다. 금속층(216)은 금속층(215)의 상부에만 형성하고, 오버코트(210)에는 접착하지 않는다. 예를 들어, 금속층(216)은 주석/납과 같은 1mil 두께의 땜납가능 금속층일 수 있다. 따라서 금속층(216)은 다이(206A) 점녕과 다이의 반대측 에지를 따른 구리 기판(202) 사이에서 양호한 전기접속을 형성한다.
오버코트(210)가 전도성 재료로 형성되면, 상기한 바와 같이 웨이퍼에서 오버코트를 분리하기 위해 비전도성 접착제층을 가하는 것이 바람직하다. 이 비전도성층은 오버코트와 접속패드 사이에 갭을 형성하고, 도금된 금속층이 오버코트와 접속패드 사이에 단락을 형성하는 것을 방지한다.
몇몇 경우에, 비교적 두꺼운 제 1 금속층을 예를 들어 스퍼터링 또는 증착에 의해 적층함으로써 제 2 금속층을 제거할 수 있다. 다른 실시예에서는 다이 전면과 다이 후면의 장치 단자 사이에 접속을 형성하기 위해 2개 이상의 금속층이 적층될 수도 있다. 2개 이상의 층이 적층되면, 이 층들은 단일 랩어라운드 금속 "층"의 부층으로 간주될 수 있다.
도 6은 다이(206A) 전면이 금속층(215, 216)에 의해 기판(202)에 연결되어 있는 도금 처리가 완료된 후의 다이(206A)를 도시하고 있다. 다이 전면(206A)의 금속층(216)의 일부는 실제로 전면측 "드레인 패드"가 된다. 다이(206A)는 전력 MOSFET을 포함하기 때문에, 기판(202)은 이들의 드레인 단자와 전기접촉 상태가 되며, 따라서 전면측 드레인 패드는 전력 MOSFET의 드레인 단자에 전기적으로 연결된다. 대안적으로, 다이(206A)가 다이오드를 포함하면, 금속층(215, 216)은 다이(206A) 후면에 위치한 단자(애노드 또는 캐소드)에 다이(206A) 전면을 연결한다. 패드(208G 또는 208S) 중 하나는 다이오드의 다른 단자에 연결하는데 사용될 수 있다.
상기한 바와 같이 다이 스트립(214)을 스택(213)으로 조립하고, 층(215, 216)을 형성하는 대안으로서, 층(215, 216)과 기능적으로 유사한 랩어라운드 전도성 폴리머 또는 금속층이 예를 들어 일본의 Nitto company에서 제조한 장치를 사용하여 다이 스트립(214)위에 형성될 수 있다. 다른 대안으로서, 웨이퍼가 개별적인 다이스로 분리된 후에 다이 전면과 다이 후면의 장치 단자를 연결하는 전기전도성 랩어라운드층이 형성될 수 있다.
다음에 땜납 범프 또는 볼(219)은 종래의 처리를 사용하여 패드(208S, 208G) 및 다이(206A) 전면의 금속층(216)의 일부에 형성되고, 도 7A의 평면도 및 도 7B의 측면도에 도시된 완성된 패키지(220)를 제조된다. 땜납 볼(219)은 땜납 페이스트를 증착 및 리플로잉(reflowing)하거나 스크린 프린팅 또는 땜납 제팅(jetting)(예를 들어 독일 나우엔 14641 암 쉬란겐호르트 15-17의 Pac Tech GmbH에서 제조한 설비 사용)과 같은 다른 처리 또는 일본 가나자와 920-8681 마메다-혼마치의 Shibuya Kogyo Co., Ltd의 웨이퍼 레벨 땜납 볼 마운터를 사용하여 종래의 방법으로 가해질 수 있다.
다음에 패키지(220)는 잘 알려진 "플립칩" 기술에 의해 PCB 또는 다른 편평한 표면위에 설치된다. 대안적으로, 땜납 또는 폴리머 범프 또는 볼(219)은 도 7c의 측면도에 도시된 패키지(230)를 제조하기 위해 제거될 수 있다.
웨이퍼를 전기전도성 기판에 부착하는 대신에, 웨이퍼를 지지하기 위해 비전도성 기판을 사용할 수 있고, 바이어 또는 홀이 기판에 형성되고, 웨이퍼 후면과 전기접촉을 형성하기 위해 전도성 재료로 충전될 수 있다. 도 8은 비전도성 기판(252)이 다이(254)의 후면에 부착되는 패키지(250)를 도시하고 있다. 바이어(256)는 기판(252)을 관통하여 연장된다. 바이어(256)는 전도성 접합제로 이루어진 층(258)과 전기적 접촉 상태에 있는 전도성 재료(260)로 충전되어 있다. 한편, 이 패키지는 오버코트(262)가 다이(254) 전면에 적층되고, 금속층(264)이 전도성 재료(260)와 전기적 접촉을 형성하기 위해 다이(254) 에지 및 기판(252) 부근으로 연장된다는 점에서 상기한 실시예와 유사하다. 기판(252)은 세라믹, 산화알루미늄, 유리 또는 플라스틱으로 구성될 수 있다. 전도성 재료(260)는 금속일 수 있다. 전도성 재료(260)는 또한 다이(254) 후면의 단자와의 직접 접촉을 형성하기 위해 층(258)을 관통하여 연장될 수 있다. 바이어(256)는 예를 들어 드릴링(drilling)에 의해 형성될 수 있고, 이들은 3M 또는 Nikko Denko에 의해 제조된 장치를 사용하여 도금 처리에 의해 충전될 수 있다.
반도체 웨이퍼는 통상 15 내지 30mil 두께이다. 웨이퍼의 전면과 후면 사이의 저항을 줄이기 위해, 웨이퍼를 보다 얇게 형성하는 것이 바람직하다. 이것은 웨이퍼의 후면을 예를 들어 연마함으로써 달성될 수 있다. 연마 처리 동안 웨이퍼에 대한 적절한 지지를 제공하기 위해, 웨이퍼의 전면은 지지기판에 부착된다. 연마가 종료한 후, 웨이퍼의 후면은 도 2a에 도시된 바와 같이 전도성 기판(202) 또는 도 8에 도시된 바와 같이 비전도성 기판(252)에 부착되는 방식으로 기판에 부착된다. 따라서, 전면과 후면에 각각 부착된 기판 사이에 끼워진 박형화된 웨이퍼를 포함하는 샌드위치가 형성된다. 이후에, 상기한 처리가 샌드위치 구조체에 가해진다.
도 9a는 전면 기판(302) 및 후면 기판(304) 사이에 끼워진 박형화된 웨이퍼(300)의 일부를 도시하고 있다. 접속패드(도시되지 않음)와 웨이퍼(300) 전면의 비활성화층의 일부에 대한 접근을 제공하기 위해 개구(306)가 전면 기판(302)에 형성되어 있다. 전면기판(302)은 유리 또는 구리로 구성될 수 있고, 예를 들어 접속패드 사이의 단락을 방지하기 위해 비전도성 에폭시와 같은 비전도성 접합제로 이루어진 층(301)을 사용하여 웨이퍼(300)에 부착된다. 개구(306)는 에칭 또는 스탬핑(stamping) 또는 드릴링과 같은 기계적인 수단에 의해 형성될 수 있고, 기판(302)이 웨이퍼(300)에 부착되기 전에 전면기판(302)에 개구(306)가 형성될 수 있다. 웨이퍼(300)의 후면은 웨이퍼(300)가 전면기판(302)에 부착된 후 및 웨이퍼(300)가 후면기판(304)에 부착되기 전에 예를 들어 Strausbaugh의 연마기기로 연마된다. 웨이퍼(300)는 예를 들어 1-2mil의 두께로 연마될 수 있다. 연마에 대한 대안으로서, 웨이퍼(300)는 래핑(lapping) 또는 에칭에 의해 박형화될 수 있다. 전면기판(302)을 사용함으로써 웨이퍼(300)의 전면에 오버코트를 형성할 필요가 없거나 또는 전면기판(302)이 부착되기 전에 웨이퍼(300)의 전면에 오버코트를 가할 수 있다.
도 9a에 도시된 샌드위치 구조체는 다이 전면과 다이 후면의 장치 단자 사이의 전기접촉을 형성하는 랩어라운드층을 갖는 반도체 패키지를 제조하기 위해 예를 들어 도 2c, 도 3 및 도 5에서 기술한 바와 같이 처리된다. 생성된 패키지의 9B-9B 부분의 단면도는 도 9b에 도시되어 있고, 하나 이상의 금속층(310)이 다이(300A) 전면과 다이(300A) 후면의 단자 사이의 전기접속을 형성하기 위해 다이(300A)의 에지를 둘러싸고 있다.
본 발명의 특정 실시예들이 기술되어 있지만, 이 실시예들은 설명을 위한 것이며, 한정하기 위한 것은 아니다. 당해 분야의 숙련자라면 본 발명의 포괄적 범위내에서 많은 대안적인 실시예들이 가능하다는 것을 이해할 것이다.
본 발명에 따른 반도체 패키지는 에폭시 캡슐 또는 본드 와이어를 필요로 하지 않고, 다이에 부착된 하나 이상의 기판들은 다이를 보호하는 기능을 갖으며, 다이에 대한 히트 싱크로서 기능하고, 패키지는 매우 작고(예를 들어, 성형된 패키지 크기의 50%), 얇으며, 특히 웨이퍼가 보다 얇게 연마되면 반도체장치에 대해 매우 낮은 온저항을 제공하고, 주형 또는 리드프레임을 필요로 하지 않기 때문에 생산이 경제적이며, 다이오드, MOSFET, JFET, 바이폴라 트랜지스터 및 여러 가지 형태의 집적회로 칩과 같은 다양한 반도체장치에 대해 사용될 수 있다.

Claims (61)

  1. 복수의 다이스를 포함하는 반도체 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 전면의 표면위에 오버코트를 형성하는 단계;
    상기 다이스의 전면의 접속 패드를 노출시키기 위해 오버코트를 패터닝하는 단계;
    상기 웨이퍼를 기판에 부착하는 단계;
    상기 웨이퍼를 복수의 다이스를 포함하는 멀티칩 스트립으로 분리하는 단계;
    각 다이의 에지가 노출되도록 하여 스택을 형성하기 위해 샌드위치형으로 상기 스트립들을 조립하는 단계;
    다이 전면의 한 위치와 다이 후면의 장치 단자 사이의 전기 접속을 형성하기 위해 스택의 한 측에 다이의 에지를 둘러싸는 적어도 제 1 금속층을 적층하는 단계;
    스택을 개별적인 스트립으로 분리하는 단계; 및
    스트립을 개별적인 다이스로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  2. 제 1 항에 있어서,
    다이 전면의 한 위치와 다이 후면의 장치 단자 사이의 전기 접속을 형성하기 위해 스택의 반대측에 다이의 에지를 둘러싸는 적어도 제 2 금속층을 적층하는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  3. 제 1 항에 있어서,
    상기 웨이퍼를 스트립으로 분리하는 단계는
    기판 후면에 손상을 주지 않고, 제 1 세트의 부분 절단을 형성하기 위해 제 1 세트의 팽행선을 따라 다이스 사이의 기판의 일부와 웨이퍼를 관통하여 절단하는 단계; 및
    상기 부분 절단을 따라 기판을 쪼개는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  4. 제 3 항에 있어서,
    상기 절단 단계는 톱질을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  5. 제 3 항에 있어서,
    상기 절단 단계는 포토리소그래피 패터닝 및 에칭을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  6. 제 3 항에 있어서,
    상기 웨이퍼를 스트립으로 분리하기 전에 제 2 세트의 부분 절단을 형성하기 위해 제 1 세트의 평행선에 수직인 제 2 세트의 선을 따라 다이스 사이의 기판의 일부와 웨이퍼를 관통하여 절단하는 단계를 또한 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  7. 제 6 항에 있어서,
    스트립을 개별적인 다이스로 분리하는 단계는 상기 제 2 세트의 부분 절단을 따라 스트립을 쪼개는 것을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  8. 제 6 항에 있어서,
    상기 제 1 세트의 부분 절단은 상기 제 2 세트의 부분 절단보다 깊은 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  9. 제 1 항에 있어서,
    적어도 제 1 금속층을 적층하는 단계는 스퍼터링을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  10. 제 1 항에 있어서,
    적어도 제 1 금속층을 적층하는 단계는 증착을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  11. 제 1 항에 있어서,
    상기 제 1 금속층을 적층하는 단계는 제 1 금속 부층을 적층하는 것과, 이 제 1 금속 부층위에 제 2 금속 부층을 적층하는 것을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  12. 제 11 항에 있어서,
    상기 제 2 금속 부층을 적층하는 단계는 도금을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  13. 제 1 항에 있어서,
    상기 접속패드는 다이 전면의 내부영역에 위치하고, 스택을 형성하기 위해 스트립을 조립하는 단계는 접속패드를 밀봉하는 것을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  14. 제 1 항에 있어서,
    상기 접속패드와 전기적으로 접촉하는 땜납 볼을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  15. 제 1 항에 있어서,
    상기 기판은 전기전도성인 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  16. 제 15 항에 있어서,
    상기 웨이퍼를 기판에 부착하는 단계는 전기전도성 접합제를 사용하여 기판에 웨이퍼를 부착하는 것을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  17. 제 1 항에 있어서,
    상기 기판은 전기 비전도성인 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  18. 제 17 항에 있어서,
    기판을 완전히 관통하여 바이어를 형성하는 단계와, 상기 바이어를 전기전도성 재료로 충전하는 단계를 또한 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  19. 제 1 항에 있어서,
    제 1 접속패드위에 땜납가능 금속으로 이루어진 적어도 하나의 층을 적층하는 단계를 또한 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  20. 제 19 항에 있어서,
    땜납가능 금속으로 이루어진 층을 적층하기 전에 산화물층을 제거하는 단계를 또한 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  21. 제 1 항에 있어서,
    상기 반도체장치는 MOSFET을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  22. 제 1 항에 있어서,
    상기 반도체장치는 다이오드를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  23. 제 1 항에 있어서,
    상기 반도체장치는 JFET를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  24. 제 1 항에 있어서,
    상기 반도체장치는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  25. 제 1 항에 있어서,
    상기 반도체장치는 IC를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  26. 복수의 다이스를 포함하는 반도체 웨이퍼를 제공하는 단계;
    웨이퍼의 전면에 제 1 기판을 부착하는 단계;
    웨이퍼를 박형화하기 위해 웨이퍼의 후면을 처리하는 단계;
    다이스 전면의 접속패드를 노출하기 위해 제 1 기판에 개구를 형성하는 단계;
    제 1 기판 및 제 2 기판 사이에 끼워진 웨이퍼를 포함하는 샌드위치를 형성하기 위해 웨이퍼의 후면에 제 2 기판을 부착하는 단계;
    상기 샌드위치를 복수의 다이스를 포함하는 스트립으로 분리하는 단계;
    각 다이의 하나의 에지가 노출되도록 하여 스택을 형성하기 위해 스트립을 함께 조립하는 단계;
    다이 전면의 한 위치와 다이 후면의 단자 사이에 전기접속을 형성하기 위해 다이의 에지 부근을 둘러싸는 적어도 제 1 금속층을 스택의 한 측에 적층하는 단계;
    상기 스택을 개별적인 스트립으로 분리하는 단계; 및
    스트립을 개별적인 다이스로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  27. 제 26 항에 있어서,
    상기 웨이퍼의 후면을 처리하는 단계는 연마를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  28. 제 26 항에 있어서,
    상기 웨이퍼의 후면을 처리하는 단계는 래핑을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  29. 제 26 항에 있어서,
    상기 웨이퍼의 후면을 처리하는 단계는 에칭을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  30. 복수의 다이스를 포함하는 반도체 웨이퍼를 제공하는 단계;
    상기 웨이퍼에 기판을 부착하는 단계;
    상기 웨이퍼의 표면위에 오버코트를 형성하는 단계;
    다이스 전면의 접속패드를 노출하기 위해 상기 오버코트를 패터닝하는 단계;
    상기 웨이퍼를 각각이 복수의 다이스를 포함하는 멀티칩 스트립으로 분리하는 단계;
    다이 전면의 한 위치와 다이 후면의 장치 단자 사이에 전기 경로의 적어도 일부를 형성하기 위해 다이의 에지를 둘러싸는 전기전도성 랩어라운드층을 형성하는 단계; 및
    상기 웨이퍼를 개별적인 다이스로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
    반도체장치용 패키지 제조방법.
  31. 제 30 항에 있어서,
    상기 랩어라운드층은 전도성 폴리머를 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  32. 제 30 항에 있어서,
    상기 랩어라운드층은 금속을 포함하는 것을 특징으로 하는 반도체장치용 패키지 제조방법.
  33. 다이 전면의 한 위치에서 다이 에지 부근으로 연장되는 적어도 하나의 금속층을 적층하는 것을 포함하고, 상기 적어도 하나의 금속층은 상기 다이 전면의 한 위치와 다이 후면의 장치 단자 사이에 전기경로의 적어도 일부를 형성하는 것을 특징으로 하는 반도체 다이 전면의 한 위치와 다이 후면의 장치 단자 사이에 전기접속을 형성하는 방법.
  34. 제 33 항에 있어서,
    다이 후면에 전도성 기판을 부착하는 것을 포함하고, 상기 적어도 하나의 금속층은 기판과 접촉하는 것을 특징으로 하는 방법.
  35. 복수의 다이스를 포함하는 반도체를 웨이퍼를 제공하는 단계;
    상기 웨이퍼의 후면에 전도성 기판을 부착하는 단계;
    상기 다이스의 전면에 비전도성 오버코트를 형성하는 단계;
    상기 다이스 전면의 소스 및 게이트 패드를 노출하기 위해 상기 오버코트를 패터닝하는 단계;
    상기 웨이퍼를 각각이 복수의 다이스를 포함하는 스트립으로 분리하는 단계;
    각 다이의 에지가 노출되도록 하여 스택을 형성하기 위해 상기 스트립을 샌드위치형으로 조립하는 단계;
    상기 스택의 한 측에 상기 다이 전면의 한 위치와 MOSFET의 드레인 단자 사이에 전기접속을 형성하기 위해 각 다이의 에지를 둘러싸는 제 1 금속층을 적층하는 단계;
    상기 스택을 개별적인 스트립으로 분리하는 단계; 및
    상기 제 1 금속층위에 제 2 금속층을 도금하는 단계를 포함하는 것을 특징으로 하는 수직형 전력 MOSFET용 패키지 제조방법.
  36. 반도체 다이;
    상기 다이의 제 1 측에 부착된 기판;
    상기 다이의 제 2 측위에 위치하고, 상기 다이의 제 2 측의 일부를 노출하는 개구를 갖는 오버코트;
    상기 다이의 제 2 측의 노출 부분에 인접하고, 다이의 에지를 따라 기판까지 연장되며, 다이의 제 2 측과 다이의 제 1 측의 장치 단자 사이의 전기경로의 적어도 일부를 형성하는 전기전도성 랩어라운드층을 포함하는 것을 특징으로 하는 반도체 패키지.
  37. 제 36 항에 있어서,
    상기 기판은 전기전도성인 것을 특징으로 하는 반도체 패키지.
  38. 제 36 항에 있어서,
    상기 전기전도성 랩어라운드층은 금속을 포함하는 것을 특징으로 하는 반도체 패키지.
  39. 제 38 항에 있어서,
    상기 전도전도성 랩어라운드층은 제 1 및 제 2 금속 부층을 포함하고, 상기 제 2 금속 부층은 상기 제 1 금속 부층위에 위치하며, 상기 제 1 금속 부층보다 두꺼운 것을 특징으로 하는 반도체 패키지.
  40. 제 36 항에 있어서,
    상기 전기전도성 랩어라운드층은 전도성 폴리머를 포함하는 것을 특징으로 하는 반도체 패키지.
  41. 제 36 항에 있어서,
    상기 다이의 제 2 측에 상기 전기전도성 랩어라운드층과 전기적으로 절연된 접속패드를 포함하는 것을 특징으로 하는 반도체 패키지.
  42. 제 41 항에 있어서,
    상기 접속패드와 전기접촉하는 땜납 볼을 또한 포함하는 것을 특징으로 하는 반도체 패키지.
  43. 제 41 항에 있어서,
    상기 접속패드와 전기접촉하는 전도성 폴리머 볼을 또한 포함하는 것을 특징으로 하는 반도체 패키지.
  44. 제 36 항에 있어서,
    상기 다이는 수직형 전력 MOSFET을 포함하는 것을 특징으로 하는 반도체 패키지.
  45. 제 36 항에 있어서,
    상기 다이는 다이오드를 포함하는 것을 특징으로 하는 반도체 패키지.
  46. 제 36 항에 있어서,
    상기 다이는 바이폴라 트랜지스터를 포함하는 것을 특징으로 하는 반도체 패키지.
  47. 제 36 항에 있어서,
    상기 다이는 JFET를 포함하는 것을 특징으로 하는 반도체 패키지.
  48. 제 36 항에 있어서,
    상기 다이는 IC를 포함하는 것을 특징으로 하는 반도체 패키지.
  49. 다이 전면에 소스 및 게이트 패드가 위치하고, 다이 후면에 드레인 단자가 위치하는 반도체 다이;
    상기 다이의 후면에 부착되고,상기 드레인 단자와 전기접촉하는 전도성 기판; 및
    상기 다이의 전면에 위치하고, 상기 다이의 에지를 따라 연장되며, 기판과 접촉하는 금속층을 포함하는 것을 특징으로 하는 수직형 전력 MOSFET용 패키지.
  50. 제 49 항에 있어서,
    상기 금속층은 제 1 및 제 2 금속 부층을 포함하고, 상기 제 2 금속 부층은 상기 제 1 금속 부층위에 위치하며, 상기 제 1 금속 부층보다 두꺼운 것을 특징으로 하는 수직형 전력 MOSFET용 패키지.
  51. 제 49 항에 있어서,
    상기 소스 및 게이트 패드는 땜납가능 금속으로 이루어진 층을 포함하는 것을 특징으로 하는 수직형 전력 MOSFET용 패키지.
  52. 제 51 항에 있어서,
    상기 땜납가능 금속은 금, 니켈, 구리 및 은으로 이루어진 군에서 하나의 금속을 포함하는 것을 특징으로 하는 수직형 전력 MOSFET용 패키지.
  53. 반도체 다이;
    상기 다이의 전면에 부착되며, 접속패드의 한 위치에 개구가 형성된 제 1 기판;
    상기 다이의 후면에 부착된 제 2 기판; 및
    상기 다이 전면의 한 위치와 접촉하고, 상기 다이의 에지를 따라 상기 제 2 기판으로 연장되며, 상기 다이 후면의 단자와 전기접촉하는 적어도 하나의 금속층을 포함하는 것을 특징으로 하는 반도체 패키지.
  54. 제 53 항에 있어서,
    상기 다이는 1-2mil의 두께인 것을 특징으로 하는 반도체 패키지.
  55. 전면 및 후면을 갖고, 전면에 적어도 하나의 단자 및 후면에 적어도 하나의 단자를 갖는 반도체장치를 포함하는 다이;
    적어도 하나의 단자와 전기접촉하는 다이 전면의 적어도 하나의 접속패드;
    상기 다이 후면에 부착된 기판; 및
    다이 전면의 한 위치에서 다이 에지를 따라 연장되며, 상기 반도체장치의 제 2 단자와 전기접촉하는 랩어라운드층을 포함하고,
    상기 다이 및 상기 기판은 실질적으로 동일 평면상에 위치하고, 상기 다이의 전면 및 후면에 실질적으로 수직인 에지를 갖는 것을 특징으로 하는 반도체 패키지.
  56. 제 55 항에 있어서,
    상기 기판은 전도성인 것을 특징으로 하는 반도체 패키지.
  57. 제 55 항에 있어서,
    상기 랩어라운드층은 상기 기판 후면의 일부 및 에지와 접촉하는 것을 특징으로 하는 반도체 패키지.
  58. 제 55 항에 있어서,
    상기 랩어라운드층은 적어도 2개의 부층을 포함하는 것을 특징으로 하는 반도체 패키지.
  59. 제 55 항에 있어서,
    상기 기판은 비전도성이고, 전도성 재료로 충전된 적어도 하나의 바이어를 포함하는 것을 특징으로 하는 반도체 패키지.
  60. 제 55 항에 있어서,
    적어도 하나의 접속패드와 전기접촉하는 땜납 볼을 또한 포함하는 것을 특징으로 하는 반도체 패키지.
  61. 제 55 항에 있어서,
    적어도 하나의 접속패드와 전기접촉하는 전도성 폴리머 볼을 또한 포함하는 것을 특징으로 하는 반도체 패키지.
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