CN1288255A - 半导体器件的芯片规模表面安装封装及其制造方法 - Google Patents

半导体器件的芯片规模表面安装封装及其制造方法 Download PDF

Info

Publication number
CN1288255A
CN1288255A CN99124318A CN99124318A CN1288255A CN 1288255 A CN1288255 A CN 1288255A CN 99124318 A CN99124318 A CN 99124318A CN 99124318 A CN99124318 A CN 99124318A CN 1288255 A CN1288255 A CN 1288255A
Authority
CN
China
Prior art keywords
tube core
wafer
substrate
metal
back side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN99124318A
Other languages
English (en)
Other versions
CN1177358C (zh
Inventor
费利克斯·赞德曼
Y·默罕穆德·卡塞姆
何约瑟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
VISHEY INTERTECHNOLOGY CORP
Original Assignee
VISHEY INTERTECHNOLOGY CORP
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by VISHEY INTERTECHNOLOGY CORP filed Critical VISHEY INTERTECHNOLOGY CORP
Publication of CN1288255A publication Critical patent/CN1288255A/zh
Application granted granted Critical
Publication of CN1177358C publication Critical patent/CN1177358C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06551—Conductive connections on the side of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

半导体表面安装封装,导电基板粘到晶片背面,电接触晶片中每个管芯背面的端子。在晶片正面形成并构图不导电的覆盖层,露出部分钝化层和管芯连接焊盘,每个连接焊盘覆盖可焊金属层。沿管芯间划线在垂直方向切组件,切痕未穿透基板。断开一方向中的平行切痕形成叠层中夹层安装的管芯条;露出条的一面。金属层溅射或蒸发在叠层的一面;在另一面上进行类似的工艺。分离叠层的条,分离各管芯。厚金属层淀积在溅射或蒸发层上,每个管芯正面和背面端子间电连接。

Description

半导体器件的芯片规模表面 安装封装及其制造方法
半导体晶片的处理完成之后，必须以它们可以连接到外部电路的方式分离和封装所得的集成电路(IC)芯片或管芯。现在有许多公知的封装技术。大多数涉及将管芯安装在引线框架上，通过引线键合或其它的方式将管芯底座连接到引线框架，然后将管芯和键合线密封在塑性封壳中，同时引线框架从封壳中伸出。通常通过注模进行密封。然后修整引线框架除去将它保持在一起的连杆，弯曲引线使封装安装在平坦表面上，一般为印刷电路板(PCB)。
通常这是个昂贵、耗时的工艺，所得的半导体封装显著大于管芯自身，用掉了PCB上过量的“稀少地位”。此外，引线键合很脆弱，在管芯底座和封装的引线之间引入大量的电阻。
当要封装的器件为端子在管芯的背面上的“垂直”器件时，问题特别严重。例如，功率MOSFET通常在管芯的正面上有它的源端和栅端，在管芯的背面上有它的漏端。类似地，垂直二极管在管芯的一个表面上有阳极端，在管芯的背面上有阴极端。双极晶体管、结型场效应晶体管(JFET)以及各种集成电路(IC)也可以“垂直”的构形制造。
因此，需要一种比现有的方法简单和便宜并且能制造与管芯尺寸基本相同的封装的方法。特别需要在正面和背面上有端子的半导体管芯可以使用的方法和封装。
根据本发明制造的半导体封装可以获得这些目的。制造方法开始于包括多个管芯的半导体晶片，制造方法包括：在晶片的表面上形成保护膜；将晶片粘贴到基板上；构图保护膜露出管芯正面上的连接焊盘；在管芯一面上形成导电环绕层，环绕层卷在管芯的一个边缘，形成管芯正面一个位置和管芯背面上端子之间的至少部分导电连接；以及将晶片分为各管芯。
在另一种形式的方法中，环绕层的形成包括沿管芯之间的平行线切断晶片，由此产生多个多管芯条；将条相邻夹层地装配，形成叠层；在叠层的露出面上淀积至少第一金属层，第一金属层环绕在每个管芯的边缘，形成管芯的正面和管芯的背面上的导电端子之间的电连接；拆散叠层中的条；分离条中各管芯；以及在第一金属层上镀第二金属层。第一和第二金属层实际上是单金属“层”的子层。
方法可包括在连接焊盘上形成可焊金属层。例如通过从连接焊盘上除去自然氧化层(例如，从铝层上除去氧化铝)和通过溅射或电镀在露出的金属上淀积如金、镍或银等可焊金属形成可焊金属层。
方法也包括在管芯正面的连接焊盘上形成焊料或聚合物突点或球，由此使用公知的倒装芯片技术将封装安装到PCB。
在一些实施例中，在管芯之间进行垂直的锯切，切痕延伸局部地穿过基板，以使基板的背面保持完整。通过沿一系列平行的切痕分开晶片形成多芯片条。淀积第一金属层并拆散叠层之后，沿垂直于形成条的切痕，条被分为单独的管芯。
基板可以是如铜或铝等的导电材料薄板，可以用导电粘结剂粘贴到管芯背面的至少一个端子上。导电基板可以用做热沉以及导电接触。此外，基板可以是不导电，在基板中形成通孔或孔，并用导电材料填充，以便与管芯的背面电接触。
通常第一金属层是通过溅射或蒸发淀积的较薄层，第二层是通过电镀形成的较厚层。在一些实施例中，可以使第一金属层足够厚，从而省去第二金属层。
有时，需要例如通过研磨晶片的背面使半导体晶片较薄，以减小半导体器件的电阻。要在研磨期间提供支撑，晶片的正面首先要粘接到支撑基板，支撑基板可以由如玻璃等的非导体材料或如铜等的导电材料制成。在支撑基板中开出孔，露出晶片正面上的连接焊盘。
根据本发明的半导体封装包括半导体管芯；粘接到管芯背面的支撑基板；覆盖管芯正面的非导体覆盖层，覆盖层中的开口对应于管芯正面上的连接焊盘，导电环绕层(可以包括导电聚合物层或一个或多个金属层或子层)，从管芯的正面环绕管芯的一个边缘延伸到基板，由此建立管芯正面上一个位置和管芯背面上一个端子之间的电连接。可以在连接焊盘上形成焊料或聚合物突点或球。
在一个实施例中，半导体封装包括垂直的功率MOSFET，支撑基板包括薄铜板。构图覆盖层露出管芯正面上的源和栅焊盘。用导电粘结剂将铜基板粘贴到管芯背面上的漏端子，环绕层环绕管芯的边缘延伸建立管芯正面和铜基板之间的电连接。管芯正面上的部分环绕层有效地形成漏焊盘的正面。焊料球形成在源、栅和漏焊盘上。封装反转以倒装芯片形式安装在PCB上。
在另一实施例中，基板为非导体，用导电材料填充的通孔延伸穿过基板，建立环绕层和管芯背面上端子之间的电接触。
根据本发明的半导体封装不需要环氧树脂封壳或键合线；粘贴到管芯的一个或多个基板用于保护管芯，并作为管芯的热沉；封装很小(例如，模制的封装尺寸的50％)且很薄；特别是如果晶片研磨的很薄，那么半导体器件有极低的导通电阻；由于不需要制模或引线框架，因此可以很经济地制造；并且它们可以用于各种半导体器件，例如二极管、MOSFET、JFET、双极晶体管以及各种集成电路芯片。
通过参考以下附图(未按比例画出)可以更好地理解本发明，其中类似的部件使用了类似的标号。
图1示出了包括多个管芯的常规半导体晶片的俯视图。
图2A示出了根据本发明粘贴到基板的晶片剖面图。
图2B示出了淀积并构图覆盖层之后晶片的一个管芯。
图2C示出了沿分离管芯的划线进行局部的切割之后的晶片。
图3示出了根据本发明安装在一起形成叠层的管芯条的剖面图。
图4A和4B分别示出了叠层中的一个管芯的俯视和剖面图。
图5示出了叠层中的三个管芯的剖面图，示出了金属层如何淀积在焊盘上并环绕在管芯的周围，建立与管芯背面上端子的电连接。
图6示出了完成电镀工艺之后管芯的透视图。
图7A和7B分别示出了包含进行外部连接的焊料球的完成的半导体封装的俯视和侧视图。
图7C示出了除了省去了焊料球之外类似于图7A和7B的封装剖面图。
图8示出了另一实施例的剖面图，其中支撑基板由不导电材料制成，由导电材料填充的通孔形成在基板中。
图9A示出了再一实施例，支撑基板粘贴到晶片的正面支撑晶片，同中研磨晶片的背面使晶片更薄。
图9B示出了由图9A中的工艺制造的半导体封装的剖面图。
半导体晶片的处理形成矩形的管芯阵列。在图1中示出了晶片100和管芯102的俯视图。通过划线104的正交网络分离管芯，通常进行锯切割分离管芯102。
下面参考垂直功率MOSFET的封装介绍本发明，垂直功率的MOSFET通常在正面有源和栅端子，在它的背面有漏端子。然而，应该明白本发明的基本原理可用于制造正面和背面上有端子的任何类型的半导体管芯的封装，包括二极管、双极晶体管、结型场效应晶体管(JFET)和各种类型的集成电路(IC)。这里所使用的管芯的“正面”是指含有电器件和/或大多数连接焊盘的管芯一面；“背面”是指管芯的被面。
半导体管芯通常有包括用于与外部器件进行互连的连接焊盘的顶部金属层。通常为铝金属层，当然也可以使用铜层。在本发明的大多数实施例中，由于以下介绍的原因，需要修改所述金属层，以便它粘贴到如锡/铅等的焊料金属。如果金属上存在自然氧化层，那么必须首先去除所述自然氧化层。然后，如金、镍或银等的可焊金属淀积在露出的金属上。借助许多已知的工艺完成氧化层的去除和可焊金属的淀积。例如，可以溅射腐蚀铝层除去自然铝氧化层，然后将金、银或镍溅射到铝上。此外，管芯可以浸泡在液体腐蚀剂中剥离掉氧化层，然后通过化学镀或电解电镀淀积可焊金属。化学镀包括使用“锌酸盐”工艺置换氧化物，之后电镀镍置换锌酸盐。
淀积可焊金属层之后，本发明的方法中的下一步骤显示在图2A中，示出了含有许多管芯206的矩形半导体晶片200。半导体晶片200的背面用一层导电粘结剂204粘贴到导电支撑基板202。在一个实施例中，基板202由铜制成，但也可以由能够支撑并电接触晶片200的其它任何导电材料制成。粘结剂204可以是金属粘结剂、添加银的导电环氧树脂或其它的导电胶。晶片200通常为硅，但也可以为如碳化硅或砷化镓等的其它导电材料。
通常，在施加粘结剂204形成与粘结剂良好粘接之前，金属层(未示出)形成在晶片200的背面。例如，金属层可以包括叠置有3,000镍子层和1μm银子层的500钛子层。可以通过蒸发或溅射淀积钛、镍和银子层。
晶片200包括在本实施例中含有功率MOSFET的管芯206，但如上所述，管芯206可以择一地含有双极晶体管、二极管、JFET、IC或任何类型的电流垂直或横向流动器件。MOSFET、双极晶体管、二极管或其它器件通常形成在两维阵列的每个管芯206中。通常，管芯206由划线207的正交网络分离。管芯206在它们的正面有连接焊盘，例如在管芯206中的一个表示为管芯206A中显示的源焊盘208S和栅焊盘208G。这些通常为管芯206背面上的漏焊盘(未示出)。在所述实施例中，焊盘208S和208G位于管芯206A的中心区域。没有被焊盘208G和208S占据的管芯206A正面的那部分由钝化层209覆盖。通常，在晶片的处理中，在钝化层中腐蚀出开口，露出栅和源焊盘。
如图2B所示，使用旋涂、淀积或喷涂技术在晶片200的露出表面上形成聚酰亚胺、塑料或玻璃的覆盖层210，然后使用例如公知的光刻技术构图覆盖层210，由此露出焊盘208S和208G和部分钝化层209。此外，可以通过如丝网印刷等的其它工艺形成构图的覆盖层。在一个实施例中，使用丝网印刷的聚酰亚胺形成1密耳厚的覆盖层。
图2B示出了淀积和构图覆盖层210之后的管芯206A，露出焊盘208S和208G和部分钝化层209。为清楚起见，在图2B中放大了覆盖层210的厚度。如图所示，钝化层209的露出部分与管芯206A的边缘相邻。覆盖层210也可以由如铝或铜等的导电材料形成，但此时非导电粘接层应该形成在覆盖层和晶片之间，以确保导电覆盖层不与连接焊盘208S和208G短路。
接下来，如果需要，晶片200可以丝网印刷或激光标记上用如型号数等的标记。然后，如图2C所示，在晶片200、覆盖层210和基板202的夹层中进行局部切痕212X和212Y。局部切痕212X和212Y不延伸穿透夹层，但它们整个地穿过晶片200和覆盖层21，尽可能深入到基板202内，使基板202容易在局部切痕212X和212Y的位置断开而不损伤管芯206。如图所示，局部切痕212X和212Y相互正交，并位于各管芯206之间的划线207的位置处。可以用常规的划片机或另外通过如激光切割或光刻构图以及腐蚀技术形成局部切痕212X和212Y。
然后晶片200和基板202沿局部切痕212X分为多个条214，每条含有一列管芯206。要确保该阶段管芯206在不沿局部切痕212Y分离，那么在某种程度上局部切痕212X深于局部切痕212Y。例如，在一个实施例中，局部切痕212X为5密耳，深于局部切痕212Y。可以使用如Tokyo WeldTWA-100AG Ⅲ等的陶瓷切碎机将晶片200分为条214。
此外，此时不进行局部切痕212Y，在工艺中的以后阶段将条214分离成各管芯。另一个可能性是在切痕212X之前进行局部切痕212Y，切痕212X可延伸穿透基板202，由此不需要切断基板。
将条214夹层地组装以形成叠层213，如图3所示，为沿切割212Y中的一个位置截取剖面图。要形成叠层213，在含有中空形状使条214保持在原位露出条214一个边缘的储料装置或其它固定装置中能固定相互对着的条214。同时在图3中仅示出三条214，可以多达50或100或更多个条214安装在叠层中。图3也示出了除了焊盘208S和208G和露出的部分钝化层209的位置之外，覆盖晶片200表面的覆盖层210(厚度放大)。由于焊盘的几何图形和位置，当条214已一起排列在叠层213中时，仅露出暴露的钝化层209部分。当条214组装成叠层213时，焊盘208S和208G实际上与外部环境脱焊。
图4A示出了一个条214中的管芯206A的俯视图，示出了焊盘208S和208G的位置。还示出了钝化层209的露出部分，位于管芯206A的边缘。图4B示出了沿图4A中4B-4B截取的剖面，示出了覆盖层210如何环绕源焊盘208S。显然覆盖层210类似地环绕栅焊盘208G。
然后条214暴露到淀积工艺，第一金属层215溅射在钝化层209的露出部分上和条214的边缘上，如图5的剖面图所示。金属层215开始于管芯206A的正面并环绕管芯206A的边缘延伸到导电基板202，由此建立管芯206A的正面和管芯206内MOSFET的漏端(用符号表示)之间的电连接。在所述实施例中，金属层215接触基板202的边缘和背面。例如，层215可以为1000厚的镍层或铜层。如图4A和4B所示，由于焊盘208S和208G完全由覆盖层210和相邻条214的背面包围，所以金属没有溅射到焊盘208S和208G上。此外，能够使用如蒸发等的另一工艺形成金属层215。
金属层215可以延伸到覆盖层210的边缘，但由于如下所述条214以后将分离，因此不会产生问题。
然后叠层213在储料装置中反转露出管芯206的相对边，进行相同的工艺在管芯206的相对边上形成类似层215。
淀积金属层215之后，将叠层213拆散为各条214，沿切痕212X将多芯片条214分为各管芯206。此外，使用Tokyo Weld TWA-100AGⅢ陶瓷切碎机切断条。接下来，将各管芯206放置在如HBS或American Plating制造的筒式电镀机中，进行电镀工艺在第一金属层215上形成第二金属层216。此外，可以使用其它类型的电镀机或工艺形成第二金属层216。金属层216仅形成在金属层215的顶部，没有粘贴到覆盖层210。例如，金属层216可以为1密耳厚的可焊金属层，例如锡/铅。由此金属层216沿管芯的相对边缘在管芯206A的正面和铜基板202之间产生良好的电连接。
如果覆盖层210由导电材料形成，如上所述，优选施加非导电粘结剂层将覆盖层与晶片分离。所述非导电层在覆盖层和连接焊盘之间产生间隙，并防止电镀的金属层使覆盖层和连接焊盘之间短路。
有时，通过例如溅射或蒸发淀积较厚的第一金属层可以省去第二金属层。在另一实施例中，可以淀积多于两个金属层电连接管芯的正面和管芯背面上的器件端。当淀积两个或多个层时，实际上层可以看做一单个环绕金属“层”中的子层。
图6示出了完成电镀工艺之后的管芯206A，管芯206A的正面借助金属层215和216连接到基板202。管芯206A正面上的部分金属层216实际上变为正面的“漏焊盘”。由于管芯206A含有功率MOSFET，基板202可以电接触它们的漏端，因此正面的漏焊盘电连接到功率MOSFET的漏端。此外，如果管芯206A含有二极管，那么金属层215和216将管芯206A的正面连接到管芯206A的背面上的电极(阳极或阴极)。可用焊盘208S或208G连接到二极管的另一端。
作为如上所述将管芯条214组装成叠层213并形成层215和216的一种变形，可以使用例如可以从日本的Nitto公司得到的机器在管芯条214上形成功能类似于层215和216的环绕导电聚合物或金属层。作为另一选择，将晶片分离为各管芯之后可以形成连接管芯正面和管芯背面上器件端的导电环绕层。
使用常规的工艺，在管芯206A正面的焊盘208S和208G以及部分金属层216(“正面漏焊盘”)上形成焊料突点或球219，产生图7A的俯视图和图7B的侧视图中所示的完整的封装220。通过淀积和回流焊膏或通过如丝网印刷或焊料喷射(使用例如可以从Pac Tech GmbH,Am Schlangenhorst 15-17,14641 Nauen,Germany)等其它的工艺或使用可以从日本的Shibuya Kogyo Co.,Ltd.,Mameda-Honmachi,Kanazawa920-8681得到的晶片级焊料球安装机，以常规的方式施加焊料球219。除导电聚合物突点之外，可以使用例如热固聚合物、B状态粘结剂、或热塑聚合物。
然后通过公知的“倒装芯片”技术，将封装220安装在PCB或其它的平坦表面上。此外，可以省去焊料或聚合物突点或球219，制造图7C的侧视图中的封装230。
代替将晶片粘贴到导电基板上，可以使用非导电基板支撑晶片，可以在基板中形成通孔或孔，用导电材料填充以便与晶片的背面电接触。图8示出了非导电基板252粘贴到管芯254的背面的封装250。通孔256延伸穿透基板252。用导电材料260填充通孔256，电接触导电粘结剂层258。此外，封装类似于以上介绍的实施例，覆盖层262淀积在管芯254的正面，金属层264延伸环绕管芯254和基板252的边缘，从而电接触导电材料260。基板252可以由陶瓷、氧化铝、玻璃或塑料制成。导电材料260可以是金属。导电材料260也可以延伸穿透层258直接接触管芯254背面上的端子。通孔256可以通过例如钻孔形成，可以使用3M或Nikko Denko制造的机器由电镀工艺填充。
半导体晶片通常在15到30密耳厚的数量级。为了减少晶片正面和背面之间的电阻，需要使晶片更薄。可以通过例如研磨晶片背面的处理完成。要在研磨工艺期间适当地支撑晶片，晶片的正面粘接到支撑基板。研磨完成之后，以晶片200粘贴到图2A所示的导电基板202或图8所示的非导电基板252的方式，将晶片的背面粘贴到基板。由此产生夹层结构，包括插在分别粘贴到它的正面和背面的基板之间减薄的晶片。此后，以上介绍的工艺适用到夹层结构。
图9A示出了夹在正面基板302和背面基板304之间减薄的晶片300的一部分。开口306已形成在正面基板302中，提供到连接焊盘(未示出)和晶片300正面部分钝化层的路径。基板302的正面可以由玻璃或铜制成，并用如非导电的环氧等的不导电粘结剂层301粘贴到晶片300，以防止连接焊盘之间的短路。开口306可以通过腐蚀或通过如冲压或钻等机械方式形成，在基板302粘贴到晶片300之前，开口306可以形成在基板302的正面内。晶片300粘贴到基板302的正面之后，但晶片300粘贴到基板304的背面之前，可以通过从Strausbaugh得到的研磨机研磨晶片300的背面。晶片300可以研磨到例如1-2密耳的厚度。除研磨之外，还可以通过精研或腐蚀减薄晶片300。使用基板302的正面可以省却晶片300正面上的覆盖层，或粘贴基板302的正面之前，覆盖层施加到晶片300的正面。
如图2C、3和5中介绍的处理图9A所示的夹层结构，制造建立管芯正面和管芯背面上器件端子之间电连接的环绕金属层的半导体封装。在9B-9B部分所得封装的剖面图显示在图9B中，一个或多个金属层310环绕在管芯300A的边缘，形成管芯300A的正面和管芯300A的背面上端子之间的电连接。
虽然介绍了本发明的特定实施例，但这些实施例为说明性而不是限定。本领域的技术人员应该明白在本发明拓宽的范围内可以有许多替换实施例。

Claims (61)

1．一种半导体器件封装的制造方法，包括：
提供包括多个管芯的半导体晶片；
在晶片的前表面上形成覆盖层；
构图覆盖层露出管芯正面上的连接焊盘；
将晶片粘贴到基板；
将晶片分为多芯片条，每条含有多个管芯；
夹层地组装条形成叠层，露出叠层中每个管芯的边缘；
在叠层的一面上淀积至少第一金属层，第一金属层环绕在管芯的一个边缘周围，形成管芯正面上一个位置和管芯背面上器件端之间的电连接；
将叠层拆散为各条；以及
将条分离为各管芯。
2．根据权利要求1的方法，包括在叠层的背面上淀积至少一个第二金属层，第二金属层环绕在管芯的相对边缘周围，形成管芯正面上第二位置和管芯背面上器件端之间的电连接。
3．根据权利要求1的方法，其中将晶片分离成条包括：
沿管芯之间第一组平行线切割经过晶片并经过部分基板，形成第一组局部切痕，基板背面保持完整无缺；以及
沿局部切痕切断基板。
4．根据权利要求3的方法，其中切割包括锯切割。
5．根据权利要求3的方法，其中切割包括光刻构图和腐蚀。
6．根据权利要求3的方法，还包括在将晶片分离成条之前，管芯之间沿垂直于第一组平行线的第二组线切割穿过晶片并穿过部分基板，形成第二组局部切痕。
7．根据权利要求6的方法，其中将条分离成各管芯包括沿第二组局部切痕切断条。
8．根据权利要求6的方法，其中第一组局部切痕比第二组局部切痕深。
9．根据权利要求1的方法，其中淀积至少第一金属层包括溅射。
10．根据权利要求1的方法，其中淀积至少第一金属层包括蒸发。
11．根据权利要求1的方法，其中淀积第一金属层包括淀积第一金属子层并在第一金属子层上淀积第二金属子层。
12．根据权利要求11的方法，其中淀积第二金属子层包括电镀。
13．根据权利要求1的方法，其中连接焊盘位于管芯正面的内部区域内，其中组装条形成叠层包括将连接焊盘脱焊。
14．根据权利要求1的方法，包括形成焊料球电接触连接焊盘。
15．根据权利要求1的方法，其中基板是导电的。
16．根据权利要求15的方法，其中将晶片粘贴到基板包括用导电粘结剂将晶片粘贴到基板。
17．根据权利要求1的方法，其中基板是不导电的。
18．根据权利要求17的方法，还包括穿过整个基板形成通孔，并用导电材料填充通孔。
19．根据权利要求1的方法，还包括在第一连接焊盘上淀积至少一层可焊金属。
20．根据权利要求19的方法，还包括淀积可焊金属层之前除去氧化层。
21．根据权利要求1的方法，其中半导体器件包括MOSFET。
22．根据权利要求1的方法，其中半导体器件包括二极管。
23．根据权利要求1的方法，其中半导体器件包括JFET。
24．根据权利要求1的方法，其中半导体器件包括双极晶体管。
25．根据权利要求1的方法，其中半导体器件包括IC。
26．一种半导体器件封装的制造方法，包括：
提供包括多个管芯的半导体晶片；
将晶片的正面粘贴到第一基板；
处理晶片的背面以减薄晶片；
在第一基板中形成开口露出管芯正面上的连接焊盘；
将晶片的背面粘贴到第二基板，形成含有插在第一和第二基板之间晶片的夹层；
将夹层分离成条，每个条含有多个管芯；
将条组装在一起形成叠层，露出每个管芯的一个边缘；
在叠层的一面上淀积至少一个第一金属层，第一金属层环绕在管芯的一个边缘，形成管芯的正面上一个位置和管芯背面上器件端之间的电连接；
将叠层拆散为各条；以及
将条分离为各管芯。
27．根据权利要求26的方法，其中晶片的背面包括研磨。
28．根据权利要求26的方法，其中处理晶片的背面包括精研。
29．根据权利要求26的方法，其中处理晶片的背面包括腐蚀。
30．一种半导体器件封装的制造方法，包括：
提供包括多个管芯的半导体晶片；
将晶片粘贴到基板；
在晶片的一表面上形成覆盖层；
构图覆盖层露出管芯正面上的连接焊盘；
将晶片分离成多条，每条包含多个管芯；
形成导电环绕层，环绕层环绕在管芯的一个边缘周围，形成管芯的正面上位置和管芯背面上器件端之间至少部分电通路；以及
将晶片分离成各管芯。
31．根据权利要求30的方法，其中环绕层包括导电聚合物。
32．根据权利要求30的方法，其中环绕层包括金属。
33．一种在半导体管芯的正面上位置和管芯背面上器件端之间形成电连接的方法，包括淀积至少一个金属层，该金属层从管芯的正面上的一个位置延伸出，并环绕管芯的边缘，至少一个金属层在管芯的正面上位置和管芯背面上器件端之间形成至少部分电通路。
34．根据权利要求33的方法，包括将导电基板粘贴到管芯的背面，至少一个金属层是与基板接触。
35．一种垂直功率MOSFET的制造方法，包括：
提供包括多个管芯的半导体晶片；
将晶片的背面粘贴到导电基板；
在晶片的正面上形成非导电覆盖层；
构图覆盖层露出管芯正面上的源和漏焊盘；
将晶片分离成多条，每条包含多个管芯；
夹层形组装条形成叠层，露出叠层中每个管芯的一个边缘；
在叠层的一面上淀积第一金属层，第一金属层环绕在每个管芯的一个边缘周围，形成管芯的正面上一个位置和MOSFET器件漏端之间的电连接；
将叠层拆散成各条；以及
在第一金属层上电镀第二金属层。
36．一种半导体封装，包括：
半导体管芯；
粘贴到管芯第一面上的基板；
覆盖管芯第二面的覆盖层，覆盖层中的开口露出部分管芯第二面；以及
导电环绕层邻接管芯第二面的露出部分，并沿管芯的一个边缘延伸到衬底，形成管芯的第二面和管芯第一面上器件端之间的至少部分电通路。
37．根据权利要求36的半导体封装，其中基板是导电的。
38．根据权利要求36的半导体封装，其中导电环绕层包括金属。
39．根据权利要求38的半导体封装，其中导电环绕层包括第一和第二金属子层，第二金属子层覆盖并且厚于第一金属子层。
40．根据权利要求36的半导体封装，其中导电环绕层包括导电聚合物。
41．根据权利要求36的半导体封装，包括管芯第二面上的连接焊盘，连接焊盘与导电环绕层电绝缘。
42．根据权利要求41的半导体封装，还包括电接触连接焊盘的焊料球。
43．根据权利要求41的半导体封装，还包括电接触连接焊盘的导电聚合物球。
44．根据权利要求36的半导体封装，其中管芯包括垂直的功率MOSFET。
45．根据权利要求36的半导体封装，其中管芯包括二极管。
46．根据权利要求36的半导体封装，其中管芯包括双极晶体管。
47．根据权利要求36的半导体封装，其中管芯包括JFET。
48．根据权利要求36的半导体封装，其中管芯包括IC。
49．一种垂直功率的MOSFET的封装，包括：
半导体管芯，源和栅焊盘位于管芯的正面，漏端位于管芯的背面；
导电基板，粘贴到管芯的背面并电接触漏端；以及
覆盖管芯正面的金属层，沿管芯的一个边缘延伸，并接触基板。
50．根据权利要求49的半导体封装，其中金属层包括第一和第二金属子层，第二金属子层覆盖并且厚于第一金属子层。
51．根据权利要求49的半导体封装，其中源和栅焊盘包括可焊金属层。
52．根据权利要求51的半导体封装，其中可焊金属包括选自由金、镍、铜和银组成的组中一种金属。
53．一种半导体封装，包括：
半导体管芯；
粘贴到管芯正面上的第一基板，开口形成在连接焊盘位置处的基板内；
粘贴到管芯背面的第二基板；以及
接触管芯的正面的至少一个金属层，沿管芯的一个边缘延伸到所述第二基板，并形成与管芯背面上端子的电接触。
54．根据权利要求53的半导体封装，其中管芯为1-2密耳厚。
55．一种半导体封装，包括：
具有正面和后面的管芯，包括半导体器件，该器件在正面具有至少一个端子，在背面具有至少一个第二端；
管芯正面的至少一个连接焊盘，电接触至少一个端子；
粘贴到管芯背面的基板，管芯和基板具有基本上共平面和基本上垂直于管芯前和背面的边缘，
环绕金属层，从管芯正面上的位置延伸，并沿管芯的边缘和基板延伸，环绕金属层电接触半导体器件的第二端。
56．根据权利要求55的半导体封装，其中基板是导电的。
57．根据权利要求55的半导体封装，其中环绕金属层与边缘和部分基板背面接触。
58．根据权利要求55的半导体封装，其中环绕金属层包括至少两个子层。
59．根据权利要求55的半导体封装，其中基板不导电，该基板含有至少一个由导电材料填充的通孔。
60．根据权利要求55的半导体封装，还包括电接触至少一个接触焊盘的焊料球。
61．根据权利要求55的半导体封装，还包括电接触至少一个连接焊盘的导电聚合物球。
CNB991243188A 1999-09-13 1999-11-16 半导体器件的芯片规模表面安装封装及其制造方法 Expired - Fee Related CN1177358C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/395,095 US6271060B1 (en) 1999-09-13 1999-09-13 Process of fabricating a chip scale surface mount package for semiconductor device
US09/395,095 1999-09-13

Publications (2)

Publication Number Publication Date
CN1288255A true CN1288255A (zh) 2001-03-21
CN1177358C CN1177358C (zh) 2004-11-24

Family

ID=23561666

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991243188A Expired - Fee Related CN1177358C (zh) 1999-09-13 1999-11-16 半导体器件的芯片规模表面安装封装及其制造方法

Country Status (7)

Country Link
US (2) US6271060B1 (zh)
EP (1) EP1085561B1 (zh)
JP (1) JP3343535B2 (zh)
KR (1) KR100419352B1 (zh)
CN (1) CN1177358C (zh)
SG (1) SG106568A1 (zh)
TW (1) TW441051B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329949C (zh) * 2001-08-07 2007-08-01 硅绝缘技术公司 基板分离装置及相关方法
CN101315899B (zh) * 2007-05-30 2010-11-24 热速得控股股份有限公司 标签式集成线路软板制作方法及其结构
CN102347299A (zh) * 2010-07-29 2012-02-08 万国半导体股份有限公司 晶圆级芯片尺寸封装
WO2020216029A1 (zh) * 2019-04-23 2020-10-29 Oppo广东移动通信有限公司 层叠板及终端设备

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211877B1 (en) * 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
JP3368876B2 (ja) * 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
US6853074B2 (en) * 1999-12-27 2005-02-08 Matsushita Electric Industrial Co., Ltd. Electronic part, an electronic part mounting element and a process for manufacturing such the articles
EP1284014A4 (en) * 2000-04-20 2006-09-13 Digirad Corp TECHNIQUE FOR SUPPRESSING THE DRIVING CURRENT IN SEMICONDUCTOR DEVICES
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
SE518640C2 (sv) * 2000-07-11 2002-11-05 Mydata Automation Ab Förfarande, anordning för applicering av ett visköst medium på ett substrat, anordning för applicering av ytterligare visköst medium samt användningen av screentryckning
US6606247B2 (en) * 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
SG139508A1 (en) * 2001-09-10 2008-02-29 Micron Technology Inc Wafer dicing device and method
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
SG115429A1 (en) * 2001-11-16 2005-10-28 Micron Technology Inc Stackable semiconductor package and wafer level fabrication method
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
KR100452818B1 (ko) * 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100452819B1 (ko) 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100461718B1 (ko) * 2002-03-18 2004-12-14 삼성전기주식회사 칩 패키지 및 그 제조방법
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US6875691B2 (en) * 2002-06-21 2005-04-05 Mattson Technology, Inc. Temperature control sequence of electroless plating baths
US6667191B1 (en) * 2002-08-05 2003-12-23 Asat Ltd. Chip scale integrated circuit package
US6921719B2 (en) * 2002-10-31 2005-07-26 Strasbaugh, A California Corporation Method of preparing whole semiconductor wafer for analysis
US6975527B1 (en) * 2002-11-12 2005-12-13 Integrated Device Technology, Inc. Memory device layout
US6797312B2 (en) * 2003-01-21 2004-09-28 Mattson Technology, Inc. Electroless plating solution and process
US7253735B2 (en) 2003-03-24 2007-08-07 Alien Technology Corporation RFID tags and processes for producing RFID tags
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP3693665B2 (ja) * 2003-08-06 2005-09-07 東京エレクトロン株式会社 容量検出回路及び容量検出方法
US7353598B2 (en) * 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7452748B1 (en) * 2004-11-08 2008-11-18 Alien Technology Corporation Strap assembly comprising functional block deposited therein and method of making same
US20060109130A1 (en) * 2004-11-22 2006-05-25 Hattick John B Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US7688206B2 (en) * 2004-11-22 2010-03-30 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US7385284B2 (en) * 2004-11-22 2008-06-10 Alien Technology Corporation Transponder incorporated into an electronic device
US20060286706A1 (en) * 2005-06-21 2006-12-21 Salian Arvind S Method of making a substrate contact for a capped MEMS at the package level
US7316965B2 (en) * 2005-06-21 2008-01-08 Freescale Semiconductor, Inc. Substrate contact for a capped MEMS and method of making the substrate contact at the wafer level
US9093359B2 (en) * 2005-07-01 2015-07-28 Vishay-Siliconix Complete power management system implemented in a single surface mount package
DE102005061263B4 (de) 2005-12-20 2007-10-11 Infineon Technologies Austria Ag Halbleiterwafersubstrat für Leistungshalbleiterbauelemente sowie Verfahren zur Herstellung desselben
US7626262B2 (en) * 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
US7696016B2 (en) * 2006-11-17 2010-04-13 Freescale Semiconductor, Inc. Method of packaging a device having a tangible element and device thereof
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US7521284B2 (en) * 2007-03-05 2009-04-21 Texas Instruments Incorporated System and method for increased stand-off height in stud bumping process
US8208266B2 (en) * 2007-05-29 2012-06-26 Avx Corporation Shaped integrated passives
US7763983B2 (en) * 2007-07-02 2010-07-27 Tessera, Inc. Stackable microelectronic device carriers, stacked device carriers and methods of making the same
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
SG149725A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Thin semiconductor die packages and associated systems and methods
US20090032871A1 (en) * 2007-08-01 2009-02-05 Louis Vervoort Integrated circuit with interconnected frontside contact and backside contact
US8426960B2 (en) * 2007-12-21 2013-04-23 Alpha & Omega Semiconductor, Inc. Wafer level chip scale packaging
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
US8709870B2 (en) * 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
EP2390909A1 (en) * 2010-05-24 2011-11-30 Jerry Hu Miniature packaging for discrete circuit components
US11296005B2 (en) 2019-09-24 2022-04-05 Analog Devices, Inc. Integrated device package including thermally conductive element and method of manufacturing same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698080A (en) 1970-11-02 1972-10-17 Gen Electric Process for forming low impedance ohmic attachments
JPS51426A (en) 1974-06-19 1976-01-06 Kenichi Yoshimura Senjobutsuno haakuhojiki
US4249299A (en) 1979-03-05 1981-02-10 Hughes Aircraft Company Edge-around leads for backside connections to silicon circuit die
DE3009985A1 (de) 1980-03-14 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Montageverfahren zur herstellung von leuchtdiodenzeilen
US5235211A (en) * 1990-06-22 1993-08-10 Digital Equipment Corporation Semiconductor package having wraparound metallization
US5170146A (en) * 1991-08-01 1992-12-08 Motorola, Inc. Leadless resistor
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JP2980495B2 (ja) * 1993-09-07 1999-11-22 株式会社東芝 半導体装置の製造方法
KR0140034B1 (ko) * 1993-12-16 1998-07-15 모리시다 요이치 반도체 웨이퍼 수납기, 반도체 웨이퍼의 검사용 집적회로 단자와 프로브 단자와의 접속방법 및 그 장치, 반도체 집적회로의 검사방법, 프로브카드 및 그 제조방법
US5753529A (en) 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
US5767578A (en) 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
KR100377033B1 (ko) 1996-10-29 2003-03-26 트러시 테크날러지스 엘엘시 Ｉｃ 및 그 제조방법
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
JP3796016B2 (ja) * 1997-03-28 2006-07-12 三洋電機株式会社 半導体装置
US5888884A (en) 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6008529A (en) * 1998-06-25 1999-12-28 Bily Wang Laser diode package

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1329949C (zh) * 2001-08-07 2007-08-01 硅绝缘技术公司 基板分离装置及相关方法
CN101315899B (zh) * 2007-05-30 2010-11-24 热速得控股股份有限公司 标签式集成线路软板制作方法及其结构
CN102347299A (zh) * 2010-07-29 2012-02-08 万国半导体股份有限公司 晶圆级芯片尺寸封装
CN102347299B (zh) * 2010-07-29 2014-12-03 万国半导体股份有限公司 晶圆级芯片尺寸封装
WO2020216029A1 (zh) * 2019-04-23 2020-10-29 Oppo广东移动通信有限公司 层叠板及终端设备

Also Published As

Publication number Publication date
JP2001085366A (ja) 2001-03-30
SG106568A1 (en) 2004-10-29
CN1177358C (zh) 2004-11-24
KR20010029402A (ko) 2001-04-06
JP3343535B2 (ja) 2002-11-11
US20010000631A1 (en) 2001-05-03
EP1085561B1 (en) 2012-08-22
KR100419352B1 (ko) 2004-02-19
US6441475B2 (en) 2002-08-27
TW441051B (en) 2001-06-16
US6271060B1 (en) 2001-08-07
EP1085561A1 (en) 2001-03-21

Similar Documents

Publication Publication Date Title
CN1177358C (zh) 半导体器件的芯片规模表面安装封装及其制造方法
CN1186810C (zh) 半导体器件的芯片规模表面安装封装及其制造方法
CN1320617C (zh) 半导体器件的芯片规模表面安装封装及其制造方法
CN210182362U (zh) 芯片结构
US8030131B2 (en) Semiconductor module
US7211877B1 (en) Chip scale surface mount package for semiconductor device and process of fabricating the same
US8163601B2 (en) Chip-exposed semiconductor device and its packaging method
JP5615936B2 (ja) パネルベースのリードフレームパッケージング方法及び装置
CN1571151A (zh) 双规引线框
US20080191359A1 (en) Panel, semiconductor device and method for the production thereof
JP2009152408A (ja) 半導体装置およびその製造方法
JP2001319995A (ja) 半導体装置の製造方法
JP4862991B2 (ja) 半導体装置の製造方法
TW586169B (en) Semiconductor die package with semiconductor die having side electrical connection
TWI324377B (en) Stacked-chip package structure
CN1301044C (zh) 电路装置
CN1791979A (zh) 半导体芯片安装体及其制造方法
TW201135855A (en) Semiconductor package preventing metal ions from diffusing to chip

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20041124

Termination date: 20151116

EXPY Termination of patent right or utility model