TW441051B - Chip scale surface mount package for semiconductor device and process of fabricating the same - Google Patents

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TW441051B
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dicing
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TW088121054A
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Felix Zandman
Y Mohammed Kasem
Yueh-Se Ho
Original Assignee
Siliconix Intertechnology Inc
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Description

A7 經濟部智慧財產局員工消f合作社印製 五、發明說明（1) 發明背 *半導體晶圓處理完成之後，所產生的積體電路（IC) aa片或切割片必須被分離並封裝，使得他們可與外部電路 連接。已知有很多封裝技術。大部份涉及將切割片安裝於 引線框上，藉由佈線連結或其他方式將切割片塾連接到 引線框，然後將切割片和佈線連結部密封包復於一塑勝封 般中，留下引線框從封殼突出《密封包覆常常利用射出成 型完成。引線框然後被修剪，以便將使其固持在一起的繫 桿移除，而且引線被弩曲使得封裝體可被安裝在平坦表面 上’通常是一印刷電路板（PCB)。 此通常是昂贵、耗時的程序，而且因此產生的半導 體封裝體比起切割片本身是相當大的，會將pCB上稀少的 「可用面積」不當的用掉》另外’佈線連結部是脆弱的， 而且會在切割片墊和封裝引線之間引入相當大的電阻。 當欲被封裝的元件是具有端子在切割片的相對表面 的「垂直」元件時，這些問題特別困難。例如，一功率 MOSFET通常在切割片的前側具有源極和閘極端子，在切 割片的背侧具有汲極端子》同樣地，一垂直二極艘在切割 片的一表面具有陽極端子，在切割片之相對表面上具有陰 極端子。雙極電晶體、接面型電場效應電晶體（JFET)、及 各式積體電路（1C)亦可被製造成「垂直」構造。 因此’對於一個比目前存在之方法較簡單和較不昂 貴的方法是有需要的《對於此種用於有端子在前和背側之 半導體切割片的方法和封裝體是特別需要的。 本紙張尺度適用中國g家標準（CNS)A4规格（210 X 297公爱) '~Γ -------- -------------裝·--I----訂------I--線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 6 0 4 41 0 5 1 五、發明說明（2) 發日月之概.aq 所以’這些目的可在根據本發明製造之半導體封裝 體而達成》此製造方法開始於一包括複數個切割片的半導 體aa圓，且包括：在晶圊的表面上形成一塗層；將晶圓結 合到基底；使塗層形成圖案以便裸露出切割片之前侧上的 連接墊，在切割片的一側上形成一導電包圍層，該包圍層 包圍著該切割片之一側邊以形成切割片前側上一位置和切 割片背側上一端子之間的電性連接的至少一部份；以及使 該晶圓斷開成單獨的切割片。 在該方法的一型態中，包圍層的形成包括沿著切割 片之間的平行線切斷晶圓以便產生複數個多重切割片長 條；將長條安裝成互相鄰接成三明治狀以形成一堆疊；沈 積至少第一金屬層於該堆疊之一裸露側，該第一金屬層包 圍著每個切割片之側邊以形成切割片前側和切割片背側上 電性端子之間的電性連接；拆卸該堆疊中的長條；將長條 中的單獨切割片分離；以及在第一金屬層上電锻第二金屬 層。第一和第二金屬層事實上為單一金屬層的副層。 該方法可包括形成一可焊金屬層於該連接塾上。可 焊金屬層可藉由例如將一原來的氧化層從該連接塾除去 (例如從一鋁層移除鋁氧化物），並藉由濺鍍或電鍍而在該 裸露金屬上沈積一可焊金屬而形成，該可焊金屬諸如為 金、媒或銀。 該方法亦可包括形成一焊球或聚合物隆起於切割片 之前側上的連接墊，因而使封裝體能夠利用習知的倒裝 {請先閱讀背面之注意事項再填寫本頁) n n n n 一*。，· I —i n I . 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3) 術（flip-chip technique)而安裝到 PCB。 在某些實施例中，垂直鋸齒切割線被形成於切割片 之間’切割線部份延伸穿過該基底，使得基底維持在其背 側完整不變。藉由沿著一連串的平行切割斷開該晶圓，多 重切割長條被形成》當第一金屬層已被沈積且堆疊已被拆 卸之後，長條沿著垂直於被斷開形成長條之切割線的切割 線被斷開而形成單獨切割片》 基底可為一諸如銅或鋁的薄片傳導性材料，且可用 傳導性膠合劑連結到切割片背側上的至少一端子。傳導性 基底可作為一散熱器及一電接點。或者，基底可為非傳導 性’通路孔或孔洞可形成於基底中並被填充以傳導性材料 以方便與切割片背側電性接觸。 通常’第一金屬層是相對較薄的一層，藉由減鍍或 蒸發而沈積，第二金屬層為相對較厚的一層，藉由電鍍形 成。在某些實施例中’使第一金屬層厚到足以省去第二金 屬層是可能的。 在某些情況下，使半導體晶圓變薄（例如研磨晶圓背 侧）以降低半導體元件之電阻可能是布望的。欲在研磨期 間提供對於晶圓的支撐，晶圓前側最初被連結到一支撐基 底，其可由諸如玻璃的非傳導性材料或諸如銅的傳導性材 料製成。孔洞在支撐基底中貫通以便裸露出晶圓前側的連 接墊》 根據本發明之半導體封裝體包含一半導體切割片； 一連結到切割片背側的支撐基底；一塗覆於切割片前側的 本紙張尺度適用中國國家標準（CNS)A4规格<210 X 297公II ) ----I----------------訂-------I 線 (請先閲讀背面之注意事項再填寫本頁)
非傳導性«層；錄覆層謂應於㈣之連接塾 之開口；及一從切割片之前側沿著該切割片之側邊延伸到 基底的導電包圍層(其可包括一傳導性聚合物層或一或多 個金属層或副層因而建立起切割片前側之一位置和切 割片背側之端子之間的電性連接。—焊接絲合物隆起或 焊球可被形成於該連接墊。 在一實施例中，半導體封裝體包括一垂直功率 MOSFET，且支撑某底句今一細鴒口 ，九„ 又得丞魇已含銅4片。塗覆層被形成圖案 以便裸露出切割片前側上的源極和問極塾。銅基底以一傳 導性膠合劑連接到切割片背側上的汲極端子，且包圍層沿 著切割片之側邊延伸以便建立切割片前側和銅基底之間的 電性連接。包圍層在切割片前側之部份有效地形成一前侧 汲極墊。焊球被形成於源極、閘極和汲極墊。封裝體可以 倒裝形式（flip-chip style)翻轉並安裝於一 pcBi » 在另一實施例中，基底為非傳導性，且填充有傳導 性材料的通路孔係延伸穿過該基底，以便允許包圍層和該 切割片背側上端子之間的電性接觸。 經濟部智慧財產局員工消費合作社印5衣 根據本發明之半導體封裝體不需要一環氧樹脂覆殼 或結合線；被連結到切割片之一或多個基底係用來保護切 割片且作為切割片的散熱器；封裝體非常小（例如為模製 封裝體尺寸的50%)且薄；他們對於半導體元件提供非常 低的接通電阻（on-resistance)，特別是當晶圓被研磨地很 薄時；他們在製造上是相當經濟的，因為他們不需要模具 或引線框；而且他們可用於很多形式的半導體元件，諸如 8- 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公爱） A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5) 二極體、MOSFET、JFET、雙極電晶體及各種形式的積體 電路晶片。 圖式簡要說明 本發明可藉由參考下述圓式（未以比例繪示）而較佳地 瞭解，其中相同的元件被標以相同的標號。 第1圖繪示出包括複數個切割片之傳統半導體晶圓的 上視圖。 第2 A困繪示出根據本發明之連結到基底之晶圓的剖 面圖 第2B圖繪示出在塗層已被沈積和形成圖案後，晶圓 的一個切割片。 第2C圊繪示出已沿著分離切割片之劃痕線進行部份 切割後的晶圓。 第3圖繪示出根據本發明安裝在一起來形成一堆養的 切割片長條的剖面圖。 第4A和4B圖繪示出在堆疊中的一個切割片分別的上 視圊和剖面圖。 第5圖繪示出在堆疊中的三個切割片的剖面囷，顯示 出金屬層如何被沈積在墊上並繞著切割片之側邊包覆，以 便與切割片背側上的端子建立起電性連接。 第6圖繪示出在電鍍程序已完成之後切割片的外觀 圊。 第7A和完成之半導Μ封裝艘分別的上視 和側視圖，該半導餿封裝體包括有焊球作為外部連接。 衣紙張尺度❼中囲國家標準（CNS〉A4规‘ (210 X 297公f -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 9- 妙 〇44ι 〇51 μ ___-—- _Β7___ 五、發明說明（6) 第7C圏綠示出類似第7入和7Β圓所示之封裝體的側視 圊’除了焊球已省略以外。 第8圊繪示出另一實施例的剖面圖，其中該支撐基底 係由非傳導性材料製成，而被填滿傳導性材料的通路孔被 形成在基底上。 第9 Α圖顯示另一實施例，其中當欲使晶圓變薄而研 磨晶圓背側時，-支推基底被連結到晶圓的前側以便支撐 晶圓。 第9B囷顯示由第9A圖所示之程序製造出的一半導體 封裝體的剖面圖。 本發明之說明 半導體晶圓的處理產生一矩形陣列切割片。此被顯 不於第1圖，其繪示出晶圃100和切割片1〇2的上視圖。切 割片被劃痕線104的垂直網路分離，其中鋸齒切割通常用 來分離該等切割片102。 經濟部智慧財產局員工消費合作社印製 丨-1---------裝--------訂. (請先閱讀背面之注意事項再填寫本頁) 本發明將關於一用於垂直功率M〇SFET的封裝體而敘 述，其通常有一源極和閘極端子於其前側，一汲極端子於 其背側。然而，應該瞭解的是，本發明的廣義原則可被用 來製造一用於任何型式半導體切割片的封裝體，其具有端 子在其前側和背側’包括二極體、雙極電晶體、接面型電 場效應電晶體（JFET)，以及各種形式的積體電路。如本文 中所用之切割片的「前側」代表切割片上電氣裝置及/或 大部份連接墊定置的一側，「背側」代表該切割片的相對 側0 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公 10- 經濟部智慧財產局員工消费合作社印製 A7 B7_ 五、發明說明（7) 一半導體切割片正常上具有上金屬層，其包括用來 與外部裝置互連的連接墊。通常，此為鋁金屬層，雖然銅 層亦被使用。在本發明之大部份實施例中，此金屬層需要 被修改使得它將為了下述的理由黏著於諸如錫/鉛的焊接 金屬上。若在金屬上有一原來的氧化層，則此原來的氧化 層必須最先被移除。然後，一可軟焊金屬，諸如金、鎳或 銀被沈積在裸露金屬上。氧化層的移除和可軟焊金屬的沈 積可藉由很多已知的程序來完成。例如，鋁層可被濺鍍蝕 刻，以便將原來的鋁氧化層移除，然後金、銀或鎳可被濺 鍍到銘上。或者’切割片可被浸在一液體蝕刻劑中，以便 使氧化層剝落，而且可軟焊金屬接著利用無電極電鍍或電 解電鍍而沈積。電極電鍍包括使用辞酸鹽化程序（zincating process)來置換氧化層，接著以鎳的電鍍來移置鋅酸鹽。 當可焊金屬層已被沈積之後，在本發明程序中的下 一個步驟係如第2A圚所示，其顯示出一包含有很多切割 片206的半導饉晶圓200的矩形部段。半導體晶圊2〇〇的背 側被連結到一具有一層傳導性膠合劑204的導電支撐基底 202。在一實施例中，基底202係由銅製成，但其亦可由任 何的傳導性材料（能夠提供支撐並作為晶圓200的電性接觸） 製成。膠合劑204可為金屬膠合劑、一充滿銀的傳導性環 氧樹脂或任何的傳導性黏膠。晶圓200通常為矽，但其亦 可為另外的半導體材料，諸如碳化矽或砷化鎵。 通常，在膠合劑204被塗覆以便提供對膠合劑的良好 黏結力之前，一金屬層（未顯示）被形成於晶圓2〇〇之背侧。 本紙張尺度適用+因國家標準（CNS)A4规格（210 x 297公爱) T \\ .-- -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 4 4 1 0 4 4 1 〇 5 1 Ρίι --- Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明（8)例如，金属層可包括_ 500入的欽副層，塗覆有3000入的媒 一層和1 # m的銀丨層β鈦、錄和銀副層可制蒸氣或賤鍵 來沈積。 晶圓200包括切割片2〇6 ,其在本實施例中含有功率 MOSFET，但是上述之切割片2〇6另外含有雙極電晶體、 二極體、JFET、1C或任何形式之垂直或側肖電流流動元 件。MOSFET、雙極電晶體、二極艘或其他元件常常形成 於每個切割片206的二度空間陣列中。如典型一般，切割 片206被劃痕線207的垂直網路分離。切割片2〇6在其前侧 具有連接墊，其被切割片206中的一個指定切割片2〇6八上 所示的源極墊208S和閘極墊208G所例示。通常有汲極整 (未顯示）於切割片之背侧。在此實施例中，墊2〇8s和2〇8g 位於切割片206A的中央區域。切割片206A前側上未被墊 208G和208S佔據的部份係被一鈍化層209所復蓋。通常， 在晶圚處理中’開口係於純化層中蚀刻出，以便裸露出問 極墊和源極墊。 如第2B圖所示，聚釀亞胺、塑膠或玻璃的塗覆層210 利用旋塗（spin-on)、沈積或喷霧（spray)技術被形成於晶圓 200的裸露表面，而且塗覆層210接著利用例如習知的照相 平版印刷技術被形成圖案，以便留下墊208S和208G和鈍 化層209的部份裸露出β或者，有圖案的塗復層可利用其 他處理而形成，諸如網版印刷。在一實施例中，網版印刷 成的聚醯亞胺被用來形成1密耳（lmil=0.001英吋）厚的塗覆 層。 ------------r裝--------訂· (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國困家標準（CNS>A4規格（210 * 297公爱） 12- 經濟部智慧財產局員工消費合作杜印製 A7 B7 五、發明說明（9) 第2B圖顯示出塗覆層210被沈積和形成圖案之後切割 片206A的圖式，留下墊208S和208G及鈍化層209之部份裸 露出。為清楚起見，塗覆層210的厚度在第2B圖中被誇大。 如圊所示，鈍化層209的裸露部份係鄰接切割片206A之側 邊。塗復層210亦可由諸如鋁或銅的傳導性材料形成，但 是在此例中，非傳導性黏著層應該形成於塗覆層和晶圓之 間，以確保傳導性塗復層不會短路到連接墊208S和208G。 其次，希望的話，晶圓200可被網版印刷或以諸如型 號等的標記來進行雷射壓印。然後，如第2C圖所示，部 份切割線212X和212Y在三明治形的晶圊200、塗覆層210 和基底202上做出。部份切割線212X和212Y不會完全延伸 穿過該三明治構造，而是他們完全延伸穿過晶圓200和塗 覆層210,遠至基底202,基底202可容易在部份切割線212X 和212Y的位置被斷開，而不損及切割片206。如圖所示， 部份切割線212X和212Y係互相垂直，而且在單獨切割片 206之間的劃痕線207的位置被做出。部份切割線212X和 212Y可以傳統的切割鋸或者利用其他的方法做出，諸如 雷射切割或照相平版構圖及蝕刻技術。 晶圓200和基底202接著沿著部份切割線212X斷開成 多重晶片長條214，每個長條含有一排切割片206。欲確保 切割片206在此階段不沿著部份切割線212Y分離，部份切 割線212X可比部份切割線212Y做得稍微深。例如，在一 實施例中，部份切割線212X比起部份切割線212Y為5密耳 (mil)深。諸如Tokyo Weld焊接TWA-100AG III的陶瓷斷開 本紙張尺度適用t國國家標準（CNS)A4现格（210 * 297公爱> 13- -------------裝--------訂---------線 (請先閱請背面之注意事項再填寫本頁) 441〇5〇 441051 A7
五、發明說明（10) 經濟部智慧財產局員工消費合作社印製 機可被用來使晶圓200斷開成長條214。 或者，部份切割線212Y不在此時被做出，長條214在 此程序中的較後階段被分離成單獨的切割片。另―個可能 性是’部份切割線212Y在切割線212X之前做出，且切線 線212X可在各方向上延伸穿過基底2〇2，因而不需要使基 底斷開。 長條214被組合成三明治形’以便形成一堆叠2U， 如第3圖所示者’其為沿著一切割線212Y之位置所取得之 剖面圖。欲形成堆叠213,長條214可在儲料匣中或其他的 夾具中被互相固持住，該等儲料匣或夾具含有凹穴被定形 成將該等長條214固持於定位，而長條214的一側邊被裸露 出β儘管在第3圖中僅顯示三個長條214，但多至50或1〇〇 或更多的長條214可被安裝在此堆疊中。第3圖亦顯示出塗 覆層210(其厚度被誇大）’其覆蓋於晶圊200之表面上，除 了墊208S和208G及鈍化層1209之裸露部份所定置之處以 外。由於墊的幾何外形和位置，所以當長條214已被安排 在一起形成堆疊213時，只有鈍化層209的裸露部份被裸露 出。當長條214被組裝成堆疊213時，墊208S和208G事實 上與外界環境密封隔離。 第4Α圖顯示其中一長條214之切割片206Α的上視 圖，顯示出墊208S和208G的位置。亦顯示出鄰接切割片 206Α之側邊定置的鈍化層209的裸露部份。第48圖顯示出 沿著第4Α圖之4Β-4Β取得之剖面圖式，顯示出塗覆層210 如何環繞著源極墊208S。很顯然地，塗覆層210同樣地環 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐> (請先閱讀背面之注意事項再填寫本頁) 裝 - ---丨丨！1 — · ^-· A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（11 繞著閘極墊208G » 長條214接著暴露於―沈積程序中，藉此第一金屬層 215被濺鍍於鈍化層209之裸露表面上以及在長條214之側 邊上218D，如第5圓之剖面圖所示。金屬層215開始於切 割片206A之前側，並繞著切割片2〇6A之侧邊延伸到傳導 性基底202 ’因而建立起切割片2〇6A前側和切割片206内 之MOSFET(象徵性地顯示）之汲極端子之間的電性連接。 在此實施例中，金屬層215與基底202之側邊和背側兩者接 觸》例如’金屬層215可為一層1〇〇〇人厚的鎳或銅。如第4八 和4B圓所示，因為墊208S和208G係完全被塗覆層210和鄰 接長條214之背側所包圍，所以金屬不會濺錄到墊2〇8S和 208G上。或者，諸如蒸發的另一個程序可被用來形成金 屬層215。 金屬層215可延伸到塗覆層210之側邊，但不會造成 問題，因為長條214將如下述在稍後被分離。 堆疊213然後在储料匣中被翻轉，以便裸露出切割片 206之相對側邊，相同的程序被執行以便在切割片206之相 對側上產生同樣的一金屬層215。 在金屬層215的沈積之後，堆疊213被拆開成單獨長 條214，多重長條214被沿著切割線212X斷開成單獨的切 割片206。再次地，Tokyo Weld TWA-100 AG III陶瓷斷開 機可被用來斷開長條。接著，單獨切割片206被置放於滾 錄機（barrel-plating machine)中，如HBS或美國電錄製造的 機器，且一電鍍程序被執行以便在第一金屬層215上形成 本紙張尺度適用中國國家標舉（CNS〉A4規格（210 X 297公釐〉 15^ — — — — — — — — — — — — — * I I I I I I I * — — — — — 11— (請先閱讀背面之注意事項再填寫本頁) Λ ；_* ,- Ο Ο 5 . 4 410 5 1 Α7 11 Β7 五、發明說明（12) 第-金屬層216»或者，其他形式的無電極電鑛機或程序 可用來形成第二金屬層216。金屬層216只形成於金屬層215 之頂部，不會黏附於塗覆層21〇上。例如，金属層216可為 密耳厚的可焊金屬，諸如錫/鉛。金屬層216因而造成切 割片206Α之刖側和沿著切割片相對側邊之銅基底之間 的良好電性連接。 若塗復層210由傳導性材料形成，則如上所述一非傳 導性黏著層較佳地被塗覆以便使塗復層與晶圓隔離。此非 傳導性層造成塗復層和連接墊之間的間隙，並避免電锻金 屬造成塗覆層和連接墊之間的短路。 在某些情況下，利用例如濺鍍或蒸發來沈積一相當 厚的第一金屬層，可能可以省略第二金屬層。在其他實施 例中’多於兩個金屬層可被沈積以造成切割片之前側和切 割片背側之元件端子之間的連接。當兩個或更多的層被沈 積時’該等層事實上可被視為是在單一包圍金屬層中的副 層β 經濟部智慧財產局員工消費合作社印製 第6圖顯示出電鍍程序完成之後的切割片206Α，切割 片206Α之前側藉由金屬層215和216而連接到基底202。在 切割片206Α前側的金屬層216部份事實上變成一前側「汲 極墊」。因為切割片206Α含有功率MOSFET，所以基底202 將與他們的汲極端子成電性接觸，於是前側汲極墊將電性 連接到功率MOSFET之汲極端子。或者，若切割片206Α含 有二極體，則金屬層215和216將使切割片206A之前側連 接到任何定置於切割片206A之背側的端子（陽極或陰極）》 16- 1^---------丫裝--------訂. (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標攀（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 A7 ^___B7____ 五、發明說明（13) 任一個墊208G或208S可被用來連接到二極體的其他端 子。 作為上述將切割片長條214組合成一堆整213並形成 金屬層215和216之另一方法，利用例如—從日本的NITT〇 公司得來的機器’功能上類似於金屬層215和216的包圍傳 導性聚合物或金屬層可被形成於切割片長條214。作為另 一個可選擇的方法，連接切割片前側和切割片背側元件端 子的導電包圍層可被形成於晶圓已被分離成單獨切割片之 後。 利用一傳統的方法’焊接隆起或焊球219可接著形成 於墊208S和208G以及在切割片206A之前側上的金屬層216 的部份（「前側汲極墊」）上’產生如第7A圖之上視圊和第 7B圖之側視圖所示之完整封裝體220。焊球219可以一傳 統方法藉由沈積和逆流焊接糊劑或者藉由其他諸如網版印 刷或焊接喷注（使用例如可由位於德國AmSchlangenhorst 15-17，14641，Nauen之Pac Tech GmbH公司的設備）做出， 或者藉由使用晶圓水平焊球安裝器（可由位於曰本 Mameda-Honmachi，Kanazawa 920-8681的涉谷工業股份有 限公司得到）而做出。傳導性聚合物隆起為另一可選擇的 方式，使用例如熱固性塑合物、B-態黏結劑、或熱塑性聚 合物。 封裝體220接著藉由已知的倒裝（flip-chip)技術被安裝 在PCB上或其他的平坦表面上。或者，焊接或聚合物隆起 或焊球219可被省略以形成如第7C圖之側視圚所示之封裝 本紙張尺度適用令國國家標準（CNS)A4规格（210 * 297公爱） 17- --I-------裝--------訂 -------線 (請先閱讀背面之沒意事項再填寫本頁) 4 410 5 0· 4 4 1 〇 5 1 Α7 Β7 14, 五、發明說明（ 體230 » 取代使晶圓連結至導電基底的方式，—非傳導性基 底可被用來支樓晶圓’而且通路孔或孔洞可被形成在基底 上並被傳導性材料填充，以便與晶圓之㈣做成電性接 觸。第8圖顯示-封裝體25〇，其中一非傳導性基底扣被 連結到切割片254之背側。通路.孔256延伸穿過基底。通路 孔256被填滿傳導性材料260,其與_層傳導性膠合劑層258 成電性接觸•否則，封裝體類似於上述之實施例，以塗覆 層262沈積在切割片254之前側，金屬層264沿著切割片254 和基底252之側邊延伸，以便與傳導性材料26〇成電性接 觸。基底252可由陶瓷、氧化鋁、玻璃或塑膠製成。傳導 性材料260可為金屬。傳導性材料26〇亦可廷伸穿過該傳導 性膠合劑層258以便與切割片254背側上之端子成直接接 觸。通路孔256可利用鏆孔而形成，通路孔可利用或 Nikko Denko所製造之機器以電鍍程序來填充。 半導體晶圓通常是15至30密耳厚的數量級。為了減 少晶圓前側和背側之間的電阻，可能希望使晶圓變薄β此 可藉由例如利用研磨來處理晶圓的背側而達成。欲在研磨 期間提供晶圓適當的支撐，晶圓的前側被結合到支撐基 底。在研磨完成之後，晶圓的背側被連結到一基底，以晶 圓200連結到第2Α圈所示之傳導性基底202之方式，或者 以晶圓200連結到第8圖所示之非傳導性基底252的方式。 所以，一個三明治結構被產生，其包括插置於基底（分別 連結到晶圓之前側和背側）之間的變薄晶圓。隨後，上述 本紙張尺度適用中國國家揉準（CNS)A4规格（210* 297公釐） I.-----------------訂· (請先M讀背面之沒意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 18 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（15) 的方法被應用到該三明治結構。 第9 A囷顯示出被夾在一前側基底302和一背側基底 304之間的變薄晶圓300的剖面。開口 306已被形成於前側 基底302中以提供往連接墊（未顯示）和晶圓前側之鈍化層 之一部份的通路。前側基底302可由玻璃或銅製成，而且 以一層非傳導性膠合劑層301(諸如非傳導性環氧樹脂）連 結到晶圓300，以便防止連接墊之間的短路β開口 3〇6可藉 由蝕刻或機械裝置（諸如鍛壓或鑽孔）而形成，在基底3〇2 被連結到晶園300之前，開口 306可被形成於前側基底302。 當晶圓300被連結到前側基底302之後但在晶圓300被連結 到背側基底304之前’晶圓300背側被研磨，例如利用可得 自Strausbaugh的研磨機。晶圓可被研磨到例如ι_2密耳的 厚度。作為研磨的另一種可選擇的方法，晶圓3〇〇可利用 拋光或蚀刻而變薄。前側基底302的使用可減少晶圓3〇〇前 側上的塗復層的使用，或者在前側基底3〇2被連結之前， 塗復層可被施加於晶圓300之前側》 第9 A圖所示之三明治結構係如上述例如第2C、3和5 圊所示般被處理，以便產生具有包圍金屬層之半導體封裝 艘，該包圍金屬層建立起切割片前側和切割片背側之元件 端子之間的電性連接。所產生之封裝體在93_叩之剖面囷 係如第9B圖所示，有一或多個金屬層31〇包圍著切割片 300A之一側邊以形成切割片3〇〇A前側和切割片3〇〇a之背 侧之端子之間的電性連接。 雖然己說明了本發明之特別實施例，但這些實施例 ---------I---裝·-------訂-------!線 (請先閱讀背面之注意事項再填寫本頁) 19- 4 4彳 Ο 5 Ο 44彳〇51 Α7 _Β7_ 五、發明說明（16) 係為例示性而非限制性。熟於此技者應該瞭解的是，很多 其他的實施例在本發明之廣範圍内是可能的。 ----------W—裝--- V' (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 20- 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公釐） 五、發明說明（17) A7 B7 元件標號對照表 200 晶圓 202 基底 204 膠合劑 206,206A 切割片 207 劃痕線 208S，208G 墊 209 純化層 210 塗覆層 212X 部份切割線 212Y 部份切割線 213 堆疊 214 長條 215 金属層 216 金屬層 219 焊球 218D 長條侧線 220 封裝體 230 封裝體 250 封裝體 252 基底 254 切割片 256 通路 258 傳導性膠合劑層 260 傳導性材料 262 塗復層 264 金屬層 300 晶圓 301 非傳導性膠合劑層 302 基底 300A 切割片 304 基底 306 開口 310 金屬層 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -21-

Claims (1)

  1. ABCD 4H LT C 1 1 5 4 0 4 1 4 4 「，. _ 5 C
    性連接。 3.如申請專利範圍第 六、申請專利範圍 第088 12 1054號專利申請案申請專利範圍修正本 修正日期：90年03月 1. 一種用於半導體元件之封裝體之製造方法，包含： 提供一包括複數個切割片之半導體晶圓； 形成一塗復層於該晶圓之一前側的表面上； 在該塗復層上製作圖案以裸露出該切割片前側 上的連接墊； 將該晶圓連結到一基底； 將該晶圓分離成多重長條，每個長條包含複數 個切割片； 將該等長條似三明治地組合，以形成一堆巷， 在該堆4中的每個切割片的一側邊係裸露出； 沈積至少一第一金屬層於該堆疊之一側上，該 第一金屬層沿著一切割片的側邊包圍，以形成在該 切割片前側一位置和該切割片背側上的元件端子之 間的電性連接； 將該堆疊拆成單|的長條；及 將一長條分離44k的切割片。 2. 如申請專利範圍第长，包含沈積至少一第二 金屬層於該堆疊之一相，該第二金屬層沿著 該切割片之相對側邊包圍，以形成該切割片前側上 之第二位置和該切割片脅·:_上之元件端子之間的電 ，翁 法’其中將該晶圓分離成 •22- 本紙張尺度逋用t國國家橾隼（CNS ) /\4现格（210Χ297公螓） I γ— (請先閱讀背Α之注意事項再填寫本頁) 訂 •J線 1 0 5 Ο 4 41 05 Α8 Β8 C8 D8 六、申請專利範圍 長條包含： 沿著該切割片之間的第一組平行線切割穿透該 晶圓並穿透該基底之—部份，以形成第一組部份切 割線，該基底在該基底之一背側上維持完整；及 沿著該等部份切割線斷開該基底。 4·二申請專利範圍第3項之蠢，其中切割步驟包含鋸 5. 如申請專利範圍第3項霧，其中切割包含照相網 片印刷製作圏案和蝕刻' 6. 如申請專利範圍第3項 經濟部智.¾財.4PTH工消費合作社印製 ， 其更包含在切割片之 間沿著垂直於第一纟'線的第二組線來切割穿透 該晶圓並穿透該基底i一^!^·,以便在該晶圓被分 離成長條之前形成第二切割線。 7 ·如申請專利範圍第6項合，其中將一長條分離成 單獨的切割片包含^條沿著第二組部份切割線_。 物 8. 如申請專利範圍第6項;’其中該第一組部份切 割缘比第二組切割線深igl 9. 如申請專利範圍第丨項法，其中沈積至少第一 ’*丨 ___ 屬層包含濺鍍。 10. 如申請專利範圍第1項|辛，其中沈積至少第 金屬層包含蒸發。 I頓 11. 如申請專利範圍第艾項；^’法，其中沈積該第一 屬層包含沈積第一金屬副層以及在該第一金屬副 -23- 金 金 層 ---------y 裝----I -訂-I - 線 (請先閱讀背而之注意事項再填寫本頁) 本紙伕尺度適用中國國家揉率（CNS> A4規格（2丨OX2W公釐） 4 1 Ο 5 Ο 441051 六、申請專利範圍 Α8 Β8 C8 D8 幽 ， 上沈積第二金屬副層 12.如申請專利範圍第u項，其中沈積該第二金 屬副層包含電鍍。 _ 13 ·如申請專利範圍第i項^：·法，其中該連接墊位於 該切割片之前側的内部區域中，且其中組合該等長 條以形成一堆疊包含將該連接墊密封隔離 卜將該($接 14·如申請專利範圍第1項 接墊成電性接觸之焊球 15·如申請專利範圍第i項之，其中該基底可導電。 16.如申請專利範圍第15項@法，其中將該晶圓連結 到一基底包含使該晶圓以導電膠合劑連結到基底。 17·如申請專利範圍第1項之/^ ’其中該基底不可導 其包含形成一與連 電。 m 經濟部智慧时"£>與工消脅合作社印災 18. 如申請專利範圍第17項_法，更包含形成一完全 穿過該基底的通路孔並以材料填充該通路孔。 19. 如申請專利範圍第1項獨，更包含沈積至少-層可焊金屬於該第一连接 20. 如申請專利範圍第19項_法，更包含在沈積該層 可焊金屬層之前將一層氧化層移除。 2 1.如申請專利範圍第丨項4^法，其中該半導體元件 包含一個MOSFET» 22_如申請㈣㈣第1項，其中料導體元件 包含一個二極體。 圍 23·如申請專利範圍第丨項黑，其中該半導髋元件 •24- I--------^裝----1 —訂----H— (請先閱讀背而之注意事項再填寫本頁) 公嫠） Λ8 Β8 C8 D8 ^41 〇 5 〇 441051 申請專利範圍 包含一個JFET 24. 如申請專利範圍第1項，其中該半導體元件 包含一個雙極電晶體^ 25. 如申請專利範圍第丨項法，其中該半導體元件 包含一個1C。 26. —律用於半導體元件之封裝體之製造方法，包含： 提供一包括複數個切割片之半導體晶圓； 將該晶圓之一前側連結到一第一基底； 加工該晶圓之該背側以使該晶圓變薄； 在該第一基底中產生開口以便裸露出在該切割 片之前側上的連接墊； 將該晶圓之一背側連結到第二基底以形成一個 三明治結構’該三明治結構含有被插置於該第一和 第一基底之間的該晶圊； 將該三明治結構分離成長條，每個長條含有複 數個切割片： 將該等長條組合起來以形成一堆疊，每個切割 片之一側邊係被裸露出； 沈積至少一第一金屬層於該堆疊之一側上，該 第一金屬層沿著一切割片的側邊包圍，以形成在該 切割片前側一位置和該切割片背側上的元件端子之 間的電性連接； 將該堆疊拆成單獨的長條；及 將一長條分離成單獨的切割片。 本紙張尺度逋用中國國家樣率（CNS ) A4说格（210X297公釐） -'------裝------訂 V線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印裝 ^41 〇 5 〇 4 41 0 5 1 申請專利範圍 27.如申請專利範圍第26項法，其中該晶圓背側的 ^ 加工包含研磨。 經濟部中夬標隼局員工消費合作社印製 28. 如申請專利範圍第26項 加工包含拋光。 29. 如申請專利範圍第26項之 加工β包含蝕刻。 30·—種用於半導體元件之封裝體之製造方法，包含： 提供一包括複數個切割片之半導體晶圓； 將該晶圓連結到一基底； 形成一塗復層於該晶圓之一表面； 在該塗覆層上製作圖案以裸露出該切割片前側 上的連接墊； 將該晶圓分離成多重長條，每個長條包含複數 個切割片； 形成一導電包圍層，該包圍層包圍著該切割片 之一側邊，以形成在該切割片前側一位置和該切割 片背側上的元件端子之間的電性連接；及 將該晶圊分離成單獨的切割片。 .如申請專利範圍第30項寧，其中該包圍層包含 _傳導性聚合物。 32. 如申請專利範圍第3G項,其巾該包圍層包含 -金屬。 _ 33. —種在半導趙切割片前側—位置和切割片背側之元 件端子之間形成電性連接的方法，包含：沈積至少 其中該晶圓背侧的 其中該晶圓背側的 1) —装 訂-----V線 (請先閱讀背面之注意事項再填寫本萸) 本紙張尺度適用中國國家揉準（CNS > 格（210X297公鳘 -26»- 經濟部智慧財產局員工消费合作社印製 4 4 10 5 0 頜 4 41 Q 5 1__§_ 六、申請專利範圍 一金屬層，該金屬層從該切割片之前侧上的該位置 延伸並沿著該切割片之側邊，該至少一金屬層形成 在該切割片之該前側上的該位置和該切割片之該背 側之元件端子之間的至少一部份電性路徑。 34.如申請專利範圍第33項之方法，包含將一傳導性基 底連結至該切割片之背側，該至少一金屬層係與該 基底接觸。 35·—種用於垂直功率厘〇317^1'之封裝體的製造方法， 包含： 提供一包括複數個切割片之半導體晶圓； 將該晶圓之一背側連結到一傳導性基底； 形成一非傳導性塗覆層於該切割片之一前側； 在該塗覆層上製作圖案以裸露出在該切割片前 側上的源極墊和閘極墊； 將該晶圓分離成長條，每個長條包含複數個切 割片； 將該等長條似三明治地組合，以形成一堆疊， 在該堆疊中的每個切割片的一側邊係裸露出； 沈積至少一第一金屬層於該堆疊之一側上，該 第一金屬層包圍著每個切割片的一側邊，以形成在 該切割片前側一位置和該MOSFET之汲極端子之間 的電性連接； 將該堆疊拆成單獨的長條；及 將一第二金屬層電鍍於該第一金屬層上。 -2?- 本紙張尺度適用中國國家標準（CNS)A4规格（210 X 297公* ) ~ ------— —|裹-*裝.| — : — ！|訂-— ——— — — — -^^ (請先閲讀背面之>i意事項再填寫本頁) 經濟部智慧財產局貝工消費合作杜印製 Ο ο u 441 Ο 5 1 六、申請專利範圍 36.—種半導體封裝體，包含： 一半導體切割片； 一連結到該切割片之第—侧的基底； 塗覆於該切割片之第二側的塗覆層，在該塗覆 層中的開口裸露出該切割片之該第二側的一部份； 及 一導電包圍層，鄰接於該切割片之該第二側的該 裸露部伤，且沿著該切割片之一側邊延伸到該基底， 並且在該切割片之該第二側和該切割片之一第一側 上的兀件端子之間形成一電性路徑的至少一部份。 37·如申請專利範圍第36項之半導體封裝體，其中該基 底可導電。 38.如申請冬利範圍第36項之半導體封裝體，其中該導 電包圍層包含一金屬。 39_如申請專利範圍第38項之半導體封裝體，其中該導 電包圍層包含第一和第二金屬副層，該第二金屬副 層位於該第一金屬副層上且較該第一金屬副層厚。 40·如申請專利範圍第36項之半導餿封裝體，其中該導 電包圍層包含一傳導性聚合物β 41. 如申請專利範圍第36項之半導體封裝體，包含一連 接墊於該切割片之該第二側上，該連接墊係與該導 電包圍層電性絕緣。 42. 如申請專利範圍第41項之半導體封裝體，更包含— 焊球與該連接墊成電性接觸。 -28- 本紙張尺度適用中國國家標準（CNS)A4规格（210 * 297公* ) ' ~~ -----------^--------^--------- * (請先閲讀背面之注意事項再填寫本頁) 44彳 〇5〇441051 A8 B8 C8 D8 六、申請專利範圍 43. 如申請專利範圍第41項之半導體封裝體，更包含一 傳導性聚合物與該連接墊成電性接觸。 44. 如申請專利範圍第36項之中該切割片包含 一個垂直功率MOSFET。 45.如申請專利範圍第36項之 一個二極體。
    其中該切割片包含 rmt
    46.如申請專利範圍第36項之爷^丨其中該切割片包含 經濟部智慧財產局員工消费合作社印製 一個雙極電晶趙。 47. 如申請專利範圍第36項之 一個 JFET。 48. 如申請專利範圍第36項 < 藥中該切割片包含 一個 1C。 49·一種用於垂直功率MOSFE^)if裝體，包含： 一半導體切割片，源極墊和閘極墊位於該切割 片之一前側，汲極端子位於該切割片之一背側； 一傳導性基底，連結到該切割片之該背側，且 與該汲極端子成電性接觸；及 一金屬層，塗復於該切割片之該前側，沿著該 切割片之一側邊延伸且與該基底接觸。 50. 如申請專利範圍第49項之半導體封裝體，其中該金 屬層包含第一和第二金屬副層，該第二金屬副層在 該第一金屬副層之上且較該第一金屬副層厚。 51. 如申請專利範圍第49項之半導體封裝體，其中該源 極墊和閘極墊包含一層可焊金屬層。 -2¾. 其中該切割片包含 (锖先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 * 297公« > ο 5 ο 101 oi A8B8C8D8 六、申請專利範圍 52. 如申請專利範圍第51項之半導體封裝體，其中該可 焊金屬包含來自由金、鎳、銅及銀組成之群組中的 一金屬。 53. —種半導體封裝體，包含： 一半導體切割片； 一連結於該切割片之一前側的第一基底，一開 口係在一連接墊的一位置處形成於該基底中； 一連結於該切割片之一背側的第二基底；及 至少一金屬層，與該切割片之該前側上的一位 置接觸，並且沿著該切割片之一側邊延伸到該第二 基底，且與該切割片之一背側上的一端子形成電性 接觸》 54. 如申請專利範圍第53項之半導體封裝體，其中該切 割片為1-2密耳（mil)厚。 55·—種半導體封裝體，包含： 一切割片，具有一前側和一背側，包含一半導 體元件’該元件具有至少一端子於該前側以及至少 一第二端子於該背側； 在該切割片之該前側上的至少一連接墊，其與 該至少一端子成電性接觸； 一連結到該切割片之該背側的基底，該切割片 和諄基底具有與該切割片之該等前側和後側實質上 共平面和實質上垂直的側邊； 一包面金屬層，從該切割片之該前側上的一位 • 50· 本紙張尺度適用中困國家標準（CNS)A4規格（210 X 297公釐〉 ------!!— γ 裝·f I (請先閱讀背面之注意事項再填寫本頁> 訂· 經濟部智慧財產局貝工消费合作社印製 5 5ο ο :… 4 4 A8B8C8D8 六、申請專利範圍 置延伸出，並且沿著該切割片和該基底之該等側邊， 該包圍纟屬層係、與料導體元件之該第二端子成電 性接觸。 56·如申請專利範圍第55項之半導體封裝體其中該基 底有傳導性。 57. 如申請專利範圍第乃項之半導體封裝體，其中該包 圍金屬層與該基底之該側邊和一背側之一部份接 觸。 58. 如申請專利範圍第55項之半導體封裝體其中該包 圍金屬層包含至少兩個副層。 59. 如申請專利範圍第55項之半導體封裝體，其中該基 底為非傳導性，該基底含有填滿傳導性材料的至少 一通路孔》 60. 如申請專利範圍第55項之半導體封裝體，更包含一 焊球與該至少一連接墊呈電性接觸。 61. 如申請專利範圍第55項之半導體封裝體，更包含一 傳導性聚合物球，其與該至少一連接墊成電性接觸。 --I I---- Ύ ----- 訂---------^Ύ (請先閱讀背面之注意事項再填寫本頁〕 經濟部智慧財產局員工消费合作社印製 本紙張尺度適用中國國家標準（CNS〉A4規格（21〇 * 297公爱）
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI467721B (zh) * 2010-07-29 2015-01-01 Alpha & Omega Semiconductor 晶圓級晶片尺寸封裝

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7211877B1 (en) * 1999-09-13 2007-05-01 Vishay-Siliconix Chip scale surface mount package for semiconductor device and process of fabricating the same
JP3368876B2 (ja) * 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
US6853074B2 (en) * 1999-12-27 2005-02-08 Matsushita Electric Industrial Co., Ltd. Electronic part, an electronic part mounting element and a process for manufacturing such the articles
JP4180827B2 (ja) * 2000-04-20 2008-11-12 ディジラッド・コーポレーション 半導体装置のエッジ電流の抑制方法
US6856006B2 (en) * 2002-03-28 2005-02-15 Siliconix Taiwan Ltd Encapsulation method and leadframe for leadless semiconductor packages
SE518640C2 (sv) * 2000-07-11 2002-11-05 Mydata Automation Ab Förfarande, anordning för applicering av ett visköst medium på ett substrat, anordning för applicering av ytterligare visköst medium samt användningen av screentryckning
US6606247B2 (en) * 2001-05-31 2003-08-12 Alien Technology Corporation Multi-feature-size electronic structures
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
FR2828428B1 (fr) * 2001-08-07 2003-10-17 Soitec Silicon On Insulator Dispositif de decollement de substrats et procede associe
SG139508A1 (en) * 2001-09-10 2008-02-29 Micron Technology Inc Wafer dicing device and method
SG102639A1 (en) 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
SG115429A1 (en) * 2001-11-16 2005-10-28 Micron Technology Inc Stackable semiconductor package and wafer level fabrication method
US7214569B2 (en) * 2002-01-23 2007-05-08 Alien Technology Corporation Apparatus incorporating small-feature-size and large-feature-size components and method for making same
KR100452819B1 (ko) 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100461718B1 (ko) * 2002-03-18 2004-12-14 삼성전기주식회사 칩 패키지 및 그 제조방법
KR100452818B1 (ko) * 2002-03-18 2004-10-15 삼성전기주식회사 칩 패키지 및 그 제조방법
SG142115A1 (en) 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US6875691B2 (en) * 2002-06-21 2005-04-05 Mattson Technology, Inc. Temperature control sequence of electroless plating baths
US6667191B1 (en) 2002-08-05 2003-12-23 Asat Ltd. Chip scale integrated circuit package
US6921719B2 (en) * 2002-10-31 2005-07-26 Strasbaugh, A California Corporation Method of preparing whole semiconductor wafer for analysis
US6975527B1 (en) * 2002-11-12 2005-12-13 Integrated Device Technology, Inc. Memory device layout
US6797312B2 (en) * 2003-01-21 2004-09-28 Mattson Technology, Inc. Electroless plating solution and process
US7253735B2 (en) 2003-03-24 2007-08-07 Alien Technology Corporation RFID tags and processes for producing RFID tags
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP3693665B2 (ja) * 2003-08-06 2005-09-07 東京エレクトロン株式会社 容量検出回路及び容量検出方法
US7615479B1 (en) * 2004-11-08 2009-11-10 Alien Technology Corporation Assembly comprising functional block deposited therein
US7353598B2 (en) * 2004-11-08 2008-04-08 Alien Technology Corporation Assembly comprising functional devices and method of making same
US7385284B2 (en) * 2004-11-22 2008-06-10 Alien Technology Corporation Transponder incorporated into an electronic device
US20060109130A1 (en) * 2004-11-22 2006-05-25 Hattick John B Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US7688206B2 (en) * 2004-11-22 2010-03-30 Alien Technology Corporation Radio frequency identification (RFID) tag for an item having a conductive layer included or attached
US20060286706A1 (en) * 2005-06-21 2006-12-21 Salian Arvind S Method of making a substrate contact for a capped MEMS at the package level
US7316965B2 (en) * 2005-06-21 2008-01-08 Freescale Semiconductor, Inc. Substrate contact for a capped MEMS and method of making the substrate contact at the wafer level
CN104183591A (zh) * 2005-07-01 2014-12-03 维税-希力康克斯公司 以单个贴装封装实现的完整功率管理系统
DE102005061263B4 (de) 2005-12-20 2007-10-11 Infineon Technologies Austria Ag Halbleiterwafersubstrat für Leistungshalbleiterbauelemente sowie Verfahren zur Herstellung desselben
US7626262B2 (en) * 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
US7807511B2 (en) * 2006-11-17 2010-10-05 Freescale Semiconductor, Inc. Method of packaging a device having a multi-contact elastomer connector contact area and device thereof
US7476563B2 (en) 2006-11-17 2009-01-13 Freescale Semiconductor, Inc. Method of packaging a device using a dielectric layer
US7696016B2 (en) * 2006-11-17 2010-04-13 Freescale Semiconductor, Inc. Method of packaging a device having a tangible element and device thereof
US7521284B2 (en) * 2007-03-05 2009-04-21 Texas Instruments Incorporated System and method for increased stand-off height in stud bumping process
US8208266B2 (en) * 2007-05-29 2012-06-26 Avx Corporation Shaped integrated passives
CN101315899B (zh) * 2007-05-30 2010-11-24 热速得控股股份有限公司 标签式集成线路软板制作方法及其结构
US7763983B2 (en) * 2007-07-02 2010-07-27 Tessera, Inc. Stackable microelectronic device carriers, stacked device carriers and methods of making the same
SG149725A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Thin semiconductor die packages and associated systems and methods
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
US20090032871A1 (en) * 2007-08-01 2009-02-05 Louis Vervoort Integrated circuit with interconnected frontside contact and backside contact
US8426960B2 (en) * 2007-12-21 2013-04-23 Alpha & Omega Semiconductor, Inc. Wafer level chip scale packaging
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8001434B1 (en) 2008-04-14 2011-08-16 Netlist, Inc. Memory board with self-testing capability
US8709870B2 (en) * 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
EP2390909A1 (en) * 2010-05-24 2011-11-30 Jerry Hu Miniature packaging for discrete circuit components
CN110035601B (zh) * 2019-04-23 2020-05-26 Oppo广东移动通信有限公司 一种层叠板及终端设备
US11296005B2 (en) 2019-09-24 2022-04-05 Analog Devices, Inc. Integrated device package including thermally conductive element and method of manufacturing same

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3698080A (en) 1970-11-02 1972-10-17 Gen Electric Process for forming low impedance ohmic attachments
JPS51426A (en) 1974-06-19 1976-01-06 Kenichi Yoshimura Senjobutsuno haakuhojiki
US4249299A (en) 1979-03-05 1981-02-10 Hughes Aircraft Company Edge-around leads for backside connections to silicon circuit die
DE3009985A1 (de) 1980-03-14 1981-09-24 Siemens AG, 1000 Berlin und 8000 München Montageverfahren zur herstellung von leuchtdiodenzeilen
US5235211A (en) * 1990-06-22 1993-08-10 Digital Equipment Corporation Semiconductor package having wraparound metallization
US5170146A (en) * 1991-08-01 1992-12-08 Motorola, Inc. Leadless resistor
US5270261A (en) 1991-09-13 1993-12-14 International Business Machines Corporation Three dimensional multichip package methods of fabrication
US5375041A (en) * 1992-12-02 1994-12-20 Intel Corporation Ra-tab array bump tab tape based I.C. package
JP2980495B2 (ja) * 1993-09-07 1999-11-22 株式会社東芝 半導体装置の製造方法
KR0140034B1 (ko) * 1993-12-16 1998-07-15 모리시다 요이치 반도체 웨이퍼 수납기, 반도체 웨이퍼의 검사용 집적회로 단자와 프로브 단자와의 접속방법 및 그 장치, 반도체 집적회로의 검사방법, 프로브카드 및 그 제조방법
US5753529A (en) 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
US5767578A (en) 1994-10-12 1998-06-16 Siliconix Incorporated Surface mount and flip chip technology with diamond film passivation for total integated circuit isolation
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
EP2270846A3 (en) 1996-10-29 2011-12-21 ALLVIA, Inc. Integrated circuits and methods for their fabrication
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
JP3796016B2 (ja) * 1997-03-28 2006-07-12 三洋電機株式会社 半導体装置
US5888884A (en) 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
US6008529A (en) * 1998-06-25 1999-12-28 Bily Wang Laser diode package

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI467721B (zh) * 2010-07-29 2015-01-01 Alpha & Omega Semiconductor 晶圓級晶片尺寸封裝

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