CN101315899B - 标签式集成线路软板制作方法及其结构 - Google Patents

标签式集成线路软板制作方法及其结构 Download PDF

Info

Publication number
CN101315899B
CN101315899B CN2007101058349A CN200710105834A CN101315899B CN 101315899 B CN101315899 B CN 101315899B CN 2007101058349 A CN2007101058349 A CN 2007101058349A CN 200710105834 A CN200710105834 A CN 200710105834A CN 101315899 B CN101315899 B CN 101315899B
Authority
CN
China
Prior art keywords
copper foil
production method
integration circuit
label type
type integration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007101058349A
Other languages
English (en)
Other versions
CN101315899A (zh
Inventor
王派酋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
PYROSWIF HOLDING CO Ltd
Original Assignee
Resude Holding Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Resude Holding Co ltd filed Critical Resude Holding Co ltd
Priority to CN2007101058349A priority Critical patent/CN101315899B/zh
Publication of CN101315899A publication Critical patent/CN101315899A/zh
Application granted granted Critical
Publication of CN101315899B publication Critical patent/CN101315899B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structure Of Printed Boards (AREA)

Abstract

一种标签式集成线路软板制作方法及其结构，所述方法包括以下步骤：首先取铜箔、绝缘导热材料及表面涂布有黏胶层的底材，经过热压，使铜箔、绝缘导热材料及底材结合成连续带状或片状的铜箔软板；以光蚀刻法蚀刻铜箔，在绝缘导热材料表面上形成由多段线路组成的导电线路层，并在多段线路的表面上镀上一层银金属层；将电子零件焊接在线路上并封装外包覆体；最后，将铜箔软板进行裁切，使底材上具有多个集成线路软板。

Description

标签式集成线路软板制作方法及其结构
技术领域
本发明涉及一种软性电路板，特别涉及一种卷标式的软性电路板制作方法及结构。
背景技术
传统的发光二极管在制作时，先在带状或片状的铜金属板上冲压出多个连在一起的导线架，再在每一个导线架上利用树脂射出或热压成形座体，该座体具有一个可以供导线架外露的凹穴，再在凹穴里的导线架上进行固晶及打金线，在固晶及连接金线制作完成之后，再在凹穴中点入荧光胶及环氧树脂，从而形成发光二极管。
发光二极管在制作完成后，将进行导线架裁切，使发光二极管与导线架边框分离，形成单一颗一颗的发光二极管。在发光二极管包装时，都是将多个发光二极管同时装入同一个袋体中，以便于携带或运送。但是，此包装方式导致发光二极管彼此之间产生挤压，造成发光二极管的座体、接脚及透镜的损坏，或者在袋体破裂时，多个发光二极管立即洒落一地，使得发光二极管受地面脏物污染或摔坏。
目前许多电子产品皆朝着轻、薄、短、小的目的制作，因此电子产品内部必须搭配有SMD表面黏着的小型电路板。SMD表面黏着的小型电路板在制作时，先在硬材料且面积较大的电路基板上印刷多个相同的线路；经显影或蚀刻技术处理之后，在电路基板表面上形成多个线路层；再将SMD的电子零件(芯片、电阻、电容、二极管、晶体管)焊接于电路基板的线路层上。在电子零件焊接完成后，再将电路基板进行裁切，以形成多个小体积的小型电路板。此种小型电路板在进行后续加工组装作业前，都是将小型电路板散乱地迭压而收纳于收集盒中或挤压在包装袋里，这样使电路板彼此之间产生挤压，导致SMD电子零件与电路板上的线路产生脱离或者接触不良，从而造成后续产生上产生许多不良品。
发明内容
本发明的主要目的在于，提出一种标签式集成线路软板制作方法及结构，并可在集成线路软板上焊接电子零件，以形成卷标式的电子组件，所述组件制作完成之后便于卷收或折迭收合，从而可以避免电子组件的损坏，且令运送者便于携带或搬运。
为达到上述目的，本发明的标签式集成线路软板制作方法及结构包括以下步骤：首先取铜箔、绝缘导热材料及表面涂布有黏胶层的底材，经热压后，使铜箔、绝缘导热材料及底材结合成连续带状或片状的铜箔软板；在所述铜箔的表面上制作成形线路的光阻层；经显影、蚀刻处理后，使表面上没有光阻层的铜箔消失，仅留下表面覆盖有光阻层的铜箔；接着，在去除光阻层，使多段线路(所述多段线路可利用激光加工刻出)成形在绝缘导热材料的表面上；在多段线路的表面上镀上一层银金属层；在所述银金属层的表面上焊接电子零件及封装外包覆体；最后，将铜箔软板进行裁切，裁切至绝缘导热材料断为止，但未裁切至底材，使底材上具有多个集成线路软板。
与现有技术相比，本发明的有益效果在于，卷标式的电子组件在制作完成之后便于卷收或折迭收合，从而可以避免电子组件的损坏，且令运送者便于携带或搬运。
附图说明
图1是本发明的标签式集成线路软板及搭配电子组件的发光二极管制作方法流程示意图；
图2A是本发明的铜箔软板侧视示意图；
图2B是本发明的铜箔软板上涂布光阻层的侧视示意图；
图2C是本发明的铜箔软板上涂布光阻层的立体示意图；
图2D是本发明的铜箔软板经显影、蚀刻或激光处理后的侧视示意图；
图2E是本发明的铜箔软板去除光阻层的侧视示意图；
图2F是本发明的铜箔软板去除光阻层的立体示意图；
图3是本发明的铜箔软板上的线路表面镀银的立体示意图；
图4是本发明的铜箔软板上的线路表面焊接电子零件的示意图；
图5是在图4的电子零件外封装外包覆体的示意图；图6是本发明的铜箔软板裁切后的示意图；
图7是本发明的标签式集成线路软板上完成电子组件封装后的使用状态示意图；以及
图8是本发明的标签式集成线路软板完成电子组件封装后的另一种使用状示意图。
附图中，各标号所代表的部件列表如下：
步骤100～114
铜箔1
线路11
银金属层12
绝缘导热材料2
裁切缝21
底材3
黏胶层31
光阻层4
电子零件5
外包覆体6
电子组件10
均温板20
具体实施方式
有关本发明的技术内容及详细说明，现配合附图进行如下说明。
图1是本发明的标签式集成线路软板及搭配电子组件制作方法流程示意图。如图1所示，并同时参照图2A，本发明的标签式集成线路软板制作方法包括以下步骤：首先，在步骤100，取铜箔1、绝缘导热材料2及表面涂布有黏胶层31的底材3，经过热压处理后，使铜箔1、绝缘导热材料2及底材3结合成连续带状或片状的铜箔软板。在本图中底材3为胶片、薄金属片中的任一种，所述薄金属片为铜箔和铝箔中的任一种。
步骤102，同时参照图2B、2C，在铜箔1的表面上制作成形线路的光阻层4。
步骤104，同时参照图2D，进行显影或蚀刻处理之后，表面上没有光阻层4的铜箔1将被蚀刻掉，仅留下表面覆盖有光阻层4的铜箔1。
步骤106，同时参照图2E、2F，在去除光阻层4后，铜箔1经显影或蚀刻加工后的多段线路11便显现在绝缘导热材料2的表面上，以形成导电线路层。所述多段线路也可利用激光加工刻出。
步骤108，同时参照图3，在多段线路11的表面上镀上一层银金属层12。
步骤110，同时参照图4，在银金属层12表面焊接SMD电子零件5，在电子零件5与银金属层12接触时，经加热后，便可使电子零件5与银金属层12焊接在一起。在本图中SMD电子零件5为半导体的IC芯片或发光二极管的发光芯片中的任一种。银金属层12对发光芯片所产生的光线具有反射作用。
步骤112，同时参照图5，在绝缘导热材料2的表面上封装外包覆体6，以包覆SMD电子零件5。
步骤120，同时参照图6，将整条带状或片状的铜箔软板进行裁切。在裁切时，裁刀在绝缘导热材料2上裁切出一裁切缝21，但未裁切至底材3，使得在带状或片状的底材3上所完成的电子组件10形成多个相邻贴覆在底材3上的状态，这样便完成卷标式电子组件的封装。
图7是本发明的标签式集成线路软板上完成电子组件封装之后的使用状态示意图。如图7所示，当本发明的标签式集成线路软板上的电子组件(如发光二极管)封装完成之后，在使用时可以将绝缘导热材料2剥动，使绝缘导热材料2剥离于底材3的黏胶，使绝缘导热材料2背面稍具有黏性，从而让绝缘导热材料2可以贴覆在搭配使用的载体上。
图8是本发明的标签式集成线路软板完成电子组件封装后的另一种使用状示意图。如图8所示，在本发明的标签式集成线路软板上的电子零件封装完成后，在使用时将绝缘导热材料2剥离于底材后，可以将绝缘导热材料2贴覆在均温板20上，再经过加热处理后，使集成线路软板的绝缘导热材料2与均温板20结合在一起。
由于本发明在标签式集成线路软板上封装电子组件后，让使用者在使用该电子组件时可以轻易将电子组件剥离于底材。而且，所完成的这种卷标式电子组件在制作完成后，便于收合整理及携带，且在携带时也可避免多个电子组件彼此挤压而损坏、或者因包装体积过大而导致携带不方便。
以上所述仅为本发明的优选实施例，并非因此即限制本发明的专利范围，凡是在本发明特征范围内所作的其它等效变化或修饰，均应包括在本发明的专利范围内。

Claims (9)

1.一种标签式集成线路软板制作方法，所述方法包括以下步骤：
a)、准备铜箔、绝缘导热材料及表面涂布有黏胶层的底材，经过热压使铜箔、绝缘导热材料及底材结合成铜箔软板；
b)、利用光蚀刻法蚀刻所述铜箔，在所述绝缘导热材料的表面上形成由多段线路组成的导电线路层；
c)、在所述多段线路上焊接电子零件；
d)、在所述线路与所述电子零件上封装外包覆体；
e)、将所述铜箔软板进行裁切，仅切断所述绝缘导热材料而未切断所述底材，使所述底材上具有多个集成线路软板。
2.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤a的铜箔软板为片状和带状中的任一种。
3.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤a的底材为胶片和薄金属片中的任一种。
4.如权利要求3所述的标签式集成线路软板制作方法，其中，所述薄金属片为铜箔和铝箔中的任一种。
5.如权利要求1所述的标签式集成线路软板制作方法，其中，在步骤b中的光蚀刻法是在所述铜箔表面上制作成形线路的光阻层，进行显影或蚀刻加工处理后，所述表面上没有覆盖光阻层的铜箔将被刻除掉，留下表面覆盖有光阻层的铜箔，去除光阻层后，在所述绝缘导热材料的表面上形成多段线路。
6.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤b中的多段线路可用激光加工刻出。
7.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤b中的导电线路层上成形有银金属层。
8.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤c中的电子零件为半导体IC芯片。
9.如权利要求1所述的标签式集成线路软板制作方法，其中，步骤c中的电子零件为发光二极管的发光芯片。
CN2007101058349A 2007-05-30 2007-05-30 标签式集成线路软板制作方法及其结构 Expired - Fee Related CN101315899B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2007101058349A CN101315899B (zh) 2007-05-30 2007-05-30 标签式集成线路软板制作方法及其结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2007101058349A CN101315899B (zh) 2007-05-30 2007-05-30 标签式集成线路软板制作方法及其结构

Publications (2)

Publication Number Publication Date
CN101315899A CN101315899A (zh) 2008-12-03
CN101315899B true CN101315899B (zh) 2010-11-24

Family

ID=40106834

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101058349A Expired - Fee Related CN101315899B (zh) 2007-05-30 2007-05-30 标签式集成线路软板制作方法及其结构

Country Status (1)

Country Link
CN (1) CN101315899B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104228299B (zh) * 2013-06-17 2015-12-02 成都宏明双新科技股份有限公司 一种贴膜工件生产工艺
CN110600458A (zh) * 2018-06-12 2019-12-20 深圳市环基实业有限公司 一种led灯及其制作方法
CN113581524A (zh) * 2021-07-29 2021-11-02 帝京半导体科技(苏州)有限公司 一种半导体设备零部件超洁净包装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1279797A (zh) * 1997-09-26 2001-01-10 格姆普拉斯有限公司 电子模块或标签及其制造方法、包括这种模块或标签的介质
CN1288255A (zh) * 1999-09-13 2001-03-21 维谢伊因特泰克诺洛吉公司 半导体器件的芯片规模表面安装封装及其制造方法
CN1728352A (zh) * 2005-05-27 2006-02-01 江苏长电科技股份有限公司 集成电路或分立元件平面凸点式封装工艺

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1279797A (zh) * 1997-09-26 2001-01-10 格姆普拉斯有限公司 电子模块或标签及其制造方法、包括这种模块或标签的介质
CN1288255A (zh) * 1999-09-13 2001-03-21 维谢伊因特泰克诺洛吉公司 半导体器件的芯片规模表面安装封装及其制造方法
CN1728352A (zh) * 2005-05-27 2006-02-01 江苏长电科技股份有限公司 集成电路或分立元件平面凸点式封装工艺

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平10-166770A 1998.06.23

Also Published As

Publication number Publication date
CN101315899A (zh) 2008-12-03

Similar Documents

Publication Publication Date Title
CN103681384B (zh) 芯片封装基板和结构及其制作方法
US8980659B1 (en) LED package and manufacturing process of same
US7482250B2 (en) Method for cutting printed circuit board
JP2008288553A (ja) 集積回路を実装するラベル型フレキシブル回路基板の製作方法およびその構造
CN114695275A (zh) 薄膜倒装封装
CN103681559A (zh) 芯片封装基板和结构及其制作方法
CN106298553A (zh) 封装模组及其制作方法
CN103579171B (zh) 半导体封装件及其制造方法
TWI429043B (zh) 電路板結構、封裝結構與製作電路板的方法
CN101315899B (zh) 标签式集成线路软板制作方法及其结构
CN100481420C (zh) 堆叠型芯片封装结构、芯片封装体及其制造方法
TWI576032B (zh) 基板結構及其製作方法
CN102762034B (zh) 线路板制造方法及基层线路板
CN105140255A (zh) 一种覆晶摄像头封装片及其制作方法
US9458540B2 (en) Package substrate and manufacturing method thereof
CN105489741A (zh) 一种led倒装芯片的压模封装工艺
US7504320B2 (en) Method for manufacturing a tag integrated circuit flexible board
CN101714532B (zh) 封装件及其制造方法
CN209496814U (zh) 一种封装载板、封装体
CN102054708B (zh) 形成窗式球栅数组封装预基板的方法
CN215600389U (zh) 一种非热电分离结构的发光二极管
CN215266271U (zh) 基于铜箔载板的正反面芯片集成封装结构
CN203219608U (zh) 具有散热图案的基于金属的印刷电路板
CN209119066U (zh) 一种封装载板
TWI494033B (zh) 無核心封裝結構之製法及無核心封裝基板之製法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: RESUDE STOCK CO., LTD.

Free format text: FORMER OWNER: AUGUSTINE TECHNOLOGIES CO., LTD.

Effective date: 20090403

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20090403

Address after: Hongkong, China

Applicant after: Pyroswif Holding Co., Ltd.

Address before: Taiwan, China

Applicant before: Augux Corporation

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101124

Termination date: 20110530