CN103681559A - 芯片封装基板和结构及其制作方法 - Google Patents

芯片封装基板和结构及其制作方法 Download PDF

Info

Publication number
CN103681559A
CN103681559A CN201210360263.4A CN201210360263A CN103681559A CN 103681559 A CN103681559 A CN 103681559A CN 201210360263 A CN201210360263 A CN 201210360263A CN 103681559 A CN103681559 A CN 103681559A
Authority
CN
China
Prior art keywords
film
copper foil
copper
conducting wire
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210360263.4A
Other languages
English (en)
Other versions
CN103681559B (zh
Inventor
许诗滨
周鄂东
萧志忍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liding Semiconductor Technology Qinhuangdao Co ltd
Zhen Ding Technology Co Ltd
Original Assignee
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongqisheng Precision Electronics Qinhuangdao Co Ltd, Zhending Technology Co Ltd filed Critical Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Priority to CN201210360263.4A priority Critical patent/CN103681559B/zh
Priority to TW101136063A priority patent/TWI463928B/zh
Priority to US14/029,735 priority patent/US20140085833A1/en
Publication of CN103681559A publication Critical patent/CN103681559A/zh
Application granted granted Critical
Publication of CN103681559B publication Critical patent/CN103681559B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/281—Applying non-metallic protective coatings by means of a preformed insulating foil
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0097—Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49162—Manufacturing circuit on or in base by using wire as conductive path

Abstract

一种芯片封装基板，包括第三和第六胶片、第一和第三导电线路层、第一防焊层及多个导电接点。第六胶片与第三胶片相互粘接。第一导电线路层形成于第三胶片相邻于第六胶片的表面。第三导电线路层形成于第六胶片远离第一导电线路层的表面，第三导电线路层通过第一导电盲孔电连接于第一导电线路层。第一防焊层形成于第三导电线路层，并部分覆盖第三导电线路层，以构成多个露出于第一防焊层的电性接触垫。多个导电接点形成于第三胶片的远离第一导电线路层的表面，多个导电接点通过形成于第三胶片的多个第二导电盲孔电连接于第一导电线路层。第一和第二导电盲孔均为电镀铜层。本发明还涉及芯片封装基板的制作方法、芯片封装结构及其制作方法。

Description

芯片封装基板和结构及其制作方法
技术领域
本发明涉及电路板制作领域，尤其涉及一种芯片封装基板和芯片封装结构及该芯片封装基板和芯片封装结构的制作方法。
背景技术
芯片封装基板可为芯片提供电连接、保护、支撑、散热、组装等功效，以实现多引脚化，缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。
现有技术的多层芯片封装基板是由一核心板及对称形成在其两侧的线路增层结构所组成，但因使用核心板将导致长度及整体结构厚度增加，所以难以满足电子产品功能不断提升且体积却不断缩小的需求。
发明内容
因此，有必要提供一种厚度较小的芯片封装基板和结构及其制作方法。
一种芯片封装基板的制作方法，包括步骤：依次堆叠并压合第一支撑板、第一胶片及第二支撑板，得到承载基板；依次堆叠并压合该第四铜箔、第三胶片、第三铜箔、第二胶片、该承载基板、第四胶片、第五铜箔、第五胶片及第六铜箔；将第四铜箔层制作形成第一导电线路层，将第六铜箔制作形成第二导电线路层；在该第一导电线路层上依次压合第六胶片和第七铜箔，在该第二导电线路层上依次压合第七胶片和第八铜箔，形成第一多层基板；在该第一支撑板与第二支撑板之间对该第一多层基板进行分割，并去除该第一铜箔基板、第二胶片、第二铜箔基板及第四胶片，得到相互分离的第二多层基板和第三多层基板；在该第七铜箔和第六胶片内形成多个第一导电盲孔，在该第三铜箔和第三胶片内形成多个第二导电盲孔，并在第七铜箔和第三铜箔的其中一侧制作形成第三导电线路层，另一侧制作形成多个导电接点，该第三导电线路层与该第一导电线路层通过第一导电盲孔相互电导通，该多个导电接点与该第一导电线路层通过该多个第二导电盲孔相互电导通；及在第三导电线路层上形成第一防焊层，该第一防焊层部分覆盖该第三导电线路层，从该第一防焊层露出的第三导电线路层构成多个电性接触垫，从而形成芯片封装基板。
一种芯片封装基板，包括第三胶片、第六胶片、第一导电线路层、第三导电线路层、第一防焊层及多个导电接点。该第六胶片粘接于该第三胶片的一表面。该第一导电线路层形成于该第三胶片相邻于该第六胶片的表面，且该第一导电线路层嵌设于该第六胶片的表面内。该第三导电线路层形成于该第六胶片的远离该第一导电线路层的表面，该第三导电线路层通过形成于该第六胶片内的第一导电盲孔电连接于该第一导电线路层，该第一导电盲孔为电镀铜层。该第一防焊层形成于该第三导电线路层上，该第一防焊层覆盖从该第三导电线路层露出的第六胶片的表面并部分覆盖该第三导电线路层，从该第一防焊层露出的第三导电线路层构成多个电性接触垫。该多个导电接点形成于该第三胶片的远离该第一导电线路层的表面，该多个导电接点通过形成于该第三胶片的多个第二导电盲孔电连接于该第一导电线路层，该第二导电盲孔为电镀铜层。
一种芯片封装结构的制作方法，包括步骤：提供如上所述的芯片封装基板；及将芯片封装于该芯片封装基板的第一防焊层侧，并使芯片与该多个电性接触垫电导通，从而形成芯片封装结构。
一种芯片封装结构，包括如上所述的芯片封装基板及芯片，该芯片封装于该芯片封装基板的第一防焊层一侧，并与该多个电性接触垫电连接。
相对于现有技术，该芯片封装结构的芯片封装基板为具有三个铜层即第三导电线路层、第一导电线路层和多个导电接点的封装基板，相邻铜层之间通过胶片粘接，即该芯片封装基板为无核心板的封装基板，可降低芯片封装基板的整体厚度及芯片封装结构的整体厚度。
附图说明
图1是本发明实施例提供的第一铜箔基板、第二铜箔基板、第一铜箔、第二铜箔及第一胶片的分解剖视图。
图2是图1中的各层依次堆叠后得到承载基板的剖视图。
图3是依次堆叠并压合第四铜箔、第三胶片、第三铜箔、第二胶片、图2中的承载基板、第四胶片、第五铜箔、第五胶片及第六铜箔后的剖视图。
图4是在图3的多层结构的两外层铜箔上分别形成光致抗蚀剂图形后的剖视图。
图5是图4中的两外层铜箔根据光致抗蚀剂图形分别形成第一导电线路层和第二导电线路层后的剖视图。
图6是在图5的第一导电线路层上依次压合第六胶片和第七铜箔及在第二导电线路层上依次压合第七胶片和第八铜箔后形成第一多层基板的剖视图。
图7是切割图6的第一多层基板形成第二多层基板和第三多层基板的剖面图。
图8是将图7的第一多层基板的第六胶片和第七铜箔内形成第一孔及将第三铜箔和第三胶片内形成第二孔后的剖视图。
图9是图8中的第一多层基板进行全板镀铜后的剖视图。
图10是在图9的第一多层基板的相对两侧分别形成第二导电线路层和多个导电接点后的剖视图。
图11是图10中的第二导电线路层上形成防焊层及金层后形成芯片封装基板的剖视图。
图12是在图11中的芯片封装基板上贴合芯片后的剖视图。
图13是在图12中的芯片封装基板上形成封装材料后的剖视图。
图14是在图13中的导电接点上形成焊球后形成的芯片封装结构的剖视图。
主要元件符号说明
第一铜箔基板 11
第二铜箔基板 12
第一铜箔 13
第二铜箔 14
第一胶片 15
中心区 151
边缘区 152
承载基板 10
第一表面 101
第二表面 102
产品区域 103
非产品区域 104
第二胶片 16
第三铜箔 17
第三胶片 18
第四铜箔 19
第四胶片 20
第五铜箔 21
第五胶片 22
第六铜箔 23
第一导电线路层 191
第二导电线路层 231
第一光致抗蚀剂图形 24
第二光致抗蚀剂图形 25
第六胶片 26
第七铜箔 27
第七胶片 28
第八铜箔 29
第一多层基板 30
第二多层基板 31
第三多层基板 32
第一导电盲孔 33
第二导电盲孔 34
第三导电线路层 272
导电接点 180
第一孔 262
第二孔 182
第一镀铜层 274
第二镀铜层 174
第一导电铜层 276
第二导电铜层 186
第一防焊层 35
电性接触垫 278
第一金层 36
芯片封装基板 40
芯片 50
封装体 43
胶层 503
键合线 501
封装材料 502
焊球 37
芯片封装结构 300
第二防焊层 38
第二金层 39
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1至14，本发明实施例提供一种芯片封装结构的制作方法，包括如下步骤：
第一步，请参阅图1，提供第一铜箔基板11、第二铜箔基板12、第一铜箔13、第二铜箔14及第一胶片15。
第一铜箔基板11和第二铜箔基板12均为双面背胶铜箔基板，均包括上下两层铜箔层及位于两铜箔层之间的绝缘层。
第一铜箔基板11、第二铜箔基板12及第一胶片15的形状及大小均相同。第一铜箔13和第二铜箔14的形状与第一铜箔基板11的形状相同，第一铜箔13和第二铜箔14的尺寸小于第一铜箔基板11的尺寸。具体的，第一铜箔13和第二铜箔14的横截面积小于第一铜箔基板11的横截面积。第一胶片15包括中心区151及环绕中心区151的边缘区152。中心区151的形状与第一铜箔13和第二铜箔14形状相同，第一铜箔13和第二铜箔14的尺寸略大于中心区151的尺寸。
本实施例中，第一铜箔基板11和第二铜箔基板12的绝缘层均为FR4环氧玻璃布层压板制成。第一胶片15可以为FR4环氧玻璃布半固化胶片。
第二步，请参阅图2，依次堆叠并一次压合第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14及第二铜箔基板12成为一个整体，得到承载基板10。
堆叠所述第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14及第二铜箔基板12时，使得第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14及第二铜箔基板12中心相互对齐。由于第一铜箔13和第二铜箔14的尺寸小于第一铜箔基板11、第二铜箔基板12及第一胶片15尺寸，第一铜箔13和第二铜箔14分别与第一胶片15的中心区151相对应。在进行压合时，第一胶片15的边缘区152的两侧分别与第一铜箔基板11和第二铜箔基板12相互结合，第一胶片15的中心区151的两侧分别与第一铜箔13和第二铜箔14相互结合，第一胶片15的中心区151并不与第一铜箔基板11和第二铜箔基板12相互结合。
承载基板10具有相对的第一表面101和第二表面102，其中第一表面101为第一铜箔基板11的一个铜箔层的表面，第二表面102为第二铜箔基板12的一个铜箔层的表面。
承载基板10具有产品区域103及环绕产品区域103的非产品区域104。产品区域103的横截面积小于第一铜箔13的横截面积。产品区域103在第一铜箔基板11表面的正投影位于第一铜箔13在第一铜箔基板11表面的正投影内。
可以理解的是，承载基板10也可以不包括第一铜箔13和第二铜箔14，第一铜箔基板11和第二铜箔基板12通过第一胶片15结合，此时该第一胶片15也可以为可剥胶。该第一铜箔基板11和第二铜箔基板12在后续的制程中起到支撑作用，其可以替换为其它支撑板，如PI、玻璃纤维层压布或金属如铜等。
第三步，请参阅图3，提供第二胶片16、第三铜箔17、第三胶片18、第四铜箔19、第四胶片20、第五铜箔21、第五胶片22及第六铜箔23，依次堆叠并压合该第四铜箔19、第三胶片18、第三铜箔17、第二胶片16、承载基板10、第四胶片20、第五铜箔21、第五胶片22及第六铜箔23。
第二胶片16、第三胶片18、第四胶片20及第五胶片22为FR4环氧玻璃布半固化胶片。可以理解的，第二步可以与第三步同时进行，即图3中的各层依次堆叠并一次压合，而无需两次压合。
第四步，请参阅图4和图5，将第四铜箔19制作形成第一导电线路层191，将第六铜箔23制作形成第二导电线路层231。
形成该第一导电线路层191和第二导电线路层231可以采用如下方法：
首先，请参阅图4，在第四铜箔19表面形成第一光致抗蚀剂图形24，在第六铜箔23上形成第二光致抗蚀剂图形25。具体的，可以先通过贴合干膜或者印刷液态感光油墨形成覆盖第四铜箔19的整个表面和第六铜箔23的整个表面的光致抗蚀剂层。然后，通过曝光及显影选择性去除部分所述光致抗蚀剂层后形成第一光致抗蚀剂图形24和第二光致抗蚀剂图形25。
然后，请参阅图5，利用铜蚀刻液去除露出于第一光致抗蚀剂图形24的第四铜箔19，形成第一导电线路层191，并去除露出于第二光致抗蚀剂图形25的第六铜箔23，形成第二导电线路层231。
最后，去除该第一光致抗蚀剂图形24和第二光致抗蚀剂图形25。
第五步，请参阅图6，在该第一导电线路层191上依次压合第六胶片26和第七铜箔27，及在第二导电线路层231上依次压合第七胶片28和第八铜箔29，形成第一多层基板30。
第六胶片26及第七胶片28为FR4环氧玻璃布半固化胶片。该第六胶片26完全覆盖该第一导电线路层191及从该第一导电线路层191露出的第三胶片18的表面，该第七胶片28完全覆盖该第二导电线路层231及从第二导电线路层231露出的第五胶片22的表面。
第六步，请参阅图6和图7，沿着产品区域103与非产品区域104的交界线，对第一多层基板30进行切割以去除该非产品区域104，并去除该第一铜箔基板11、第二胶片16、第二铜箔基板12及第四胶片20，从而得到相互分离的第二多层基板31和第三多层基板32。
在产品区域103内，第一铜箔13和第二铜箔14与第一胶片15相互结合，第一铜箔基板11及第二铜箔基板12并不与第一胶片15相互结合，当沿着产品区域103与非产品区域104的交界线，对多第一多层基板30进行切割时，第一铜箔基板11及第二铜箔基板12均与第一胶片15相互分离。该第二胶片16和第四胶片20优选为可剥胶，则该第一铜箔基板11和第二铜箔基板12可通过外力剥离去除，从而得到两个相互分离的第二多层基板31和第三多层基板32。
当第一铜箔基板11与第二铜箔基板12之间不设置有第一铜箔13和第二铜箔14时，可以采用切割第一胶片15的方式将第一铜箔基板11和第二铜箔基板12相互分离，从而得到相互分离的第二多层基板31和第三多层基板32。当第一铜箔基板11与第二铜箔基板12之间不设置有第一铜箔13和第二铜箔14时，该第一胶片15为可剥胶时，可采用剥离的方式分离该第一铜箔基板11和第二铜箔基板12，从而得到相互分离的第二多层基板31和第三多层基板32。
需要说明的是，由于第二多层基板31和第三多层基板32已相互分离，因此在后续的制程中，将该第二多层基板31形成芯片封装基板及封装芯片的方法与将第三多层基板32形成芯片封装基板及封装芯片的方法相同且可分别进行，因此本实施例后续步骤仅对将第二多层基板31形成芯片封装基板及进行芯片封装的方法进行说明。
第七步，请参阅图8至图10，在该第七铜箔27和第六胶片26内形成多个第一导电盲孔33，在该第三铜箔17和第三胶片18内形成多个第二导电盲孔34，并在第二多层基板31的第七铜箔27一侧制作形成第三导电线路层272，在第二多层基板31的第三铜箔17一侧制作形成多个导电接点180，该第三导电线路层272与该第一导电线路层191通过第一导电盲孔33相互电导通，该多个导电接点180与该第一导电线路层191通过该多个第二导电盲孔34相互电导通。
第一导电盲孔33和第二导电盲孔34的形成可以采用如下方法：
首先，请参阅图8，采用激光烧蚀的方式在第七铜箔27和第六胶片26内形成第一孔262，在该第三铜箔17和第三胶片18内形成第二孔182，使部分第一导电线路层191的一侧从第一孔262的底部露出，部分第一导电线路层191的另一侧从第二孔182露出。
然后，请参阅图9，将形成了多个第一孔262和多个第二孔182的第二多层基板31进行全板镀铜（panel plating），在第一孔262内及第七铜箔27表面形成第一镀铜层274，在第二孔182内及该第三铜箔17表面形成第二镀铜层174。该第一镀铜层274填满第一孔262并电连接第七铜箔27与第一导电线路层191，该第一孔262处的第一镀铜层274与该第七铜箔27表面的第一镀铜层274平齐，从而在第六胶片26表面形成包括第一镀铜层274和第七铜箔27的完整不间断的第一导电铜层276，形成于第一孔262内的第一镀铜层274构成第一导电盲孔33；该第二镀铜层174填满第二孔182并电连接第三铜箔17与第一导电线路层191，该第二孔182处的第二镀铜层174与该第三铜箔17表面的第二镀铜层174平齐，从而在第三胶片18表面形成包括第二镀铜层174和第三铜箔17的完整不间断的第二导电铜层186，形成于第二孔182内的第二镀铜层174构成第二导电盲孔34。
请参阅图10，通过影像转移工艺及蚀刻工艺将第七铜箔27和第一镀铜层274制作形成第三导电线路层272，将第三铜箔17和第二镀铜层174制作形成多个导电接点180。本实施例中，第三导电线路层272包括多条导电线路。
可以理解，也可以在第三铜箔17一侧制作形成第三导电线路层272，而在第二多层基板31的第七铜箔27一侧制作形成多个导电接点180，并不以本实施例为限。
第八步，请参阅图11，在第三导电线路层272上形成第一防焊层35，在该第三胶片18的表面形成第二防焊层38，该第一防焊层35覆盖从该第三导电线路层272露出的第六胶片26的表面并部分覆盖该第三导电线路层272，从该第一防焊层35露出的第三导电线路层272构成多个电性接触垫278，并在电性接触垫278上形成第一金层36，该第二防焊层38覆盖从该多个导电接点180露出的表面，使该多个导电接点180露出于该第二防焊层38，并在每个导电接点180上形成第二金层39，从而得到芯片封装基板40。
第一防焊层35和第二防焊层38可以通过印刷液态防焊油墨，然后烘烤固化形成。第一金层36和第二金层39可以通过镀镍金的方式形成。可以理解，形成第二金层39的步骤也可以省略。
请参阅图11，该芯片封装基板40包括第三胶片18、第六胶片26、第一导电线路层191、多个导电接点180、第三导电线路层272、第一防焊层35及第二防焊层38。该第一导电线路层191形成于该第三胶片18的一侧表面，该第六胶片26粘接于该第三胶片18的第一导电线路层191所在的表面，从而使该第一导电线路层191嵌设于该第六胶片26的一个表面内。该第三导电线路层272形成于该第六胶片26的远离该第一导电线路层191的表面，该第三导电线路层272通过形成于该第六胶片26内的第一导电盲孔33电连接于该第一导电线路层191，该第一导电盲孔33为电镀铜层。该第一防焊层35形成于该第三导电线路层272上，该第一防焊层35覆盖从该第三导电线路层272露出的第六胶片26的表面并部分覆盖该第三导电线路层272，从该第一防焊层35露出的第三导电线路层272构成多个电性接触垫278，每个电性接触垫278表面均形成有第一金层36。该多个导电接点180形成于该第三胶片18的远离该第一导电线路层191的表面，该多个导电接点180通过形成于该第三胶片18的多个第二导电盲孔34电连接于该第一导电线路层191，该第二导电盲孔34为电镀铜层。该第二防焊层38覆盖该第三胶片18中该多个导电接点180所在的表面，该多个导电接点180露出于该第二防焊层38，每个导电接点180上分别形成有第二金层39。
第九步，请参阅图12和图13，将芯片50封装于该芯片封装基板40，形成封装体43。本实施例中，该芯片50为导线键合(wire bonding)芯片。
将芯片50封装于芯片封装基板40可采用传统的芯片封装方法，具体可以为：
首先，请参阅图12，将芯片50贴合于芯片封装基板40。本实施例中，芯片50贴合于第一防焊层35上。在进行贴合时，可以在第一防焊层35与芯片50之间设置胶层503，从而使得芯片50较稳定地贴合于第一防焊层35。
然后，采用导线键合(wire bonding)的方法，连接该芯片50的每个电极垫与对应的一个电性接触垫278之间形成键合线501。
最后，请参阅图13，在芯片50及芯片封装基板40上形成封装材料502，使得所述芯片50、键合线501及芯片封装基板40的第一防焊层35和电性接触垫278完全被封装材料502覆盖。封装材料502可以为热固化树脂，如聚酰亚胺树脂(polyimide resin)、环氧树脂(epoxy resin)或有机硅树脂(silicone resin)等。
第十步，请参阅图14，在封装体43的每个导电接点180表面的第二金层39上均形成一个焊球37，以得到一个芯片封装结构300。
可以理解，该芯片50也可以替换为其它封装形式的芯片，如覆晶封装芯片等，此时电接接触垫278表面的第一金层36可以省略，并不限于本实施例。
实际生产中，第六步中所形成的第二多层基板31常包括多个连接在一起的多层基板单元，第三多层基板32也是如此。在第七步至第十步的制程中，针对第二多层基板31的多个多层基板单元的制程同时进行，将第二多层基板31的多个多层基板单元形成多个芯片封装基板40，并将该多个芯片封装基板40形成多个芯片封装结构300后，再进行切割制程，形成多个分离的芯片封装结构。本实施例中为便于描述，第二多层基板31及第三多层基板32分别仅绘出其中一个多层基板单元。
请参阅图14，该芯片封装结构300包括芯片封装基板40、芯片50、封装材料502及多个焊球37。该芯片50通过胶层503贴合于芯片封装基板40的第一防焊层35，该芯片50通过多根键合线501与该多个电性接触垫278电连接，该键合线501的材料一般为金。该封装材料502包覆封装该键合线501、芯片50及芯片封装基板40外露的第一防焊层35和电性接触垫278表面的第一金层36。该多个焊球37与该多个导电接点180一一对应，分别焊接于对应导电接点180表面的第二金层39上。
相对于现有技术，本实施例的该芯片封装结构300的芯片封装基板40为具有三个铜层即第三导电线路层272、第一导电线路层191和多个导电接点180的封装基板，相邻铜层之间通过胶片粘接，即该芯片封装基板40为无核心板的封装基板，可降低芯片封装基板40的整体厚度及芯片封装结构300的整体厚度。另外，该第一导电盲孔33和第二导电盲孔34均通过电镀铜的方式形成，具有更好的散热性能。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (16)

1.一种芯片封装基板的制作方法，包括步骤：
依次堆叠并压合第一支撑板、第一胶片及第二支撑板，得到承载基板；
依次堆叠并压合该第四铜箔、第三胶片、第三铜箔、第二胶片、该承载基板、第四胶片、第五铜箔、第五胶片及第六铜箔；
将第四铜箔层制作形成第一导电线路层，将第六铜箔制作形成第二导电线路层；
在该第一导电线路层上依次压合第六胶片和第七铜箔，在该第二导电线路层上依次压合第七胶片和第八铜箔，形成第一多层基板；
在该第一支撑板与第二支撑板之间对该第一多层基板进行分割，并去除该第一铜箔基板、第二胶片、第二铜箔基板及第四胶片，得到相互分离的第二多层基板和第三多层基板；
在该第七铜箔和第六胶片内形成多个第一导电盲孔，在该第三铜箔和第三胶片内形成多个第二导电盲孔，并在第七铜箔和第三铜箔的其中一侧制作形成第三导电线路层，另一侧制作形成多个导电接点，该第三导电线路层与该第一导电线路层通过第一导电盲孔相互电导通，该多个导电接点与该第一导电线路层通过该多个第二导电盲孔相互电导通；及
在第三导电线路层上形成第一防焊层，该第一防焊层部分覆盖该第三导电线路层，从该第一防焊层露出的第三导电线路层构成多个电性接触垫，从而形成芯片封装基板。
2.如权利要求1所述的芯片封装基板的制作方法，其特征在于，在形成该第一防焊层之后，还在该多个电性接触垫表面分别形成第一金层，在该多个导电接点表面分别形成第二金层。
3.如权利要求1所述的芯片封装基板的制作方法，其特征在于，进一步包括步骤：在该多个导电接点一侧形成第二防焊层，该多个导电接点从该第二防焊层露出。
4.如权利要求1所述的芯片封装基板的制作方法，其特征在于，该第一支撑板为第一铜箔基板，该第二支撑板为第二铜箔基板，依次堆叠并压合第一支撑板、第一胶片及第二支撑板时，在该第一铜箔基板与该第一胶片之间还设置有第一铜箔，在该第二铜箔基板与该第一胶片之间还设置有第二铜箔，该第一铜箔基板、第一胶片及第二铜箔基板的横截面积相同，该第一铜箔、第二铜箔的横截面积相同，且该第一铜箔的横截面积小于该第一胶片的横截面积，该第一胶片包括中心区及环绕中心区的边缘区，该第一铜箔的面积略大于该中心区的横截面积；在将该第一胶片压合在第一铜箔基板和第二铜箔基板之间时，同时将该第一铜箔压合在该第一胶片与该第一铜箔基板之间，将该第二铜箔压合在该第一胶片与该第二铜箔基板之间，该第一铜箔和第二铜箔均与该第一胶片的中心区相接触，且使得该第一铜箔在第一铜箔基板表面的正投影、第二铜箔在第一铜箔基板表面的正投影均与中心区在第一铜箔基板表面的正投影重叠，从而使得第一铜箔基板和第二铜箔基板仅通过该第一胶片的边缘区粘结于一起。
5.如权利要求4所述的芯片封装基板的制作方法，其特征在于，该承载基板包括产品区及环绕产品区的废料区，所述产品区与该第一胶片的中心区相对应，且该产品区在第一铜箔基板表面的正投影位于该中心区在第一铜箔基板表面的正投影之内，在第一铜箔基板及第二铜箔基板之间对该第一多层基板进行分割时，沿着产品区与废料区的交界线对该第一多层基板进行切割，以使得产品区与废料区相分离，并使得产品区中的第一铜箔基板与第一铜箔自然脱离，产品区中的第二铜箔基板与第二铜箔自然脱离，去除产品区中自然脱离的第一铜箔、第二铜箔以及其间的第一胶片，从而得到相互分离的第二多层基板和第三多层基板。
6.如权利要求1所述的芯片封装基板的制作方法，其特征在于，在该第七铜箔和第六胶片内形成多个第一导电盲孔，在该第三铜箔和第三胶片内形成多个第二导电盲孔的方法包括步骤：
采用激光烧蚀的方式在第七铜箔和第六胶片内形成多个第一孔，在该第三铜箔和第三胶片内形成多个第二孔，使部分第一导电线路层的一侧从该多个第一孔的底部露出，部分第一导电线路层的另一侧从多个第二孔露出；及
将形成了多个第一孔和多个第二孔的第二多层基板进行全板镀铜，在第一孔内及第七铜箔表面形成第一镀铜层，在第二孔内及该第三铜箔表面形成第二镀铜层。
7.如权利要求6所述的芯片封装基板的制作方法，其特征在于，将形成了多个第一孔和多个第二孔的第二多层基板进行全板镀铜后，该第一孔处的第一镀铜层与该第七铜箔表面的第一镀铜层平齐，该第二孔处的第二镀铜层与该第三铜箔表面的第二镀铜层平齐。
8.如权利要求6所述的芯片封装基板的制作方法，其特征在于，在第七铜箔一侧制作形成第三导电线路层，在第三铜箔一侧制作形成多个导电接点的方法包括步骤：通过影像转移工艺及蚀刻工艺将第七铜箔和第一镀铜层制作形成第三导电线路层，将第三铜箔和第二镀铜层制作形成多个导电接点。
9.如权利要求1所述的芯片封装基板的制作方法，其特征在于，该第二胶片和第三胶片为可剥胶。
10.一种芯片封装基板，包括：
第三胶片；
第六胶片，粘接于该第三胶片的一表面；
第一导电线路层，形成于该第三胶片相邻于该第六胶片的表面，且该第一导电线路层嵌设于该第六胶片的表面内；
第三导电线路层，形成于该第六胶片的远离该第一导电线路层的表面，该第三导电线路层通过形成于该第六胶片内的第一导电盲孔电连接于该第一导电线路层，该第一导电盲孔为电镀铜层；
第一防焊层，形成于该第三导电线路层上，该第一防焊层覆盖从该第三导电线路层露出的第六胶片的表面并部分覆盖该第三导电线路层，从该第一防焊层露出的第三导电线路层构成多个电性接触垫；及
多个导电接点，形成于该第三胶片的远离该第一导电线路层的表面，该多个导电接点通过形成于该第三胶片的多个第二导电盲孔电连接于该第一导电线路层，该第二导电盲孔为电镀铜层。
11.如权利要求10所述的芯片封装基板，其特征在于，每个电性接触垫表面均形成有金层。
12.一种芯片封装结构的制作方法，包括步骤：
提供如权利要求10所述的芯片封装基板；及
将芯片封装于该芯片封装基板的第一防焊层侧，并使芯片与该多个电性接触垫电导通。
13.如权利要求12所述的芯片封装结构的制作方法，其特征在于，在将芯片封装于该芯片封装基板的第一防焊层侧前，通过通过镀镍金的方式在该多个电性接触垫的表面分别形成金层。
14.如权利要求12所述的芯片封装结构的制作方法，其特征在于，进一步包括步骤：在每个导电接点上均形成焊球。
15.一种芯片封装结构，包括如权利要求10所述的芯片封装基板及芯片，该芯片封装于该芯片封装基板的第一防焊层一侧，并与该多个电性接触垫电连接。
16.如权利要求15所述的芯片封装结构，其特征在于，该芯片封装结构进一步包括多个焊球，分别形成于该多个导电接点上。
CN201210360263.4A 2012-09-25 2012-09-25 芯片封装基板和结构及其制作方法 Active CN103681559B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210360263.4A CN103681559B (zh) 2012-09-25 2012-09-25 芯片封装基板和结构及其制作方法
TW101136063A TWI463928B (zh) 2012-09-25 2012-09-28 晶片封裝基板和結構及其製作方法
US14/029,735 US20140085833A1 (en) 2012-09-25 2013-09-17 Chip packaging substrate, method for manufacturing same, and chip packaging structure having same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210360263.4A CN103681559B (zh) 2012-09-25 2012-09-25 芯片封装基板和结构及其制作方法

Publications (2)

Publication Number Publication Date
CN103681559A true CN103681559A (zh) 2014-03-26
CN103681559B CN103681559B (zh) 2016-11-09

Family

ID=50318665

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210360263.4A Active CN103681559B (zh) 2012-09-25 2012-09-25 芯片封装基板和结构及其制作方法

Country Status (3)

Country Link
US (1) US20140085833A1 (zh)
CN (1) CN103681559B (zh)
TW (1) TWI463928B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021197551A (ja) * 2020-06-12 2021-12-27 ズハイ アクセス セミコンダクター シーオー., エルティーディーZhuhai Access Semiconductor Co., Ltd 特徴層構造なしの中継基板およびその製造方法
CN116744585A (zh) * 2023-08-15 2023-09-12 江苏普诺威电子股份有限公司 超薄介厚基板及其制作方法、音圈马达
CN117881096A (zh) * 2024-03-13 2024-04-12 江苏普诺威电子股份有限公司 散热封装基板及其加工方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
CN104617002A (zh) * 2014-12-31 2015-05-13 杰群电子科技（东莞）有限公司 一种半导体封装方法及结构
CN105392284A (zh) * 2015-10-22 2016-03-09 北大方正集团有限公司 一种电路板上盲孔的制备方法以及电路板
TWI632647B (zh) * 2016-01-18 2018-08-11 矽品精密工業股份有限公司 封裝製程及其所用之封裝基板
WO2020121651A1 (ja) * 2018-12-14 2020-06-18 三菱瓦斯化学株式会社 半導体素子搭載用パッケージ基板の製造方法
US11289468B2 (en) * 2019-06-12 2022-03-29 Hongqisheng Precision Electronics (Qinhuangdao) Co., Ltd. Package structure and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US20070124924A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co. Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
US20110318480A1 (en) * 2008-12-17 2011-12-29 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing substrate using a carrier

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI365026B (en) * 2009-06-11 2012-05-21 Unimicron Technology Corp Method for fabricating packaging substrate and base therefor
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004186265A (ja) * 2002-11-29 2004-07-02 Ngk Spark Plug Co Ltd 多層配線基板の製造方法
US20070124924A1 (en) * 2005-12-07 2007-06-07 Shinko Electric Industries Co. Ltd. Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure
US20110318480A1 (en) * 2008-12-17 2011-12-29 Samsung Electro-Mechanics Co., Ltd. Method of manufacturing substrate using a carrier

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021197551A (ja) * 2020-06-12 2021-12-27 ズハイ アクセス セミコンダクター シーオー., エルティーディーZhuhai Access Semiconductor Co., Ltd 特徴層構造なしの中継基板およびその製造方法
JP7176045B2 (ja) 2020-06-12 2022-11-21 ズハイ アクセス セミコンダクター シーオー．，エルティーディー 特徴層構造なしの中継基板およびその製造方法
CN116744585A (zh) * 2023-08-15 2023-09-12 江苏普诺威电子股份有限公司 超薄介厚基板及其制作方法、音圈马达
CN116744585B (zh) * 2023-08-15 2023-10-03 江苏普诺威电子股份有限公司 超薄介厚基板及其制作方法、音圈马达
CN117881096A (zh) * 2024-03-13 2024-04-12 江苏普诺威电子股份有限公司 散热封装基板及其加工方法

Also Published As

Publication number Publication date
TWI463928B (zh) 2014-12-01
TW201414372A (zh) 2014-04-01
CN103681559B (zh) 2016-11-09
US20140085833A1 (en) 2014-03-27

Similar Documents

Publication Publication Date Title
CN103681559A (zh) 芯片封装基板和结构及其制作方法
JP4208631B2 (ja) 半導体装置の製造方法
CN103681384A (zh) 芯片封装基板和结构及其制作方法
US9089082B2 (en) Printed circuit board with embedded component and method for manufacturing same
CN103579128B (zh) 芯片封装基板、芯片封装结构及其制作方法
CN103681365B (zh) 层叠封装结构及其制作方法
CN104332412A (zh) 封装基板、封装结构以及封装基板的制作方法
US9024203B2 (en) Embedded printed circuit board and method for manufacturing same
JP2013030593A (ja) 半導体装置、該半導体装置を垂直に積層した半導体モジュール構造及びその製造方法
JP2011009686A5 (zh)
TWI448223B (zh) 多層電路板及其製作方法
CN103458628A (zh) 多层电路板及其制作方法
CN105448856B (zh) 芯片封装结构、制作方法及芯片封装基板
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
JP2014107552A (ja) 多層回路基板及びその製作方法
CN105246249A (zh) 电路基板及其制造方法
CN104299919B (zh) 无芯层封装结构及其制造方法
CN101800184B (zh) 具凹穴结构的封装基板及其制作方法
CN105762131A (zh) 封装结构及其制法
CN103889165B (zh) 具有内埋元件的电路板及其制作方法
CN103715152B (zh) 连接基板及层叠封装结构
CN103811362A (zh) 层叠封装结构及其制作方法
CN103779290A (zh) 连接基板及层叠封装结构
CN103779233A (zh) 承载板的制作方法
CN103367339A (zh) 芯片封装方法及芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20161128

Address after: No. 18, Tengfei Road, Qinhuangdao Economic & Technological Development Zone, Hebei, China

Patentee after: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Address before: 066000 Qinhuangdao economic and Technological Development Zone, Hebei Tengfei Road, No. 18

Patentee before: HONGQISHENG PRECISION ELECTRONICS (QINHUANGDAO) Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20220722

Address after: No. 18-2, Tengfei Road, Qinhuangdao Economic and Technological Development Zone, Hebei Province

Patentee after: Liding semiconductor technology Qinhuangdao Co.,Ltd.

Patentee after: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Address before: No.18, Tengfei Road, Qinhuangdao Economic and Technological Development Zone, Hebei Province 066004

Patentee before: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240204

Address after: 18-2 Tengfei Road, Economic and Technological Development Zone, Qinhuangdao City, Hebei Province

Patentee after: Liding semiconductor technology Qinhuangdao Co.,Ltd.

Country or region after: China

Patentee after: Zhen Ding Technology Co.,Ltd.

Country or region after: Taiwan, China

Address before: 066004 No. 18-2, Tengfei Road, Qinhuangdao Economic and Technological Development Zone, Hebei Province

Patentee before: Liding semiconductor technology Qinhuangdao Co.,Ltd.

Country or region before: China

Patentee before: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

Country or region before: Taiwan, China

TR01 Transfer of patent right