CN103811362A - 层叠封装结构及其制作方法 - Google Patents

层叠封装结构及其制作方法 Download PDF

Info

Publication number
CN103811362A
CN103811362A CN201210443404.9A CN201210443404A CN103811362A CN 103811362 A CN103811362 A CN 103811362A CN 201210443404 A CN201210443404 A CN 201210443404A CN 103811362 A CN103811362 A CN 103811362A
Authority
CN
China
Prior art keywords
conducting wire
layer
circuit board
wire layer
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201210443404.9A
Other languages
English (en)
Inventor
李泰求
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Zhen Ding Technology Co Ltd
Original Assignee
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongqisheng Precision Electronics Qinhuangdao Co Ltd, Zhending Technology Co Ltd filed Critical Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Priority to CN201210443404.9A priority Critical patent/CN103811362A/zh
Priority to TW101149506A priority patent/TWI506758B/zh
Publication of CN103811362A publication Critical patent/CN103811362A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明提供一种层叠封装结构的制作方法，包括步骤：提供第一封装器件，其包括具有位于同一侧的收容凹槽及多个第一焊盘的第一电路载板，每个第一焊盘上均形成有导电膏；在第一封装器件上设置第二封装器件，第二封装器件包括第二电路载板及半导体芯片该第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫，多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均靠近与其对应的第一焊盘上的的导电膏，多个电性连接垫与多个第二焊盘位于第二电路载板的同一侧，半导体芯片构装于电性连接垫上，且收容于收容凹槽内；以及固化每个第一焊盘上的导电膏，从而形成一个层叠封装结构。本发明还涉及一种采用上述方法形成的层叠封装结构。

Description

层叠封装结构及其制作方法
技术领域
本发明涉及一种半导体封装技术，特别涉及一种层叠封装（package-on-package, POP）结构及其制作方法。
背景技术
随着半导体器件尺寸的不断减小，具有上封装器件及下封装器件的层叠封装结构也逐渐地备受关注。层叠封装结构一般通过层叠制作方法制成。在传统的层叠制作方法中，为了实现高密度集成及小面积安装，通常在下封装器件的电路载板上设置一个凹槽，并将下封装器件的芯片构装于该电路载板的凹槽内。然而，由于芯片体积较小，凹槽具有一定的深度，从而使得下封装器件的封装难度较大，进而使得具有该下封装器的层叠封装结构的封装效率也较低。
发明内容
本发明提供一种封装效率较高的层叠封装结构及其制作方法。
一种层叠封装结构的制作方法，包括步骤：提供一个第一封装器件，所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片，所述第一电路载板开设有一个收容凹槽，所述第一电路载板还具有暴露出的多个第一焊盘，所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧，且多个第一焊盘围绕所述收容凹槽，每个第一焊盘的表面均形成有导电膏；在所述第一封装器件的多个第一焊盘一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第二封装器件包括一个第二电路载板及构装在所述第二电路载板上的第二半导体芯片，所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫，所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均靠近与其对应的第一焊盘上的的导电膏，所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧，所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内；以及固化每个第一焊盘上的导电膏，使得每个第二焊盘通过固化的导电膏与与其相应的第一焊盘焊接为一体，从而使得第二封装器件焊接在所述第一电路载板的多个第一焊盘一侧，形成一个层叠封装结构。
一种层叠封装结构，其包括一个第一封装器件及一个第二封装器件。第所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片。所述第一电路载板开设有一个收容凹槽。所述第一电路载板还具有暴露出的多个第一焊盘。所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧。每个第一焊盘的表面均形成有导电膏。所述第二封装器件包括一个第二电路载板及构装于所述第二电路载板上的第二半导体芯片。所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫。所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均通过与其对应的第一焊盘上的导电膏与与其对应的第一焊盘连接为一体。所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧。所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内。
采用上述方法形成的层叠封装结构中，由于第二封装器件的第二半导体芯片构装于暴露出的电性连接垫上，且收容于第一封装器件的收容凹槽中，从而不仅减小了构装第二半导体芯片的难度，提高了层叠封装结构的封装效率，而且减小层叠封装结构的高度，缩小层叠封装结构的体积。
附图说明
图1为本技术方案第一实施例提供的覆铜基板的剖面示意图，该覆铜基板包括依次贴合的第一铜箔层、基底层及第二铜箔层。
图2为将图1所示的第一铜箔层制成第一导电线路层，将第二铜箔层制成第二导电线路层后的剖面示意图。
图3为于图2所示的覆铜基板上形成一个收容通孔后所获得的芯层电路基板的剖面示意图。
图4为于图3所示的芯层电路基板的第一导电线路层一侧依次压合一个第一胶片及第一压合基板，芯层电路基板的第二导电线路层一侧压合一个第二压合基板后的剖面示意图，第一压合基板具有第三铜箔层及第一粘结层，第二压合基板具有第四铜箔层及第二粘结层。
图5为将图4所示的第三铜箔层制成第三导电线路层，将第四铜箔层制成第四导电线路层后的剖面示意图。
图6为去除对应于收容通孔的第一粘结层的材料所获得的具有收容凹槽的第一电路载板的剖面示意图。
图7为在图6所示的第一电路载板的远离所述收容凹槽一侧设置第一半导体芯片及第二半导体芯片后的剖面示意图。
图8为在图7所示的第一电路载板的收容凹槽一侧设置导电膏后所获得的第一封装器件的剖面示意图。
图9为在图8所示的第一封装器件的导电膏一侧堆叠一个第二封装器件后所获得的堆叠结构的剖面示意图。
图10为对图9所示的堆叠结构进行回焊处理后所获得的层叠封装结构的剖面示意图。
图11为本技术方案第一实施例提供在图3所示的芯层电路基板上侧压合一个第一胶片及第一铜箔片，下侧压合一个第二胶片及第二铜箔片后的剖面示意图。
图12为将图11所示的第一铜箔片制成第三导电线路层，第二铜箔片制成第四导电线路层后的剖面示意图。
图13为在图12所示的第三导电线路层上压合一个第一压合基板，在第四导电线路层上压合一个第二压合基板后的剖面示意图，该第一压合基板包括贴合的第一粘结层及第三铜箔层，第二压合基板包括贴合的第二粘结层及第四铜箔层。
图14为将图13所示的第三铜箔层制成第五导电线路层，将第四铜箔层制成第六导电线路层后的剖面示意图。
图15为去除图14中所示的对应于所述收容通孔的第一粘结层的材料后所获得具有收容凹槽的第一电路载板的剖面示意图。
主要元件符号说明
覆铜基板 10
第一铜箔层 11
基底层 100、311
第二铜箔层 12
非产品区 101
产品区 102
第一导电线路层 110
第二导电线路层 120
收容通孔 103a
芯层电路基板 10a
第一胶片 15、15a
第一压合基板 13、65
第二压合基板 14、66
第一粘结层 131、651
第三铜箔层 133、653
第二粘结层 141、661
第四铜箔层 143、663
第三导电线路层 130
第四导电线路层 140
导通孔 104、105、601、603
第一焊盘 135、137、655、657
电性接触垫 145、147、211、221、665、667
导电线路 149、669
第一防焊层 170、670
第二防焊层 180、680
胶片开口 151、151a、151b
收容凹槽 103、607
第一电路载板 20、60
第一半导体芯片 21
第三半导体芯片 22
键合线 213、223
间隔片 23
封装胶体 24
导电膏 25
第一封装器件 200
第二封装器件 300
堆叠结构 400
第二电路载板 31
第二半导体芯片 33
底部填充剂 35
第一导电线路图形 312
第二导电线路图形 313
第三防焊层 314
第四防焊层 315
锡球 317
上侧表面 311a
下侧表面 311b
第二焊盘 3122、3123
电性连接垫 3121
导电盲孔 331
层叠封装结构 500
第一铜箔片 63
第二铜箔片 64
第二胶片 15b
第三导电线路层 630
第四导电线路层 640
第五导电线路层 650
第六导电线路层 660
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合附图及实施例，对本技术方案提供的层叠封装结构及其制作方法作进一步的详细说明。
请参阅图1至图10，本技术方案第一实施方式提供的层叠封装结构的制作方法包括以下步骤：
第一步，请参阅图1，提供一个覆铜基板10。在本实施例中，该覆铜基板10为双面覆铜基板，包括依次贴合的第一铜箔层11、基底层100及第二铜箔层12。所述基底层100为由绝缘材料构成的绝缘层。在其他实施例中，覆铜基板10可以为单面覆铜基板，即，覆铜基板10可以仅包括第一铜箔层11和基底层100。
所述覆铜基板10具有一个非产品区101及一个包围并环绕所述非产品区101的产品区102。非产品区101为经过一系列加工后，将会被去除的废料区域，即，非产品区101处的覆铜基板的材料在后续的步骤中将会被去除。所述产品区102为经过一系列的加工后，将会形成电路板产品的区域，即，对应于产品区102的第一铜箔层11的材料及对应于产品区102的第二铜箔层12的材料在后续的步骤中均会被形成导电线路及焊盘。在本实施例中，所述非产品区101位于覆铜基板10中央，且呈长方形。
第二步，请一并参阅图2，将所述第一铜箔层11及第二铜箔层12分别制成第一导电线路层110及第二导电线路层120，所述第一导电线路层110暴露出对应于所述非产品区101的基底层100一侧的材料，所述第二导电线路层120暴露出对应于所述非产品区101的基底层100另一侧的材料。第一导电线路层110和第二导电线路层120内均具有多条导电线路以及多个导电接点，可以通过图像转移工艺并选择性地化学蚀刻第一铜箔层11和第二铜箔层12而形成，也可以通过激光选择性地烧蚀第一铜箔层11和第二铜箔层12而形成。
在本技术方案中，在制成第一导电线路层110和第二导电线路层120之前，还在产品区102处的覆铜基板10中钻孔以形成至少一个通孔（图未示），并通过化学镀及电镀技术在该通孔的孔壁形成导电层，以将通孔制成导通孔，从而电导通第一导电线路层110和第二导电线路层120。
第三步，请参阅图3，去除对应于非产品区101的基底层100的材料，从而在该基底层100中形成一个收容通孔103a。所述收容通孔103a依次贯穿所述第一导电线路层110、基底层100及第二导电线路层120。如此，即可获得一个具有收容通孔103a的芯层电路基板10a。优选的，本实施方式中，通过激光切割的方法去除对应于非产品区101的基底层100的材料。
第四步，请参阅图4，在芯层电路基板10a的第一导电线路层110一侧压合第一胶片15和第一压合基板13，同时在芯层电路基板10a的第二导电线路层120一侧压合第二压合基板14。该第一胶片15为低流动性半固化片，且具有一个与收容通孔103a对应的胶片开口151。第一压合基板13包括贴合的第一粘结层131及第三铜箔层133。该第一粘结层131位于第一胶片15与第三铜箔层133之间。第二压合基板14包括贴合的第二粘结层141及第四铜箔层143。该第二粘结层141位于该芯层电路基板10a及该第四铜箔层143之间。也就是说，在第一导电线路层110表面依次放置第一胶片15和第一压合基板13，以使该第一粘结层131位于第一胶片15与第三铜箔层133之间；在第二导电线路层120表面放置第二压合基板14，以使该第二粘结层141位于该芯层电路基板10a及该第四铜箔层143之间；并通过压合机一次性压合第一压合基板13、第一胶片15、芯层电路基板10a、第二压合基板14。需要说明的是，正是由于第一胶片15为低流动性半固化片，故，压合时，第一胶片15的流动性很低，从而可以有效地防止熔融的第一粘结层131及熔融的第二粘结层141粘结为一体。
第五步，请参阅图5，将第三铜箔层133制成第三导电线路层130，将第四铜箔层143制成第四导电线路层140。所述第三导电线路层130暴露出对应于所述非产品区101的第一粘结层131的材料。第三导电线路层130及第四导电线路层140的制作方法与第一导电线路层110及第二导电线路层120制作方法相似，在此不再赘述。
在本技术方案中，在制成第三导电线路层130和第四导电线路层140之前，还在产品区102处的第一压合基板13及第一胶片15中钻孔以形成至少一个仅贯穿第一压合基板13及第一胶片15的第一盲孔，在第二压合基板14中钻孔以形成至少一个仅贯穿第二压合基板14的第二盲孔，在第一压合基板13、芯层电路基板10a及第二压合基板14中钻孔以形成多个依次贯穿第一压合基板13、芯层电路基板10a及第二压合基板14的通孔，并通过化学镀及电镀技术将第一盲孔制成第一盲导孔（图未示），将第二盲孔制成第二盲导孔（图未示），将多个通孔制成多个导通孔104、105。所述第一盲导孔可以电导通第一导电线路层110和第三导电线路层130。所述第二盲导孔可以电导通第二导电线路层120和第四导电线路层140。每个导通孔104均位于多个导通孔105与收容通孔103a之间。也就是说，多个导通孔104围绕收容通孔103a，多个导通孔105围绕多个导通孔104。所述多个导通孔104、105可以电导通第三导电线路层130和第四导电线路层140。
该第三导电线路层130包括多个第一焊盘135、多个第一焊盘137及多条导电线路（图未示）。每个第一焊盘135均位于多个第一焊盘137与对应于收容通孔103a的第一粘结层131的材料之间。也就是说，多个第一焊盘135围绕收容通孔103a，多个第一焊盘137围绕多个第一焊盘135。多个第一焊盘135与多个导通孔104一一对应，且多个第一焊盘137与多个导通孔105一一对应。
该第四导电线路层140包括多个电性接触垫145、多个电性接触垫147及导电线路149。每个电性接触垫145均位于多个电性接触垫147与对应于收容通孔103a的第四导电线路层140的材料之间。也就是说，多个电性接触垫145围绕收容通孔103a，多个电性接触垫147围绕多个电性接触垫145。多个电性接触垫145与多个第一焊盘135一一对应，且每个电性接触垫145均通过一个导通孔104与与其相对应的第一焊盘135电连接。多个电性接触垫147与多个第一焊盘137一一对应，且每个电性接触垫147均通过一个导通孔105与与其相对应的第一焊盘137电连接。
在本技术方案中，在制成第三导电线路层130和第四导电线路层140之后，还在第三导电线路层130上设置第一防焊层170，在第四导电线路层140上设置第二防焊层180。第一防焊层170覆盖第三导电线路层130的多条导电线路，并覆盖从第三导电线路层130暴露出的位于产品区102处的第一粘结层131的表面，同时暴露出多个第一焊盘135、137及对应于收容通孔103a的第一粘结层131的表面。第二防焊层180覆盖第四导电线路层140的多条导电线路149，并覆盖从第四导电线路层140暴露出的第二粘结层141的表面，同时暴露出多个电性接触垫145、147。第一防焊层170及第二防焊层180可以通过印刷的方式形成，也可以通过贴合的方式形成。
本技术方案中，在形成第一防焊层170及第二防焊层180之后，还在多个电性接触垫145、147中的每个电性接触垫的表面形成一个镍金层（图未示），以便于增强多个电性接触垫145、147与后续所述的第一半导体芯片21及第三半导体芯片22之间的电连接。多个镍金层可以通过化学镀镍金、电镀镍金、化学镀镍浸金等工艺形成。
第六步，请一并参阅图6，去除对应于收容通孔103a的第一粘结层131的材料，以形成一个收容凹槽103，所述收容凹槽103暴露出对应于所述收容通孔103a的第二粘结层141的材料。如此，即获得一个具有收容凹槽103的第一电路载板20。
根据以上步骤制得的具有收容凹槽103的第一电路载板20如图6所示，其包括依次压合的第三导电线路层130、第一粘结层131、第一胶片15、芯层电路基板10a、第二粘结层141及第四导电线路层140。所述芯层电路基板10a包括依次贴合的第二导电线路层120、基底层100及第一导电线路层110。所述第一至第四导电线路层110至140通过导通孔104、105、第一盲导孔及第二盲导孔电导通。所述收容凹槽103仅贯穿第三导电线路层130、第一粘结层131、第一胶片15及芯层电路基板10a，以使对应于收容通孔103a的第二粘结层141表面暴露于收容凹槽103中。所述收容凹槽103用于收容后续所述的覆晶芯片，从而使得覆晶芯片不占用外部空间。
第七步，请参阅图7，通过打线结合技术、表面贴装技术或者覆晶封装技术将第一半导体芯片21及第三半导体芯片22构装于所述第一电路载板20远离所述收容凹槽103一侧，且使得所述第一半导体芯片21位于所述第一电路载板20及第三半导体芯片22之间。第一半导体芯片21可以包括存储器芯片、逻辑芯片或者数字芯片。本实施例中，第一半导体芯片21为通过打线技术构装在第一电路载板20上的逻辑芯片。第一半导体芯片21具有与多个电性接触垫145一一对应的多个电性接触垫211。每个电性接触垫211通过一条键合线213（例如金线）与一个对应的电性接触垫145电性相连。第三半导体芯片22可以为存储器芯片、逻辑芯片或者数字芯片等芯片。本实施方例中，第三半导体芯片22为通过打线技术构装在第一电路载板20上的存储器芯片。第三半导体芯片22具有与多个电性接触垫147一一对应的多个电性接触垫221。每个电性接触垫221通过一条键合线223（例如金线）与一个对应的电性接触垫147电性相连。优选地，为了防止第一半导体芯片21与第三半导体芯片22之间产生信号干扰，所述第一半导体芯片21与第三半导体芯片22之间还设有一个间隔片23。本领域技术人员可以理解，间隔片23并不是本技术方案的必要技术特征，即使省略不要间隔片23，也可以实现将第三半导体芯片22设于所述第一半导体芯片21上的目的。
接着，通过模制（molding）技术在所述第一电路载板20远离所述收容凹槽103一侧设置封装胶体24。所述封装胶体24覆盖所述第一半导体芯片21、第三半导体芯片22及从所述第一半导体芯片21和第三半导体芯片22露出的第一电路载板20的表面，以保护所述第一半导体芯片21及第三半导体芯片22免受损害。所述封装胶体24的材料为环氧模塑料（epoxy molding compound）。本实施例中，所述封装胶体24的横截面积与所述第一电路载板20的横截面积相同。
第八步，请参阅图8，在该多个第一焊盘135、137中的每一个焊盘的表面形成导电膏25，从而形成一个第一封装器件200。该导电膏25的材料一般主要包括锡，可以通过印刷工艺制作。
第九步，如图9所示，在第一封装器件200的多个导电膏25一侧设置一个第二封装器件300，从而构成一个堆叠结构400。所述第二封装器件300包括第二电路载板31、安装于所述第二电路载板31上的第二半导体芯片33及设于第二电路载板31于所述第二半导体芯片33之间的底部填充剂35。所述第二半导体芯片33收容于所述收容凹槽103中。
第二电路载板31可以为形成有导电图形的单面电路板、双面电路板或者多层电路板，其包括基底层311、第一导电线路图形312、第二导电线路图形313、第三防焊层314、第四防焊层315及多个锡球317。
基底层311为多层基板，包括交替排列的多个层树脂层及多个层导电线路图形（图未示）。基底层311具有相对的上侧表面311a及下侧表面311b。第一导电线路图形312设置于上侧表面311a。第二导电线路图形313设置于下侧表面311b。基底层311的多个层导电线路图形之间及基底层311的多个层导电线路图形与该第一导电线路图形312和第二导电线路图形313分别通过导电孔（图未示）电连接。
所述第三防焊层314覆盖部分所述第一导电线路图形312及从所述第一导电线路图形312暴露出的上侧表面311a，使部分第一导电线路图形312从该第三防焊层314露出，构成多个电性连接垫3121及多个第二焊盘3122、3123。也就是说，多个电性连接垫3121及多个第二焊盘3122、3123均为第一导电线路图形312的一部分。即，多个电性连接垫3121及多个第二焊盘3122、3123暴露于所述第二电路载板31的同一侧，且处于同一平面中。该多个电性连接垫3121呈阵列式排布，该多个第二焊盘3122围绕该多个电性连接垫3121设置，该多个第二焊盘3123围绕多个第二焊盘3122。也就是说，该多个第二焊盘3122设置于多个电性连接垫3121的四周，该多个第二焊盘3123设置于多个第二焊盘3122的四周。多个第二焊盘3122与多个第一焊盘135一一对应，且每个第二焊盘3122均靠近与其对应的第一焊盘135上的导电膏25，以通过多个第一焊盘135上的导电膏25电导通第一半导体芯片21与第二电路载板31。多个第二焊盘3123与多个第一焊盘137一一对应，且每个第二焊盘3123均靠近与其对应的第一焊盘137上的导电膏25，以通过多个第一焊盘137上的导电膏25电导通第三半导体芯片22与第二电路载板31。
所述第四防焊层315覆盖部分所述第二导电线路图形313及从所述第二导电线路图形313暴露出的下侧表面311b，使部分第二导电线路图形313从第四防焊层315露出，构成多个第二焊盘3131。多个第二焊盘3131呈阵列式排布。多个电性连接垫3121及多个第二焊盘3122、3123通过第一导电线路图形312、第二导电线路图形313及基底层311内的导电线路图形及导电孔与多个第二焊盘3131电连接。
第二半导体芯片33封装于第二电路载板31的第三防焊层314一侧。本实施方式中，第二半导体芯片33通过覆晶封装技术构装于第二电路载板31上。所述第二半导体芯片33具有与多个电性连接垫3121一一对应的多个电连接垫（图未示），电性连接垫3121与对应的电连接垫之间通过导电盲孔331相互电连接。可以理解的是，所述导电盲孔331可以为锡球或者铜膏，也可以为金属导电柱与锡球相互结合，或者铜膏与铜导电盲孔相互结合。
多个锡球317一一对应地形成于多个第二焊盘3131上。
底部填充剂35设于第二半导体芯片33与第三防焊层314之间，以使第二半导体芯片33与第一导电线路图形312牢固结合，增强第二封装器件300的信赖度。底部填充剂35的填充是通过毛细作用，将液态的底部填充剂35的材料从第二半导体芯片33的边缘渗透至第二半导体芯片33与第三防焊层314之间的内部区域。该底部填充剂35一般采种环氧树脂，如底部填充剂材料Loctite 3536。
第十步，请参阅图10，对所述堆叠结构400进行回焊处理，以融熔并固化相邻的第一封装器件200及第二封装器件300之间的导电膏25，从而将所述第一封装器件200的多个第一焊盘135、137分别与第二封装器件300的多个第二焊盘3122、3123通过导电膏25一一对应地焊接为一体。如此，即获得一个层叠封装结构500。
所述层叠封装结构500包括焊接为一体的所述第一封装器件200及第二封装器件300。所述第一封装器件200及第二封装器件300的结构如前所述。具体地，所述第一封装器件200包括第一电路载板20及构装于所述第一电路载板20上的第一半导体芯片21和第三半导体芯片22。所述第一电路载板20具有多个第一焊盘135和多个第一焊盘137。所述多个第一焊盘135和多个第一焊盘137暴露在所述第一电路载板20的同一侧。所述多个第一焊盘135和多个第一焊盘137中的每个焊盘上均形成有一个导电膏25。所述第一电路载板20还具有一个收容凹槽103。所述收容凹槽103与多个第一焊盘135位于所述第一电路载板20的同一侧，且每个第一焊盘135均位于所述收容凹槽103与多个第一焊盘137之间。也就是说，多个第一焊盘135围绕所述收容凹槽103，多个第一焊盘137围绕多个第一焊盘135。所述收容凹槽103由所述第一电路载板20的多个第一焊盘135一侧向远离所述第一电路载板20的多个第一焊盘135一侧凹陷形成。所述第二封装器件300包括第二电路载板31及构装在所述第二电路载板31上的第二半导体芯片33。所述第二电路载板31具有暴露出的多个电性连接垫3121、多个第二焊盘3122及多个第二焊盘3123。多个电性连接垫3121、多个第二焊盘3122及多个第二焊盘3123暴露于所述第二电路载板31的同一侧。所述多个第二焊盘3122与多个第一焊盘135一一对应，且每个第二焊盘3122均通过相应的第一焊盘135上的导电膏25与相应的第一焊盘135焊接为一体。所述多个第二焊盘3123与多个第一焊盘137一一对应，且每个第二焊盘3123均通过相应的第一焊盘137上的导电膏25与相应的第一焊盘137焊接为一体。所述第二半导体芯片33构装于多个电性连接垫3121上，且收容于所述收容凹槽103中（即，所述收容凹槽103围绕所述第二半导体芯片33）。
所述层叠封装结构500中，由于第二封装器件300的第二半导体芯片33构装于暴露出的电性连接垫3121上，且收容于第一封装器件200的收容凹槽103中，从而不仅减小了构装第二半导体芯片33的难度，提高了层叠封装结构500的封装效率，而且减小层叠封装结构500的高度，缩小层叠封装结构500的体积。此外，正是由于第二半导体芯片33构装于暴露出的电性连接垫3121上，故，相比现有技术中的将第二半导体芯片33构装于具有收容凹槽的第二电路载板的收容凹槽的底部的技术方案，本技术方案中的第二半导体芯片33的构装方法还降低了在第二半导体芯片33与第二电路载板31之间设置底部填充剂35的难度，提高了第二封装器件300的可靠性，进而提高了具有第二封装器件300的层叠封装结构500的可靠性。
本领域技术人员可以理解，所述封装胶体24远离所述第一电路载板20的表面还可以再封装一个封装器件，从而形成具有三个、四个或这个更多个封装器件的层叠封装结构。
当然，本领域技术人员还可以理解，除了制作具有一个凹槽的四层电路板之外，本技术方案可以制作任意层数的多层电路板。例如，在图10所示的第一电路载板20的两侧继续增加胶片和铜箔，而后再依照第五步及第六步的方法制作形成具有凹槽的四层以上的多层电路板。或者，再例如，在图10所示的第一电路载板20的第三导电线路层130一侧继续增加胶片和铜箔，而后再依照第五步及第六步类似的方法制作形成具有凹槽的四层以上的多层电路板。或者，再例如，在图10所示的第一电路载板20的第四导电线路层140一侧继续增加胶片和铜箔，而后再经过选择性蚀刻将铜箔制作形成导电线路图形，从而形成具有凹槽的四层以上的多层电路板。
请一并参阅图11至图15，本技术方案第二实施例提供的第一电路载板的制作方法，包括步骤：
第一步，请参阅图3，提供第一实施例中第三步获得的具有收容通孔103a的芯层电路基板10a。
第二步，请参阅图11，在芯层电路基板10a上侧（即第一导电线路层110一侧）依次设置一个第一胶片15a及一个第一铜箔片63，同时在芯层电路基板10a下侧（即第二导电线路层120一侧）依次设置一个第二胶片15b及一个第二铜箔片64。该第一胶片15a及第二胶片15b均为低流动性半固化片，且每个胶片均具有一个与收容通孔103a对应的胶片开口151a、151b。
接着，通过压合机一次性压合第一铜箔片63、第一胶片15a、芯层电路基板10a、第二胶片15b及第二铜箔片64。需要说明的是，正是由于第一胶片15a及第二胶片15b均为低流动性半固化片，故，压合时，第一胶片15a及第二胶片15b流动性很低，从而可以有效地防止熔融的第一胶片15a与熔融的第二胶片15b粘结为一体。
请参阅图12，将该第一铜箔片63制成第三导电线路层630，该第三导电线路层630覆盖该收容通孔103a，将第二铜箔片64制成第四导电线路层640，该第四导电线路层640覆盖该收容通孔103a。
在本技术方案中，在制成第三导电线路层630和第四导电线路层640之前，还在产品区102处的第一铜箔片63及第一胶片15a中钻孔以形成至少一个仅贯穿该第一铜箔片63及第一胶片15a的第一盲孔，并通过化学镀及电镀技术将第一盲孔制成第一盲导孔（图未示），所述第一盲导孔可以电导通第一导电线路层110和第三导电线路层630；还在产品区102处的第二铜箔片64及第二胶片15b中钻孔以形成至少一个仅贯穿该第二铜箔片64及第二胶片15b的第二盲孔，将第二盲孔制成第二盲导孔（图未示），所述第二盲导孔可以电导通第二导电线路层120和第四导电线路层640。
请参阅图13，在芯层电路基板10a的第三导电线路层630一侧压合一个第一压合基板65，同时在芯层电路基板10a的第四导电线路层640一侧压合一个第二压合基板66。第一压合基板65包括贴合的第一粘结层651及第三铜箔层653。该第一粘结层651位于第三导电线路层630与第三铜箔层653之间。第二压合基板66包括贴合的第二粘结层661及第四铜箔层663。该第二粘结层661位于该第四导电线路层640及该第四铜箔层663之间。也就是说，在第三导电线路层630表面放置第一压合基板65，以使第一粘结层651位于第三导电线路层630与第三铜箔层653之间；在第四导电线路层640表面放置第二压合基板66，以使该第二粘结层661位于该第四导电线路层640及该第四铜箔层663之间；并通过压合机一次性压合第一压合基板65、芯层电路基板10a及第二压合基板66。需要说明的是，正是由于该第三导电线路层630及该第四导电线路层640均覆盖该收容通孔103a，故，压合时，该第三导电线路层630及该第四导电线路层640可以有效地防止熔融的第一粘结层651及熔融的第二粘结层661粘结为一体。
请参阅图14，将第三铜箔层653制成第五导电线路层650，将第四铜箔层663制成第六导电线路层660，所述第五导电线路层650暴露出对应于所述收容通孔103a的第一粘结层651的材料。第五导电线路层650及第六导电线路层660的制作方法与第一导电线路层110及第二导电线路层120制作方法相似，在此不再赘述。
在本技术方案中，在制成第五导电线路层650和第六导电线路层660之前，还在产品区102处的第三铜箔层653及第一粘结层651中钻孔以形成至少一个仅贯穿该第三铜箔层653及第一粘结层651的第三盲孔，并通过化学镀及电镀技术将第三盲孔制成第三盲导孔（图未示），所述第三盲导孔可以电导通第五导电线路层650和第三导电线路层630；还在产品区102处的第四铜箔层663及第二粘结层661中钻孔以形成至少一个仅贯穿该第四铜箔层663及第二粘结层661的第四盲孔，将第四盲孔制成第四盲导孔（图未示），所述第四盲导孔可以电导通第六导电线路层660和第四导电线路层640；还在产品区102处形成多个贯穿第一压合基板65、芯层电路基板10a及第二压合基板66的通孔，将多个通孔制成多个导通孔601、603。每个导通孔601均位于多个导通孔603与收容通孔103a之间。也就是说，多个导通孔601围绕收容通孔103a，多个导通孔603围绕多个导通孔605。多个导通孔601、603可以电导通第五导电线路层650和第六导电线路层660。
该第五导电线路层650包括多个第一焊盘655、多个第一焊盘657及多条导电线路（图未示）。每个第一焊盘655均位于多个第一焊盘657与对应于收容通孔103a的第一粘结层651的材料之间。也就是说，多个第一焊盘655围绕收容通孔103a，多个第一焊盘657围绕多个第一焊盘655。多个第一焊盘655与多个导通孔601一一对应，多个第一焊盘657与多个导通孔603一一对应。
该第六导电线路层660包括多个电性接触垫665、多个电性接触垫667及导电线路669。每个电性接触垫665均位于多个电性接触垫667与对应于收容通孔103a的第二粘结层661的材料之间。也就是说，多个电性接触垫665围绕收容通孔103a，多个电性接触垫667围绕多个电性接触垫665。多个电性接触垫665与多个第一焊盘655一一对应，且每个电性接触垫665均通过一个导通孔601与与其相对应的第一焊盘655电连接。多个电性接触垫667与多个第一焊盘657一一对应，且每个电性接触垫667均通过一个导通孔603与与其相对应的第一焊盘657电连接。
在本技术方案中，在制成第五导电线路层650和第六导电线路层660之后，还在第五导电线路层650上设置第一防焊层670，在第六导电线路层660上设置第二防焊层680。第一防焊层670覆盖第五导电线路层650的多条导电线路，并覆盖从第五导电线路层650暴露出的位于产品区102处的第一粘结层651的表面，同时暴露出多个第一焊盘655、657及与收容通孔103a相对应处的第一粘结层651的表面。第二防焊层680覆盖第六导电线路层660的多条导电线路669，并覆盖从第六导电线路层660暴露出的第二粘结层661的表面，同时暴露出多个电性接触垫665、667。第一防焊层670及第二防焊层680可以通过印刷的方式形成，也可以通过贴合的方式形成。在本技术方案中，在形成第一防焊层670及第二防焊层680之后，还在多个电性接触垫665、667中的每个电性接触垫上形成一个镍金层（图未示），以便于增强电性接触垫665、667与后续所述的第一半导体芯片21及第三半导体芯片22之间的电连接。镍金层可以通过化学镍金工艺、电镀镍金工艺、浸镀镍金工艺等方法形成。
第六步，请一并参阅图15，去除对应于收容通孔103a的第一粘结层651的材料及对应于收容通孔103a的第三导电线路层630的铜，以形成一个收容凹槽607。所述收容凹槽607暴露出对应于所述收容通孔103a的第四导电线路层640。如此，即获得一个具有收容凹槽607的第一电路载板60。
根据以上步骤制得的具有收容凹槽607的第一电路载板20如图8所示，其包括依次压合的第五导电线路层650、第一粘结层651、第三导电线路层630、第一胶片15a、芯层电路基板10a、第二胶片15b、第四导电线路层640、第二粘结层661及第六导电线路层660。所述第一导电线路层110、第二导电线路层120、第三导电线路层630、第四导电线路层640、第五导电线路层650及第六导电线路层660通过导通孔601、603、第一至第四盲导孔电导通。所述收容凹槽607仅贯穿第五导电线路层650、第一粘结层651、第三导电线路层630、第一胶片15a、芯层电路基板10a及第二胶片15b，以使第四导电线路层640暴露于收容凹槽607中。所述收容凹槽607用于收容后续所述的覆晶芯片，从而使得覆晶芯片不占用外部空间。
需要说明的是，本领域技术人员可以采用第一实施例中第七步至第十步的相似方法，先在具有收容凹槽607的第一电路载板60上构装第一半导体芯片21及第三半导体芯片22，并通过印刷工艺在多个第一焊盘655、657的每个焊盘的表面形成导电膏，以获得一个第一封装器件，然后将该第一封装器件与第二封装器件300堆叠并经回焊处理以获得层叠封装结构。该层叠封装结构中的第二半导体芯片33被第一电路载板60的收容凹槽607包围。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (14)

1.一种层叠封装结构的制作方法，包括步骤：
提供一个第一封装器件，所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片，所述第一电路载板开设有一个收容凹槽，所述第一电路载板还具有暴露出的多个第一焊盘，所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧，且多个第一焊盘围绕所述收容凹槽，每个第一焊盘的表面均形成有导电膏；
在所述第一封装器件的多个第一焊盘一侧设置一个第二封装器件，从而构成一个堆叠结构，所述第二封装器件包括一个第二电路载板及构装在所述第二电路载板上的第二半导体芯片，所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫，所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均靠近与其对应的第一焊盘上的的导电膏，所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧，所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内；以及
固化每个第一焊盘上的导电膏，使得每个第二焊盘通过固化的导电膏与与其相应的第一焊盘焊接为一体，从而使得第二封装器件焊接在所述第一电路载板的多个第一焊盘一侧，形成一个层叠封装结构。
2.如权利要求1所述的层叠封装结构的制作方法，其特征在于，该第一半导体芯片和所述多个第一焊盘位于所述第一电路载板的相对两侧，所述第一封装器件的形成方法包括步骤：
提供所述第一电路载板；
通过打线结合技术、表面贴装技术或者覆晶封装技术将所述第一半导体芯片构装于所述第一电路载板远离所述多个第一焊盘一侧；以及
采用印刷方法在每个第一焊盘的表面形成所述导电膏，以获得所述第一封装器件。
3.如权利要求2所述的层叠封装结构的制作方法，其特征在于，所述第一电路载板为具有四层导电线路层的电路载板，所述第一电路载板的形成方法包括步骤：
提供一个覆铜基板，所述覆铜基板包括依次贴合的第一铜箔层、基底层及第二铜箔层，所述覆铜基板具有一个非产品区及一个包围并环绕所述非产品区的产品区；
将所述第一铜箔层及第二铜箔层分别制成第一导电线路层及第二导电线路层，所述第一导电线路层暴露出对应于所述非产品区的基底层一侧的材料，所述第二导电线路层暴露出对应于所述非产品区的基底层另一侧的材料；
去除对应于所述非产品区的基底层的材料，以获得一个具有收容通孔的芯层电路基板，所述芯层电路基板包括依次贴合的第一导电线路层、基底层及第二导电线路层，所述收容通孔依次贯穿所述第一导电线路层、基底层及第二导电线路层；
在所述芯层电路基板的第一导电线路层一侧压合一个第一胶片和一个第一压合基板，在芯层电路基板的第二导电线路层一侧压合一个第二压合基板，所述第一胶片为低流动性半固化片，且具有一个与所述收容通孔对应的胶片开口，所述第一压合基板包括贴合的第一粘结层及第三铜箔层，所述第一粘结层位于所述第一胶片与第三铜箔层之间，所述第二压合基板包括贴合的第二粘结层及第四铜箔层，所述第二粘结层位于所述芯层电路基板及第四铜箔层之间；
将所述第三铜箔层及第四铜箔层分别制成第三导电线路层及第四导电线路层，所述第三铜箔层暴露出处于所述非产品区的第一粘结层的材料；以及
去除对应于所述非产品区的第一粘结层的材料，以获得所述第一电路载板。
4.如权利要求2所述的层叠封装结构的制作方法，其特征在于，所述第一电路载板具有六层导电线路层的电路载板，所述第一电路载板的形成方法包括步骤：
提供一个覆铜基板，所述覆铜基板包括依次贴合的第一铜箔层、基底层及第二铜箔层，所述覆铜基板具有一个非产品区及一个包围并环绕所述非产品区的产品区；
将所述第一铜箔层及第二铜箔层分别制成第一导电线路层及第二导电线路层，所述第一导电线路层暴露出对应于所述非产品区的基底层一侧的材料，所述第二导电线路层暴露出对应于所述非产品区的基底层另一侧的材料；
去除对应于所述非产品区的基底层的材料，以获得一个具有收容通孔的芯层电路基板，所述芯层电路基板包括依次贴合的第一导电线路层、基底层及第二导电线路层，所述收容通孔依次贯穿所述第一导电线路层、基底层及第二导电线路层；
在所述芯层电路基板的第一导电线路层一侧压合一个第一胶片和一个第一铜箔片，在芯层电路基板的第二导电线路层一侧压合一个第二胶片和一个第二铜箔片，所述第一胶片及第二胶片均为低流动性半固化片，且均具有一个与所述收容通孔对应的胶片开口，所述第一胶片位于所述第一铜箔片及芯层电路基板之间，且所述第一胶片的胶片开口与所述收容通孔相连通，所述第二胶片位于所述第二铜箔片及芯层电路基板之间，且所述第二胶片的胶片开口与所述收容通孔相连通；
将所述第一铜箔片及第二铜箔片分别制成第三导电线路层及第四导电线路层，所述第三导电线路层覆盖所述收容通孔靠近所述第一胶片的一侧，所述第四导电线路层覆盖所述收容通孔靠近所述第二胶片的一侧；
在所述芯层电路基板的第三导电线路层一侧压合一个第一压合基板，在所述芯层电路基板的第四导电线路层一侧压合一个第二压合基板，所述第一压合基板包括贴合的第一粘结层及第三铜箔层，所述第一粘结层位于所述第三导电线路层与所述第三铜箔层之间，所述第二压合基板包括贴合的第二粘结层及第四铜箔层，所述第二粘结层位于所述第四导电线路层及第四铜箔层之间；
将所述第三铜箔层及第四铜箔层分别制成第五导电线路层及第六导电线路层，所述第五导电线路层暴露出对应于所述收容通孔的第一粘结层的材料；以及
去除对应于所述收容通孔的第一粘结层的材料及第一铜箔片的材料，以获得所述第一电路载板。
5.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述第一半导体芯片及多个第一焊盘分别位于所述第一电路载板的相对两侧，所述第一电路载板还具有多个导通孔及暴露出的多个与多个导通孔一一对应的电性接触垫，多个导通孔与多个第一焊盘一一对应，所述电性接触垫与多个第一焊盘分别位于所述第一电路载板的相对两侧，且多个电性接触垫围绕所述第一半导体芯片，每个电性接触垫通过一个导通孔与相应的第一焊盘电性相连，所述第一半导体芯片构装于所述第一电路载板时，所述第一半导体芯片通过多个电性接触垫与所述第一电路载板电性相连。
6.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述第一封装器件还包括覆盖所述第一半导体芯片的封装胶体，所述封装胶体的横截面积与第一电路载板的横截面积相同，所述第一半导体芯片和所述多个第一焊盘位于第一电路载板的相对两侧。
7.如权利要求1所述的层叠封装结构的制作方法，其特征在于，所述第二封装器件还包括设于第二半导体芯片与第二电路载板之间的底部填充剂。
8.一种层叠封装结构，其包括：
第一封装器件，所述第一封装器件包括一个第一电路载板及构装在该第一电路载板上的第一半导体芯片，所述第一电路载板开设有一个收容凹槽，所述第一电路载板还具有暴露出的多个第一焊盘，所述多个第一焊盘与收容凹槽位于所述第一电路载板的同一侧，每个第一焊盘的表面均形成有导电膏；以及
第二封装器件，所述第二封装器件包括一个第二电路载板及构装于所述第二电路载板上的第二半导体芯片，所述第二电路载板具有暴露出的多个第二焊盘，所述第二电路载板具有暴露出的多个第二焊盘及多个电性连接垫，所述多个第二焊盘与多个第一焊盘一一对应，且每个第二焊盘均靠近与其对应的第一焊盘上的的导电膏，所述多个电性连接垫与多个第二焊盘位于所述第二电路载板的同一侧，所述第二半导体芯片构装于所述多个电性连接垫上，且收容于所述收容凹槽内。
9.如权利要求8所述的层叠封装结构，其特征在于，所述第一电路载板包括芯层电路基板，所述芯层电路基板包括依次贴合的第一导电线路层、基底层及第二导电线路层，所述第一电路载板还包括依次压合于所述芯层电路基板的第一导电线路层一侧的第一粘结层和第三导电线路层及依次压合于所述芯层电路基板的第二导电线路层一侧的第二粘结层和第四导电线路层，所述收容凹槽仅贯穿所述第三导电线路层、第一粘结层及芯层电路基板第一胶片，以使所述第二粘结层暴露于收容凹槽中，所述第三导电线路层包括所述多个第一焊盘。
10.如权利要求9所述的层叠封装结构，其特征在于，所述第一粘结层与所述芯层电路基板之间还设有一个第一胶片，所述第一胶片为低流动性胶片，所述收容凹槽贯穿所述第一胶片。
11.如权利要求8所述的层叠封装结构，其特征在于，所述第一半导体芯片及多个第一焊盘分别位于所述第一电路载板的相对两侧，所述第一电路载板还具有多个导通孔及暴露出的多个与多个导通孔一一对应的电性接触垫，多个导通孔与多个第一焊盘一一对应，所述第一电路载板的多个电性接触垫与多个第一焊盘分别位于所述第一电路载板的相对两侧，且所述第一电路载板的多个电性接触垫围绕所述第一半导体芯片，每个第一电路载板的电性接触垫通过一个导通孔与相应的第一焊盘电性相连，所述第一半导体芯片构装于所述第一电路载板时，所述第一半导体芯片通过所述第一电路载板的多个电性接触垫与所述第一电路载板电性相连。
12.如权利要求8所述的层叠封装结构，其特征在于，所述第一封装器件还包括覆盖所述第一半导体芯片的封装胶体，所述封装胶体的横截面积与第一电路载板的横截面积相同，所述第一半导体芯片和所述多个第一焊盘位于第一电路载板的相对两侧。
13.如权利要求8所述的层叠封装结构，其特征在于，所述第二封装器件远离所述第一封装器件的一侧还设有多个锡球。
14.如权利要求8所述的层叠封装结构，其特征在于，所述第二封装器件还包括设于第二半导体芯片与第二电路载板之间的底部填充剂。
CN201210443404.9A 2012-11-08 2012-11-08 层叠封装结构及其制作方法 Pending CN103811362A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201210443404.9A CN103811362A (zh) 2012-11-08 2012-11-08 层叠封装结构及其制作方法
TW101149506A TWI506758B (zh) 2012-11-08 2012-12-24 層疊封裝結構及其製作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210443404.9A CN103811362A (zh) 2012-11-08 2012-11-08 层叠封装结构及其制作方法

Publications (1)

Publication Number Publication Date
CN103811362A true CN103811362A (zh) 2014-05-21

Family

ID=50707955

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210443404.9A Pending CN103811362A (zh) 2012-11-08 2012-11-08 层叠封装结构及其制作方法

Country Status (2)

Country Link
CN (1) CN103811362A (zh)
TW (1) TWI506758B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789170A (zh) * 2014-12-26 2016-07-20 恒劲科技股份有限公司 封装堆栈结构
CN106024738A (zh) * 2015-03-30 2016-10-12 意法半导体公司 具有倾斜侧壁的半导体器件及相关方法
CN109362176A (zh) * 2018-12-13 2019-02-19 厦门爱谱生电子科技有限公司 一种含有钢片补强的柔性线路板及其制作方法
CN110082868A (zh) * 2018-01-25 2019-08-02 苏州旭创科技有限公司 光收发组件及具有其的光模块
WO2019179145A1 (zh) * 2018-03-21 2019-09-26 华为技术有限公司 一种堆叠封装器件及其封装方法
CN112242385A (zh) * 2020-10-28 2021-01-19 长春希龙显示技术有限公司 基于玻璃基板的Mirco-LED无源驱动显示单元

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175696A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Nested integrated circuit package on package system
CN101026103A (zh) * 2006-02-16 2007-08-29 三星电机株式会社 具有凹腔的层叠封装件及其制造方法
US7964952B2 (en) * 2005-05-31 2011-06-21 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
KR20110132874A (ko) * 2010-06-03 2011-12-09 삼성전기주식회사 반도체패키지 및 그 제조방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138014B2 (en) * 2010-01-29 2012-03-20 Stats Chippac, Ltd. Method of forming thin profile WLCSP with vertical interconnect over package footprint
TW201225248A (en) * 2010-12-07 2012-06-16 Powertech Technology Inc TSV chip package and its packaging method

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060175696A1 (en) * 2005-02-04 2006-08-10 Stats Chippac Ltd. Nested integrated circuit package on package system
US7964952B2 (en) * 2005-05-31 2011-06-21 Stats Chippac Ltd. Stacked semiconductor package assembly having hollowed substrate
CN101026103A (zh) * 2006-02-16 2007-08-29 三星电机株式会社 具有凹腔的层叠封装件及其制造方法
KR20110132874A (ko) * 2010-06-03 2011-12-09 삼성전기주식회사 반도체패키지 및 그 제조방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105789170A (zh) * 2014-12-26 2016-07-20 恒劲科技股份有限公司 封装堆栈结构
CN106024738A (zh) * 2015-03-30 2016-10-12 意法半导体公司 具有倾斜侧壁的半导体器件及相关方法
CN110082868A (zh) * 2018-01-25 2019-08-02 苏州旭创科技有限公司 光收发组件及具有其的光模块
WO2019179145A1 (zh) * 2018-03-21 2019-09-26 华为技术有限公司 一种堆叠封装器件及其封装方法
CN110299328A (zh) * 2018-03-21 2019-10-01 华为技术有限公司 一种堆叠封装器件及其封装方法
CN110299328B (zh) * 2018-03-21 2021-08-13 华为技术有限公司 一种堆叠封装器件及其封装方法
CN109362176A (zh) * 2018-12-13 2019-02-19 厦门爱谱生电子科技有限公司 一种含有钢片补强的柔性线路板及其制作方法
CN112242385A (zh) * 2020-10-28 2021-01-19 长春希龙显示技术有限公司 基于玻璃基板的Mirco-LED无源驱动显示单元

Also Published As

Publication number Publication date
TW201419491A (zh) 2014-05-16
TWI506758B (zh) 2015-11-01

Similar Documents

Publication Publication Date Title
CN103632988B (zh) 层叠封装结构及其制作方法
CN103681365B (zh) 层叠封装结构及其制作方法
CN100561696C (zh) 嵌埋半导体芯片的结构及其制法
JP5912616B2 (ja) 半導体装置及びその製造方法
US20180130761A1 (en) Semiconductor package, manufacturing method thereof, and electronic element module using the same
CN103378014A (zh) 封装载板及其制作方法
CN104051395A (zh) 芯片堆叠封装及其方法
CN101789383B (zh) 具有凹穴结构的封装基板的制作方法
TWI461124B (zh) 層疊封裝結構及其製作方法
CN103811362A (zh) 层叠封装结构及其制作方法
CN103367169A (zh) 超薄包埋模模块及其制造方法
CN103889168A (zh) 承载电路板、承载电路板的制作方法及封装结构
CN102157394A (zh) 高密度系统级封装方法
CN103681358A (zh) 芯片封装基板和结构及其制作方法
CN104299919B (zh) 无芯层封装结构及其制造方法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
CN103227164A (zh) 半导体封装构造及其制造方法
CN101989582B (zh) 嵌埋半导体芯片的封装基板
CN110957306A (zh) 多层芯片基板及封装方法、多功能芯片封装方法及晶圆
CN103715152A (zh) 连接基板及层叠封装结构
US9698124B2 (en) Embedded circuit package
CN116666347A (zh) 一种多芯片的封装方法及多芯片封装结构
CN113540069B (zh) 芯片叠层封装结构和芯片叠层封装方法
CN215988737U (zh) 一种基于2.5d结构多层互联的pop封装结构
CN103681359A (zh) 层叠封装结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20140521