CN103681384B - 芯片封装基板和结构及其制作方法 - Google Patents

芯片封装基板和结构及其制作方法 Download PDF

Info

Publication number
CN103681384B
CN103681384B CN201210343444.6A CN201210343444A CN103681384B CN 103681384 B CN103681384 B CN 103681384B CN 201210343444 A CN201210343444 A CN 201210343444A CN 103681384 B CN103681384 B CN 103681384B
Authority
CN
China
Prior art keywords
copper foil
layer
copper
film
base plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210343444.6A
Other languages
English (en)
Other versions
CN103681384A (zh
Inventor
胡竹青
许诗滨
周鄂东
萧志忍
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Liding semiconductor technology (Shenzhen) Co.,Ltd.
Zhen Ding Technology Co Ltd
Original Assignee
Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Zhending Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hongqisheng Precision Electronics Qinhuangdao Co Ltd, Zhending Technology Co Ltd filed Critical Hongqisheng Precision Electronics Qinhuangdao Co Ltd
Priority to CN201210343444.6A priority Critical patent/CN103681384B/zh
Priority to TW101135436A priority patent/TWI534916B/zh
Priority to US13/971,854 priority patent/US9357647B2/en
Publication of CN103681384A publication Critical patent/CN103681384A/zh
Application granted granted Critical
Publication of CN103681384B publication Critical patent/CN103681384B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

一种芯片封装结构，包括树脂层、多个导电接点、导电线路层、多个第一焊球、防焊层及芯片。该多个导电接点嵌设于该树脂层的一表面内。该导电线路层形成于该树脂层远离该多个导电接点的表面。该多个焊球与该多个导电接点一一对应并埋设于该树脂层内，每个第一焊球的一端焊接于对应的导电接点上，相对的另一端与该导电线路层电连接。该防焊层形成于该导电线路层上，覆盖从该导电线路层露出的树脂层的表面并部分覆盖该导电线路层，从该防焊层露出的导电线路层构成多个电性连接垫。该芯片封装于该防焊层一侧，并与该多个电性连接垫电连接。本发明还涉及芯片封装基板的制作方法、芯片封装结构及其制作方法。

Description

芯片封装基板和结构及其制作方法
技术领域
本发明涉及电路板制作领域，尤其涉及一种芯片封装基板和芯片封装结构及该芯片封装基板和芯片封装结构的制作方法。
背景技术
芯片封装基板可为芯片提供电连接、保护、支撑、散热、组装等功效，以实现多引脚化，缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。
当电子产品的体积日趋缩小，所采用的芯片封装基板的体积和线路间距也必须随之减小。习知的芯片封装基板包括一基底及形成于该基底相对表面的导电线路图形，基底两侧的导电线路图形通过导通孔电连接。然而，习知的芯片封装基板的基底层上需要形成导电孔，以实现导电层间的电导通，然而，形成导电孔的方法一般需电镀铜，制程复杂且成本较高。
发明内容
因此，有必要提供一种制程简单且成本较低的芯片封装基板和结构及其制作方法。
一种芯片封装基板的制作方法，包括步骤：依次堆叠并压合第三铜箔、第二胶片、第一支撑板、第一胶片、第二支撑板、第三胶片及第五铜箔，得到承载基板；在第三铜箔上形成多个第一导电接点，在第五铜箔上形成多个第二导电接点；在每个第一导电接点上形成第一焊球，在每个第二导电接点上形成第二焊球；提供第一背胶铜箔和第二背胶铜箔，该第一背胶铜箔包括第七铜箔层及设置于该第七铜箔层表面的第一树脂层，该第二背胶铜箔包括第八铜箔层及设置于该第八铜箔层表面的第二树脂层；依次压合该第一背铜箔、该承载基板及该第二背胶铜箔，使该第一树脂层覆盖该第一焊球的表面及该第一导电接点露出于该第一焊球的表面，该第二树脂层覆盖该第二焊球的表面及该第二导电接点露出于该第二焊球的表面，该多个第一焊球远离该第一导电接点的端部均与该第七铜箔电接触，该多个第二焊球远离该第二导电接点的端部均与该第八铜箔电接触；将该第七铜箔形成第一导电线路层，将该第八铜箔形成第二导电线路层，并在该第一导电线路层和第二导电线路层上分别形成第一防焊层和第二防焊层，该第一防焊层和第二防焊层分别部分覆盖该第一导电线路层和第二导电线路层，露出于该第一防焊层和第二防焊层的第一导电线路层和第二导电线路层分别形成多个第一电性连接垫和多个第二电性连接垫，从而获得多层基板；在该第一支撑板与第二支撑板之间对该多层基板进行分割，得到相互分离的两个芯片封装基板。
一种芯片封装基板，包括支撑板、铜箔层、多个导电接点、多个第一焊球、树脂层、导电线路层及防焊层。该铜箔层通过胶片粘贴于该支撑板的一表面。该多个导电接点形成于该铜箔层表面。该多个第一焊球与该多个导电接点一一对应，该多个第一焊球分别焊接于该多个导电接点上。该树脂层覆盖于该多个导电接点和第一焊球的表面以及从该多个导电接点露出的该铜箔层的表面。该导电线路层形成于该树脂层相对于该铜箔层的表面，该导电线路层与该多个第一焊球远离该多个导电接点的端部电接触。该防焊层形成于该导电线路层上，覆盖从该导电线路层露出的树脂层的表面并部分覆盖该导电线路层，从该防焊层露出的导电线路层构成多个电性连接垫，该铜箔层为第三铜箔，该多个导电接点为通过电镀的方式形成于该第三铜箔表面的导电接点，该芯片封装基板进一步包括胶体层及第四铜箔，该第四铜箔接触并粘贴于该胶片，该胶体层粘接该第四铜箔和该铜箔层，该第四铜箔的厚度大于该铜箔层的厚度。
一种芯片封装结构的制作方法，包括步骤：提供如上所述的芯片封装基板；在该芯片封装基板的防焊层一侧封装芯片，并使芯片与该多个电性连接垫电连接；及去除该支撑板、胶片和铜箔层，以露出该多个导电接点，从而形成芯片封装结构。
一种芯片封装结构，包括树脂层、多个导电接点、导电线路层、多个第一焊球、防焊层及芯片。该多个导电接点嵌设于该树脂层的一表面内。该导电线路层形成于该树脂层远离该多个导电接点的表面。该多个焊球与该多个导电接点一一对应并埋设于该树脂层内，每个第一焊球的一端焊接于对应的导电接点上，相对的另一端与该导电线路层电连接。该防焊层形成于该导电线路层上，覆盖从该导电线路层露出的树脂层的表面并部分覆盖该导电线路层，从该防焊层露出的导电线路层构成多个电性连接垫。该芯片封装于该防焊层一侧，并与该多个电性连接垫电连接。
本实施例的芯片封装基板和结构及其制作方法由于采用了焊球实现导电接点与导电线路层的电导通，取代了现有技术的导电孔，无需制作导电孔的电镀等步骤，制程更加简单，成本更低。
附图说明
图1是本发明第一实施例提供的第一铜箔基板、第二铜箔基板、第一铜箔、第二铜箔、第一胶片、第二胶片、第三胶片、第一铜箔叠板及第二铜箔叠板的分解剖视图。
图2是图1中的各层依次堆叠后的剖视图。
图3是在图2中的第一铜箔叠板和第二铜箔叠板上分别形成光致抗蚀剂图形后的剖视图。
图4是在图3中的第一铜箔叠板和第二铜箔叠板上分别形成接点图形后的剖视图。
图5是将图4中的光致抗蚀剂图形去除后的剖视图。
图6是在图5中的接点图形上形成焊球后的剖视图。
图7是在图6中的接点图形及第一铜箔叠板和第二铜箔叠板上压合背胶铜箔后的剖视图。
图8是将图7中背胶铜箔的铜箔层形成导电线路层的剖视图。
图9是在图8中的导电线路层上覆盖防焊层并露出电性接触垫后的剖视图。
图10是在图9中的电性接触垫上形成金层后的剖视图。
图11是图10切割多层基板后得到的第一芯片封装基板和第二芯片封装基板的剖面图。
图12是在图11的第一芯片封装基板上贴合芯片后的剖视图。
图13是在图12中的第一芯片封装基板上形成封装材料后的剖视图。
图14是将图13封装体中的第一铜箔基板、第二胶片及第一铜箔叠板的第四铜箔去除后的剖视图。
图15是将图14中的第一树脂层上粘附的第三铜箔去除后的剖视图。
图16是在图15中的导电接点上形成焊球后形成的芯片封装结构的剖视图。
图17是本发明第二实施例提供的第一铜箔基板、第二铜箔基板、第一铜箔、第二铜箔、第一胶片、第二胶片、第三胶片、第三铜箔及第五铜箔的分解剖视图。
图18是图17中的各层依次堆叠后的剖视图。
图19是在图18中的第三铜箔和第五铜箔上分别形成光致抗蚀剂图形后的剖视图。
图20是将图19中的第三铜箔和第五铜箔蚀刻形成接点图形后并去除光致抗蚀剂图形后的剖视图。
图21是在图20中的接点图形上形成焊球后的剖视图。
图22是在图21中的接点图形及第一薄铜层和第二薄铜层上压合背胶铜箔后的剖视图。
图23是将图22中背胶铜箔的铜箔层形成导电线路层的剖视图。
图24是在图23中的导电线路层上覆盖防焊层并露出电性接触垫后的剖视图。
图25是在图24中的电性接触垫上形成金层后的剖视图。
图26是切割图25的多层基板后得到的第一芯片封装基板和第二芯片封装基板的剖面图。
图27是在图26的第一芯片封装基板上贴合芯片后的剖视图。
图28是在图27中的第一芯片封装基板上形成封装材料后的剖视图。
图29是将图28封装体中的第一铜箔基板和第二胶片去除后剖视图。
图30是将图29中的第一树脂层上粘附的第一薄铜层去除后的剖视图。
图31是在图30中的导电接点上形成焊球后形成的芯片封装结构的剖视图。
主要元件符号说明
第一铜箔基板11,11a
第二铜箔基板12,12a
第一铜箔13,13a
第二铜箔14,14a
第一胶片15,15a
第二胶片16,16a
第三胶片17,17a
第一铜箔叠板18,
第二铜箔叠板19,
中心区151,151a
边缘区152,152a
第三铜箔181,18a
第四铜箔182,
第一胶体层183,
第五铜箔191,19a
第六铜箔192,
第二胶体层193,
承载基板10,10a
第一表面101,101a
第二表面102,102a
产品区域103,103a
非产品区域104,104a
第一接点图形31,31a
第二接点图形32,32a
第一导电接点311,311a
第二导电接点321,321a
第一光致抗蚀剂图形41,41a
第二光致抗蚀剂图形42,42a
第一焊球21,21a
第二焊球22,22a
第一背胶铜箔23,23a
第二背胶铜箔24,24a
第七铜箔231,231a
第一树脂层232,232a
第八铜箔241,241a
第二树脂层242,242a
第一导电线路层233,233a
第二导电线路层243,243a
第一防焊层25,25a
第二防焊层26,26a
多层基板30,30a
第一电性接触垫234,234a
第二电性接触垫244,244a
第一金层235,235a
第二金层245,245a
第一芯片封装基板100,100a
第二芯片封装基板200,200a
芯片40,40a
封装体43,43a
胶层403,403a
键合线401,401a
封装材料402,402a
第三焊球27,27a
芯片封装结构300,300a
第一凹陷188a
第二凹陷198a
第一薄铜层182a
第二薄铜层192a
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
请参阅图1至16，本发明实施例提供一种芯片封装结构的制作方法，包括如下步骤：
第一步，请参阅图1，提供第一铜箔基板11、第二铜箔基板12、第一铜箔13、第二铜箔14、第一胶片15、第二胶片16、第三胶片17、第一铜箔叠板18及第二铜箔叠板19。
第一铜箔基板11和第二铜箔基板12均为双面覆铜基板，均包括上下两层铜箔层及位于两铜箔层之间的绝缘层。
第一铜箔基板11、第二铜箔基板12、第一胶片15、第二胶片16及第三胶片17的形状及大小均相同。第一铜箔13和第二铜箔14的形状与第一铜箔基板11的形状相同，第一铜箔13和第二铜箔14的尺寸小于第一铜箔基板11的尺寸。具体的，第一铜箔13和第二铜箔14的横截面积小于第一铜箔基板11的横截面积。第一胶片15包括中心区151及环绕中心区151的边缘区152。中心区151的形状与第一铜箔13和第二铜箔14形状相同，第一铜箔13和第二铜箔14的尺寸略大于中心区151。
该第一铜箔叠板18包括第三铜箔181、第四铜箔182及设置于第三铜箔181与第四铜箔182之间的第一胶体层183。该第三铜箔181的厚度小于该第四铜箔182的厚度，优选地，该第三铜箔181的厚度为5微米(μm)，该第四铜箔182的厚度为18μm，该第一胶体层183的厚度范围为2-5μm。该第一胶体层183一般为可剥胶，以利于后续该第四铜箔182与第三铜箔181的相互剥离。该第二铜箔叠板19与该第一铜箔叠板18的结构相同，该第二铜箔叠板19包括分别与第三铜箔181、第四铜箔182及第一胶体层183对应的第五铜箔191、第六铜箔192及第二胶体层193。
本实施例中，第一铜箔基板11和第二铜箔基板12的绝缘层均为FR4环氧玻璃布层压板制成。第一胶片15、第二胶片16及第三胶片17为FR4环氧玻璃布半固化胶片。
第二步，请参阅图2，依次堆叠并一次压合第一铜箔叠板18、第二胶片16、第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14、第二铜箔基板12、第三胶片17及第二铜箔叠板19成为一个整体，且该第一铜箔叠板18的第四铜箔182与该第二胶片16相邻，该第二铜箔叠板19的第六铜箔192与该第三胶片17相邻，得到承载基板10。
堆叠该第一铜箔叠板18、第二胶片16、第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14、第二铜箔基板12、第三胶片17及第二铜箔叠板19时，使得第一铜箔叠板18、第二胶片16、第一铜箔基板11、第一铜箔13、第一胶片15、第二铜箔14、第二铜箔基板12、第三胶片17及第二铜箔叠板19中心相互对齐。由于第一铜箔13和第二铜箔14的尺寸小于第一铜箔基板11、第二铜箔基板12及第一胶片15的尺寸，第一铜箔13和第二铜箔14分别与第一胶片15的中心区151相对应。在进行压合时，第一胶片15的边缘区152的两侧分别与第一铜箔基板11和第二铜箔基板12相互结合，第一胶片15的中心区151的两侧分别与第一铜箔13和第二铜箔14相互结合，第一胶片15的中心区151并不与第一铜箔基板11和第二铜箔基板12相互结合。
承载基板10具有相对的第一表面101和第二表面102，其中第一表面101为第一铜箔叠板18的第三铜箔181的表面，第二表面102为第二铜箔叠板19的第五铜箔191的表面。
承载基板10具有产品区域103及环绕产品区域103的非产品区域104。产品区域103的横截面积小于第一铜箔13的横截面积。产品区域103在第一铜箔基板11表面的正投影位于第一铜箔13在第一铜箔基板11表面的正投影内。
可以理解的是，承载基板10也可以不包括第一铜箔13和第二铜箔14，第一铜箔基板11和第二铜箔基板12通过第一胶片15结合，此时该第一胶片15可以为可剥胶。该第一铜箔基板11和第二铜箔基板12在后续的制程中起到支撑作用，其可以替换为其它支撑板，如PI、玻璃纤维层压布或金属如铜等。
第三步，请参阅图3-5，在第三铜箔181的第一表面101上形成第一接点图形31，在第五铜箔191上形成第二接点图形32。第一接点图形31包括多个第一导电接点311，第二接点图形32包括多个第二导电接点321。
第一接点图形31和第二接点图形32的形成可以采用如下方法：
首先，请参阅图3，在第一表面101形成第一光致抗蚀剂图形41，在第二表面102形成第二光致抗蚀剂图形42。具体的，可以先通过贴合干膜或者印刷液态感光油墨形成覆盖整个第一表面101和第二表面102的光致抗蚀剂层。然后，通过曝光及显影选择性去除部分所述光致抗蚀剂层后形成第一光致抗蚀剂图形41和第二光致抗蚀剂图形42。
然后，请参阅图4，通过电镀方式，在从第一光致抗蚀剂图形41露出的第一表面101形成第一接点图形31，在从第二光致抗蚀剂图形42露出的第一表面101形成第二接点图形32。
最后，请参阅图5，去除第一光致抗蚀剂图形41和第二光致抗蚀剂图形42。
本实施例中，可以采用剥膜液与第一光致抗蚀剂图形41和第二光致抗蚀剂图形42发生反应，从而使得第一光致抗蚀剂图形41从第一表面101脱离，第二光致抗蚀剂图形42从第二表面102脱离。
第一接点图形31及第二接点图形32均位于产品区域103内。
第四步，请参阅图6，在该多个第一导电接点311上分别植第一焊球21，在该多个第二导电接点321上分别植第二焊球22，该第一导电接点311和第二导电接点321分别与第一焊球21和第二焊球22数目相同且一一对应。
该第一焊球21和第二焊球22的材料一般主要包括锡，该第一焊球21和第二焊球22的制作方法相同，本实施例以第一焊球21的制作方法为例进行说明。该第一焊球21可以通过模板植球的方法制作，具体包括步骤：先在该多个第一导电接点311上预植第一焊球21的位置分别印刷或涂覆助焊剂；然后通过模板将多个焊膏球分别设置在该多个第一导电接点311相应的位置；最后，将由承载基板10及其上形成的第一导电接点311、第二导电接点321及焊膏球形成的结构整体通过回焊炉，将焊膏球和第一导电接点311焊接在一起，形成多个第一焊球21。当然，该第一焊球21亦可通过其他植球方法形成，如喷印焊膏植球、激光植球等，并不以本实施例为限。
第五步，请参阅图7，提供第一背胶铜箔(resincoatedcopper,RCC)23和第二背胶铜箔24，第一背胶铜箔23包括第七铜箔231和涂覆于该第七铜箔231表面的第一树脂层232，该第二背胶铜箔24包括第八铜箔241和涂覆于该第八铜箔241表面的第二树脂层242，依次对齐并压合该第一背胶铜箔23，形成了第一导电接点311、第二导电接点321、第一焊球21及第二焊球22的承载基板10，及第二背胶铜箔24，使该第一背胶铜箔23的第一树脂层232覆盖该第一焊球21的表面及该第一导电接点311露出于该第一焊球21的表面，该第二背胶铜箔24的第二树脂层242覆盖该第二焊球22的表面及该第二导电接点321露出于该第二焊球22的表面，该多个第一焊球21远离该第一导电接点311的端部均与该第七铜箔231电接触，该多个第二焊球22远离该第二导电接点321的端部均与该第八铜箔241电接触。
第六步，请参阅图8，将该第七铜箔231形成第一导电线路层233，将该第八铜箔241形成第二导电线路层243。
第一导电线路层233和第二导电线路层243可以通过影像转移工艺及蚀刻工艺形成。该第一导电线路层233和第二导电线路层243均包括多条导电线路。
第七步，请参阅图9，在该第一导电线路层233的表面部分区域以及从该第一导电线路层233露出的该第一树脂层232表面形成第一防焊层25，及在该第二导电线路层243的表面部分区域以及从该第二导电线路层243露出的该第二树脂层242表面形成第二防焊层26，使该第一导电线路层233上未被第一防焊层25覆盖的部位构成多个第一电性接触垫234，及使该第二导电线路层243上未被第二防焊层26覆盖的部位构成多个第二电性接触垫244，从而形成多层基板30。第一防焊层25及第二防焊层26可以通过印刷液态防焊油墨，然后烘烤固化形成。
第八步，请参阅图10，在第一电性接触垫234上形成第一金层235，并在第二电性接触垫244上形成第二金层245。第一金层235和第二金层245可以通过镀镍金的方式形成，该第一金层235和第二金层245用于防止该第一电性接触垫234和第二电性接触垫244氧化并利于后续导线键合。
第九步，请参阅图11，沿着产品区域103与非产品区域104的交界线，对多层基板30进行切割以去除非产品区域104，从而得到相互分离的第一芯片封装基板100和第二芯片封装基板200。
在产品区域103内，第一铜箔13和第二铜箔14与第一胶片15相互结合，第一铜箔基板11及第二铜箔基板12并不与第一胶片15相互结合，当沿着产品区域103与非产品区域104的交界线，对多层基板30进行切割时，第一铜箔基板11及第二铜箔基板12均与第一胶片15相互分离，从而得到两个相互分离的第一芯片封装基板100和第二芯片封装基板200。
当第一铜箔基板11与第二铜箔基板12之间不设置有第一铜箔13和第二铜箔14时，可以采用切割第一胶片15的方式将第一铜箔基板11和第二铜箔基板12相互分离，从而得到相互分离的第一芯片封装基板100和第二芯片封装基板200。当第一铜箔基板11与第二铜箔基板12之间不设置有第一铜箔13和第二铜箔14时，该第一胶片15为可剥胶时，可采用剥离的方式分离该第一铜箔基板11和第二铜箔基板12，从而得到相互分离的第一芯片封装基板100和第二芯片封装基板200。
需要说明的是，因为第一芯片封装基板100和第二芯片封装基板200已相互分离，因此在后续的制程中，该第一芯片封装基板100上进行芯片封装的方法与在第二芯片封装基板200上进行芯片封装的方法可分别进行。因为第一芯片封装基板100与第二芯片封装基板200结构相同，且在后续制程中进行芯片封装的方法相同，因此本实施例后续步骤仅对在第一芯片封装基板100上进行芯片封装的方法进行说明。
第十步，请参阅图12和13，将芯片40封装于第一芯片封装基板100，形成封装体43。本实施例中，该芯片40为导线键合(wirebonding)芯片。
将芯片40封装于第一芯片封装基板100可采用传统的芯片封装方法，具体可以为：
首先，请参阅图12，将芯片40贴合于第一芯片封装基板100。本实施例中，芯片40贴合于第一防焊层25上。在进行贴合时，可以在第一防焊层25与芯片40之间设置胶层403，从而使得芯片40较稳定地贴合于第一防焊层25。
然后，采用导线键合(wirebonding)的方法，连接该芯片40的每个电极垫与对应的一个第一电性接触垫234之间形成键合线401。
最后，请参阅图13，在芯片40及第一芯片封装基板100上形成封装材料402，使得所述芯片40、键合线401及第一芯片封装基板100的第一防焊层25和第一电性接触垫234完全被封装材料402覆盖。封装材料402可以为热固化树脂，如聚酰亚胺树脂(polyimideresin)、环氧树脂(epoxyresin)或有机硅树脂(siliconeresin)等。
第十一步，请参阅图14，将第一铜箔基板11、第二胶片16及第一铜箔叠板18的第四铜箔182从封装体43去除。
由于第三铜箔181的厚度很小，与第四铜箔182及第一树脂层232的结合力较小，因此第三铜箔181具有可剥离特性。当第一胶体层183为可剥胶时，第三铜箔181则具有更好的可剥离特性。在外力作用下，可将第一铜箔基板11、第二胶片16及第四铜箔182整体与第三铜箔181分离，从而将第一铜箔基板11、第二胶片16及第四铜箔182从封装体43去除。
第十二步，请参阅图15，将第一树脂层232上粘附的第三铜箔181去除。
本实施例中，通过微蚀的方式将第一树脂层232上还剩余有部分粘附的第三铜箔181去除。采用微蚀药液与第一树脂层232上剩余有部分粘附的第三铜箔181进行反应，使得第一树脂层232剩余有部分粘附的第三铜箔181被溶解，从第一树脂层232表面去除，使得每个第一导电接点311暴露出。
第十三步，请参阅图16，在每个第一导电接点311上均形成一个第三焊球27，以得到一个芯片封装结构300。
请参阅图16，本技术方案提供的芯片封装结构300包括第一树脂层232、第一接点图形31、第一导电线路层233、多个第一焊球21、第一防焊层25、芯片40、多根键合线401、封装材料402及第三焊球27。该第一接点图形31和第一导电线路层233位于该第一树脂层232的相对两侧，该第一接点图形31嵌设于该第一树脂层232的其中一表面，该第一导电线路层233设置于该第一树脂层232相对于的另一表面。该第一接点图形31包括多个第一导电接点311，该多个第一导电接点311分别通过该多个埋设于该第一树脂层232的第一焊球21电连接，该多个第一焊球21与该多个第一导电接点311一一对应，每个第一焊球21的相对两端分别与该第一导电线路层233和对应的第一导电接点311电接触，以使该第一导电线路层233与该多个第一导电接点311电连接。第一防焊层25形成于该第一导电线路层233上，该第一防焊层25覆盖部分该第一导电线路层233及该第一导电线路层233的导电线路之间的该第一树脂层232表面，使部分该第一导电线路层233从该第一防焊层25露出，构成多个第一电性接触垫234，每个第一电性接触垫234上形成有第一金层235。该芯片40通过一胶层403固定于该第一防焊层25表面，该芯片40通过该多根键合线401与该第一电性接触垫234电连接，该键合线401的材料一般为金。该封装材料402包覆封装该键合线401、芯片40及第一芯片封装基板100外露的第一防焊层25和第一金层235。该多个第三焊球27与该多个第一导电接点311一一对应，分别焊接于对应该第一导电接点311上。
实际生产中，第九步中所形成的第一芯片封装基板100常包括多个连接在一起的芯片封装基板单元，第二芯片封装基板200也是如此。在第十步至第十三步的制程中，针对该多个芯片封装基板单元的制程同时进行，将第一芯片封装基板100的多个芯片封装基板单元形成多个芯片封装结构后，再进行切割制程，形成多个分离的芯片封装结构。本实施例中为便于描述，第一芯片封装基板100和第二芯片封装基板200仅绘出其中一个芯片封装基板单元。
本实施例的芯片封装结构300及其制作方法由于采用了第一焊球21实现第一导电接点311与第一导电线路层233的电导通，取代了现有技术的导电孔，无需制作导电孔的电镀等步骤，制程更加简单，成本更低。
请参阅图17至31，本发明第二实施例提供一种芯片封装结构的制作方法，包括如下步骤：
步骤一，请参阅图17，提供第一铜箔基板11a、第二铜箔基板12a、第一铜箔13a、第二铜箔14a、第一胶片15a、第二胶片16a、第三胶片17a、第三铜箔18a及第五铜箔19a。
第一铜箔基板11a和第二铜箔基板12a均为双面覆铜基板，均包括上下两层铜箔层及位于两铜箔层之间的绝缘层。
第一铜箔基板11a、第二铜箔基板12a、第一胶片15a、第二胶片16a及第三胶片17a的形状及大小均相同。第一铜箔13a和第二铜箔14a的形状与第一铜箔基板11a的形状相同，第一铜箔13a和第二铜箔14a的尺寸小于第一铜箔基板11a的尺寸。具体的，第一铜箔13a和第二铜箔14a的横截面积小于第一铜箔基板11a的横截面积。第一胶片15a包括中心区151a及环绕中心区151a的边缘区152a。中心区151a的形状与第一铜箔13a和第二铜箔14a形状相同，第一铜箔13a和第二铜箔14a的尺寸略大于中心区151a。
优选地，该第三铜箔18a及第五铜箔19a的厚度大于或等于18μm。
本实施例中，第一铜箔基板11a和第二铜箔基板12a的绝缘层均为FR4环氧玻璃布层压板制成。第一胶片15a为FR4环氧玻璃布半固化胶片。第二胶片16a和第三胶片17a优选为可剥胶片。当然，该第二胶片16a和第三胶片17a也可以为FR4环氧玻璃布半固化胶片。
步骤二，请参阅图18，依次堆叠并一次压合第三铜箔18a、第二胶片16a、第一铜箔基板11a、第一铜箔13a、第一胶片15a、第二铜箔14a、第二铜箔基板12a、第三胶片17a及第五铜箔19a成为一个整体，得到承载基板10a。
堆叠该第三铜箔18a、第二胶片16a、第一铜箔基板11a、第一铜箔13a、第一胶片15a、第二铜箔14a、第二铜箔基板12a、第三胶片17a及第五铜箔19a时，使得第三铜箔18a、第二胶片16a、第一铜箔基板11a、第一铜箔13a、第一胶片15a、第二铜箔14a、第二铜箔基板12a、第三胶片17a及第五铜箔19a中心相互对齐。由于第一铜箔13a和第二铜箔14a的尺寸小于第一铜箔基板11a、第二铜箔基板12a及第一胶片15a的尺寸，第一铜箔13a和第二铜箔14a分别与第一胶片15a的中心区151a相对应。在进行压合时，第一胶片15a的边缘区152a的两侧分别与第一铜箔基板11a和第二铜箔基板12a相互结合，第一胶片15a的中心区151a的两侧分别与第一铜箔13a和第二铜箔14a相互结合，第一胶片15a的中心区151a并不与第一铜箔基板11a和第二铜箔基板12a相互结合。
承载基板10a具有相对的第一表面101a和第二表面102a，其中第一表面101a和第二表面102a分别为第三铜箔18a和第五铜箔19a的表面。
承载基板10a具有产品区域103a及环绕产品区域103a的非产品区域104a。产品区域103a的横截面积小于第一铜箔13a的横截面积。产品区域103a在第一铜箔基板11a表面的正投影位于第一铜箔13a在第一铜箔基板11a表面的正投影内。
可以理解的是，承载基板10a也可以不包括第一铜箔13a和第二铜箔14a，第一铜箔基板11a和第二铜箔基板12a通过第一胶片15a结合，此时该第一胶片15a也可以为可剥胶。该第一铜箔基板11和第二铜箔基板12在后续的制程中起到支撑作用，其可以替换为其它支撑板，如PI、玻璃纤维层压布或金属如铜等。
步骤三，请参阅图19-20，在第三铜箔18a上形成第一接点图形31a，在第五铜箔19a上形成第二接点图形32a。第一接点图形31a包括多个第一导电接点311a，第二接点图形32a包括多个第二导电接点321a。
第一接点图形31a和第二接点图形32a的形成可以采用如下方法：
首先，请参阅图19，在第一表面101a形成第一光致抗蚀剂图形41a，在第二表面102a形成第二光致抗蚀剂图形42a。具体的，可以先通过贴合干膜或者印刷液态感光油墨形成覆盖整个第一表面101a和第二表面102a的光致抗蚀剂层。然后，通过曝光及显影选择性去除部分所述光致抗蚀剂层后形成第一光致抗蚀剂图形41a和第二光致抗蚀剂图形42a。
然后，请参阅图20，利用铜蚀刻液进行蚀刻，去除部分厚度的露出于第一光致抗蚀剂图形41a的第三铜箔18a，形成图案化的第一凹陷188a，并去除部分厚度的露出于第二光致抗蚀剂图形42a的第五铜箔19a，形成图案化的第二凹陷198a。本实施例中，蚀刻去除的第三铜箔18a的厚度为第三铜箔18a总厚度的1/2，蚀刻去除的第五铜箔19a的厚度为第五铜箔19a总厚度的1/2，即第一凹陷188a的深度为第三铜箔18a的总厚度的1/2，第二凹陷198a的深度为第五铜箔19a的总厚度的1/2。与该第一凹陷188a在平行于该第三铜箔18a的方向上相邻的第三铜箔18a即因被第一光致抗蚀剂图形41a覆盖而未被蚀刻的第三铜箔18a构成该第一接点图形31a，该第一接点图形31a与第二胶片16a之间的第三铜箔18a构成完全覆盖该第二胶片16a的第一薄铜层182a；与该第二凹陷198a在平行于该第五铜箔19a的方向上相邻的第五铜箔19a即因被第二光致抗蚀剂图形42a覆盖而未被蚀刻的第五铜箔19a构成该第二接点图形32a，该第二接点图形32a与第三胶片17a之间的第五铜箔19a构成完全覆盖该第三胶片17a的第二薄铜层192a。铜蚀刻液对第三铜箔18a和第五铜箔19a的蚀刻厚度可通过设置蚀刻时间来控制。
最后，去除该第一光致抗蚀剂图形41a和第二光致抗蚀剂图形42a。
步骤四，请参阅图21，在该多个第一导电接点311a上分别植第一焊球21a，在该多个第二导电接点321a上分别植第二焊球22a，该第一导电接点311a和第二导电接点321a分别与第一焊球21a和第二焊球22a数目相同且一一对应。
该第一焊球21a和第二焊球22a的材料一般主要包括锡，该第一焊球21a和第二焊球22a的制作方法相同，本实施例以第一焊球21a的制作方法为例进行说明。该第一焊球21a可以通过模板植球的方法制作，具体包括步骤：先在该多个第一导电接点311a上预植第一焊球21a的位置分别印刷或涂覆助焊剂；然后通过模板将多个焊膏球分别设置在该多个第一导电接点311a相应的位置；最后，将由承载基板10a及其上形成的第一导电接点311a、第二导电接点321a及焊膏球形成的结构整体通过回焊炉，将焊膏球和第一导电接点311a焊接在一起，形成多个第一焊球21a。当然，该第一焊球21a亦可通过其他植球方法形成，如喷印焊膏植球、激光植球等，并不以本实施例为限。
步骤五，请参阅图22，提供第一背胶铜箔(resincoatedcopper,RCC)23a和第二背胶铜箔24a，第一背胶铜箔23a包括第七铜箔231a和涂覆于该第七铜箔231a表面的第一树脂层232a，该第二背胶铜箔24a包括第八铜箔241a和涂覆于该第八铜箔241a表面的第二树脂层242a，依次对齐并压合该第一背胶铜箔23a，形成了第一导电接点311a、第二导电接点321a、第一焊球21a及第二焊球22a的承载基板10a，及第二背胶铜箔24a，使该第一背胶铜箔23a的第一树脂层232a覆盖该第一焊球21a的表面及该第一导电接点311a露出于该第一焊球21a的表面，该第二背胶铜箔24a的第二树脂层242a覆盖该第二焊球22a的表面及该第二导电接点321a露出于该第二焊球22a的表面，该多个第一焊球21a远离该第一导电接点311a的端部均与该第七铜箔231a电接触，该多个第二焊球22a远离该第二导电接点321a的端部均与该第八铜箔241a电接触。
步骤六，请参阅图23，将该第七铜箔231a形成第一导电线路层233a，将该第八铜箔241a形成第二导电线路层243a。
第一导电线路层233a和第二导电线路层243a可以通过影像转移工艺及蚀刻工艺形成。该第一导电线路层233a和第二导电线路层243a均包括多条导电线路。
步骤七，请参阅图24，在该第一导电线路层233a的表面部分区域以及从该第一导电线路层233a露出的该第一树脂层232a表面形成第一防焊层25a，及在该第二导电线路层243a的表面部分区域以及从该第二导电线路层243a露出的该第二树脂层242a表面形成第二防焊层26a，使该第一导电线路层233a上未被第一防焊层25a覆盖的部位构成多个第一电性接触垫234a，及使该第二导电线路层243a上未被第二防焊层26a覆盖的部位构成多个第二电性接触垫244a，从而形成多层基板30a。第一防焊层25a及第二防焊层26a可以通过印刷液态防焊油墨，然后烘烤固化形成。
步骤八，请参阅图25，在第一电性接触垫234a上形成第一金层235a，并在第二电性接触垫244a上形成第二金层245a。第一金层235a和第二金层245a可以通过镀镍金的方式形成，该第一金层235a和第二金层245a用于防止该第一电性接触垫234a和第二电性接触垫244a氧化并利于后续导线键合。
步骤九，请参阅图25及26，沿着产品区域103a与非产品区域104a的交界线，对多层基板30a进行切割以去除非产品区域104a，从而得到相互分离的第一芯片封装基板100a和第二芯片封装基板200a。
在产品区域103a内，第一铜箔13a和第二铜箔14a与第一胶片15a相互结合，第一铜箔基板11a及第二铜箔基板12a并不与第一胶片15a相互结合，当沿着产品区域103a与非产品区域104a的交界线，对多层基板30a进行切割时，第一铜箔基板11a及第二铜箔基板12a均与第一胶片15a相互分离，从而得到两个相互分离的第一芯片封装基板100a和第二芯片封装基板200a。
当第一铜箔基板11a与第二铜箔基板12a之间不设置有第一铜箔13a和第二铜箔14a时，可以采用切割第一胶片15a的方式将第一铜箔基板11a和第二铜箔基板12a相互分离，从而得到相互分离的第一芯片封装基板100a和第二芯片封装基板200a。当第一铜箔基板11a与第二铜箔基板12a之间不设置有第一铜箔13a和第二铜箔14a时，该第一胶片15a为可剥胶时，可采用剥离的方式分离该第一铜箔基板11a和第二铜箔基板12a，从而得到相互分离的第一芯片封装基板100a和第二芯片封装基板200a。
需要说明的是，因为第一芯片封装基板100a和第二芯片封装基板200a已相互分离，因此在后续的制程中，该第一芯片封装基板100a上进行芯片封装的方法与在第二芯片封装基板200a上进行芯片封装的方法可分别进行。因为第一芯片封装基板100a与第二芯片封装基板200a结构相同，且在后续制程中进行芯片封装的方法相同，因此本实施例后续步骤仅对在第一芯片封装基板100a上进行芯片封装的方法进行说明。
步骤十，请参阅图27和28，将芯片40a封装于第一芯片封装基板100a，形成封装体43a。本实施例中，该芯片40a为导线键合(wirebonding)芯片。
将芯片40a封装于第一芯片封装基板100a可采用传统的芯片封装方法，具体可以为：
首先，将芯片40a贴合于第一芯片封装基板100a。本实施例中，芯片40a贴合于第一防焊层25a上。在进行贴合时，可以在第一防焊层25a与芯片40a之间设置胶层403a，从而使得芯片40a较稳定地贴合于第一防焊层25a。
然后，采用导线键合(wirebonding)的方法，连接该芯片40a的每个电极垫与对应的一个第一电性接触垫234a之间形成键合线401a。
最后，在芯片40a及第一芯片封装基板100a上形成封装材料402a，使得所述芯片40a、键合线401a及第一芯片封装基板100a的第一防焊层25a和第一电性接触垫234a完全被封装材料402a覆盖。封装材料402a可以为热固化树脂，如聚酰亚胺树脂(polyimideresin)、环氧树脂(epoxyresin)或有机硅树脂(siliconeresin)等。
步骤十一，请参阅图29，将第一铜箔基板11a和第二胶片16a从封装体43a去除。
可以采用切割第二胶片16a的方式将第一铜箔基板11a与第一薄铜层182a相互分离。当该第二胶片16a为可剥胶时，由于第二胶片16a的可剥性，在外力作用下，可较为容易地将第一铜箔基板11a和第二胶片16a剥离。
步骤十二，请参阅图30，将第一树脂层232a上粘附的第一薄铜层182a去除。
本实施例中，通过微蚀的方式将第一薄铜层182a去除。采用微蚀药液与第一薄铜层182a进行反应，使得第一树脂层232a上粘附的第一薄铜层182a被溶解，从第一树脂层232a表面去除，使得每个第一导电接点311a暴露出。
步骤十三，请参阅图31，在每个第一导电接点311a上形成均形成一个第三焊球27a，以得到一个芯片封装结构300a。本实施例的芯片封装结构300a与第一实施例的芯片封装结构300结构相同。
实际生产中，步骤九中所形成的第一芯片封装基板100a常包括多个连接在一起的芯片封装基板单元，第二芯片封装基板200a也是如此。在第十步至第十三步的制程中，针对该第一芯片封装基板100a的多个芯片封装基板单元的制程同时进行，将第一芯片封装基板100a的多个芯片封装基板单元形成多个芯片封装结构后，再进行切割制程，形成多个分离的芯片封装结构。本实施例中为便于描述，第一芯片封装基板100a和第二芯片封装基板200a仅绘出其中一个芯片封装基板单元。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术构思做出其它各种相应的改变与变形，而所有这些改变与变形都应属于本发明权利要求的保护范围。

Claims (15)

1.一种芯片封装基板的制作方法，包括步骤：
依次堆叠并压合第三铜箔、第二胶片、第一支撑板、第一胶片、第二支撑板、第三胶片及第五铜箔，得到承载基板；
在第三铜箔上形成多个第一导电接点，在第五铜箔上形成多个第二导电接点；
在每个第一导电接点上形成第一焊球，在每个第二导电接点上形成第二焊球；
提供第一背胶铜箔和第二背胶铜箔，该第一背胶铜箔包括第七铜箔层及设置于该第七铜箔层表面的第一树脂层，该第二背胶铜箔包括第八铜箔层及设置于该第八铜箔层表面的第二树脂层；
依次压合该第一背铜箔、该承载基板及该第二背胶铜箔，使该第一树脂层覆盖该第一焊球的表面及该第一导电接点露出于该第一焊球的表面，该第二树脂层覆盖该第二焊球的表面及该第二导电接点露出于该第二焊球的表面，该多个第一焊球远离该第一导电接点的端部均与该第七铜箔电接触，该多个第二焊球远离该第二导电接点的端部均与该第八铜箔电接触；
将该第七铜箔形成第一导电线路层，将该第八铜箔形成第二导电线路层，并在该第一导电线路层和第二导电线路层上分别形成第一防焊层和第二防焊层，该第一防焊层和第二防焊层分别部分覆盖该第一导电线路层和第二导电线路层，露出于该第一防焊层和第二防焊层的第一导电线路层和第二导电线路层分别形成多个第一电性连接垫和多个第二电性连接垫，从而获得多层基板；
在该第一支撑板与第二支撑板之间对该多层基板进行分割，得到相互分离的两个芯片封装基板。
2.如权利要求1所述的芯片封装基板的制作方法，其特征在于，该第一支撑板为第一铜箔基板，该第二支撑板为第二铜箔基板，依次堆叠并压合第三铜箔、第二胶片、第一支撑板、第一胶片、第二支撑板、第三胶片及第五铜箔时，在该第一铜箔基板与该第一胶片之间还设置有第一铜箔，在该第二铜箔基板与该第一胶片之间还设置有第二铜箔，该第一铜箔基板、第一胶片及第二铜箔基板的横截面积相同，该第一铜箔、第二铜箔的横截面积相同，且该第一铜箔的横截面积小于该第一胶片的横截面积，该第一胶片包括中心区及环绕中心区的边缘区，该中心区的横截面积等于该第一铜箔的横截面积；在将该第一胶片压合在第一铜箔基板和第二铜箔基板之间时，同时将该第一铜箔压合在该第一胶片与该第一铜箔基板之间，将该第二铜箔压合在该第一胶片与该第二铜箔基板之间，该第一铜箔和第二铜箔均与该第一胶片的中心区相接触，且使得该第一铜箔在第一铜箔基板表面的正投影、第二铜箔在第一铜箔基板表面的正投影均与中心区在第一铜箔基板表面的正投影重叠，从而使得第一铜箔基板和第二铜箔基板仅通过该第一胶片的边缘区粘结于一起。
3.如权利要求2所述的芯片封装基板的制作方法，其特征在于，该承载基板包括产品区及环绕产品区的废料区，所述产品区与该第一胶片的中心区相对应，且该产品区在该第一铜箔基板表面的正投影位于该中心区在该第一铜箔基板表面的正投影之内，在该第一支撑板与第二支撑板之间对该多层基板进行分割时，沿着产品区与废料区的交界线对多层基板进行切割，以使得产品区与废料区相分离，并使得产品区中的第一铜箔基板与第一铜箔自然脱离，产品区中的第二铜箔基板与第二铜箔自然脱离，去除产品区中自然脱离的第一铜箔、第二铜箔以及其间的第一胶片，从而得到相互分离的两个芯片封装基板。
4.如权利要求1所述的芯片封装基板的制作方法，其特征在于，在形成第一防焊层之后，还在第一电性连接垫表面形成第一金层，在形成第二防焊层之后，还在第二电性连接垫表面形成第二金层。
5.如权利要求1所述的芯片封装基板的制作方法，其特征在于，在该第三铜箔与该第二胶片之间进一步包括第一胶体层和第四铜箔，该第四铜箔粘接于该第二胶片上，该第一胶体层设置于该第三铜箔与该第四铜箔之间，该第四铜箔的厚度大于该第三铜箔的厚度，在该第五铜箔与该第三胶片之间进一步包括第二胶体层和第六铜箔，该第六铜箔粘接于该第三胶片上，该第二胶体层设置于该第五铜箔与该第六铜箔之间，该第六铜箔的厚度大于该第五铜箔的厚度，在第三铜箔和第五铜箔上分别形成多个第一导电接点和多个第二导电接点的方法包括步骤：
在该第三铜箔和第五铜箔的表面分别覆盖第一光致抗蚀刻图形和第二光致抗蚀刻图形，该第一光致抗蚀刻图形和第二光致抗蚀刻图形分别露出部分第三铜箔和部分第五铜箔；
通过电镀的方式，在从该第一光致抗蚀刻图形露出的该第三铜箔的表面形成多个第一导电接点，在从该第二光致抗蚀刻图形露出的该第四铜箔的表面形成多个第二导电接点；及
去除该第一光致抗蚀刻图形和该第二光致抗蚀刻图形。
6.如权利要求5所述的芯片封装基板的制作方法，其特征在于，该第三铜箔和第五铜箔的厚度为5μm，该第四铜箔和第六铜箔的厚度为18μm，该第一胶体层和第二胶体层的厚度范围为2-5μm。
7.如权利要求1所述的芯片封装基板的制作方法，其特征在于，在第三铜箔和第五铜箔上分别形成多个第一导电接点和多个第二导电接点的方法包括步骤：
在该第三铜箔和第五铜箔的表面分别覆盖第一光致抗蚀刻图形和第二光致抗蚀刻图形，该第一光致抗蚀刻图形和第二光致抗蚀刻图形分别露出部分第三铜箔和部分第五铜箔；
蚀刻去除部分厚度的露出于第一光致抗蚀剂图形的第三铜箔，形成图案化的第一凹陷，蚀刻去除部分厚度的露出于第二光致抗蚀剂图形的第五铜箔，形成图案化的第二凹陷，与该第一凹陷在平行于该第三铜箔的方向上相邻的第三铜箔构成多个第一导电接点，该多个第一导电接点与该第二支撑板之间的第三铜箔构成完全覆盖该第二支撑板的第一薄铜层，与该第二凹陷在平行于该第五铜箔的方向上相邻的第五铜箔构成多个第二导电接点，该多个第二导电接点与该第二支撑板之间的第五铜箔构成完全覆盖该第二支撑板的第二薄铜层；及
去除该第一光致抗蚀刻图形和第二光致抗蚀刻图形。
8.一种芯片封装基板，包括：
支撑板；
铜箔层，其通过胶片粘贴于该支撑板的一表面；
多个导电接点，形成于该铜箔层表面；
与该多个导电接点一一对应的第一焊球，该多个第一焊球分别焊接于该多个导电接点上，
树脂层，覆盖于该多个导电接点和第一焊球的表面以及从该多个导电接点露出的该铜箔层的表面；
导电线路层，形成于该树脂层相对于该铜箔层的表面，该导电线路层与该多个第一焊球远离该多个导电接点的端部电接触；及
防焊层，形成于该导电线路层上，覆盖从该导电线路层露出的树脂层的表面并部分覆盖该导电线路层，从该防焊层露出的导电线路层构成多个电性连接垫，该铜箔层为第三铜箔，该多个导电接点为通过电镀的方式形成于该第三铜箔表面的导电接点，该芯片封装基板进一步包括胶体层及第四铜箔，该第四铜箔接触并粘贴于该胶片，该胶体层粘接该第四铜箔和该铜箔层，该第四铜箔的厚度大于该铜箔层的厚度。
9.如权利要求8所述的芯片封装基板，其特征在于，该多个电性连接垫的表面进一步形成有一金层。
10.如权利要求8所述的芯片封装基板，其特征在于，该铜箔层的厚度为5μm，该第四铜箔的厚度为18μm，该胶体层的厚度范围为2-5μm。
11.如权利要求8所述的芯片封装基板，其特征在于，该铜箔层为与该多个导电接点为一体结构的薄铜层，该薄铜层直接接触并粘接于该胶片。
12.如权利要求8所述的芯片封装基板，其特征在于，该支撑板为铜箔基板。
13.一种芯片封装结构的制作方法，包括步骤：
提供如权利要求8所述的芯片封装基板；
在该芯片封装基板的防焊层一侧封装芯片，并使芯片与该多个电性连接垫电连接；及
去除该支撑板、胶片和铜箔层，以露出该多个导电接点，从而形成芯片封装结构。
14.如权利要求13所述的芯片封装结构的制作方法，其特征在于，进一步在该多个导电接点上分别形成第二焊球。
15.如权利要求13所述的芯片封装结构的制作方法，其特征在于，在该芯片封装基板的防焊层一侧封装芯片前，在该多个电性连接垫的表面分别形成金层，在该芯片封装基板的防焊层一侧封装芯片时，该芯片的每个电极垫通过键合线电连接于一个电性连接垫表面的金层，并通过封装材料包覆封装该键合线、芯片及外露的防焊层和金层。
CN201210343444.6A 2012-09-17 2012-09-17 芯片封装基板和结构及其制作方法 Active CN103681384B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201210343444.6A CN103681384B (zh) 2012-09-17 2012-09-17 芯片封装基板和结构及其制作方法
TW101135436A TWI534916B (zh) 2012-09-17 2012-09-26 晶片封裝基板和結構及其製作方法
US13/971,854 US9357647B2 (en) 2012-09-17 2013-08-21 Packaging substrate, method for manufacturing same, and chip packaging body having same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210343444.6A CN103681384B (zh) 2012-09-17 2012-09-17 芯片封装基板和结构及其制作方法

Publications (2)

Publication Number Publication Date
CN103681384A CN103681384A (zh) 2014-03-26
CN103681384B true CN103681384B (zh) 2016-06-01

Family

ID=50274269

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210343444.6A Active CN103681384B (zh) 2012-09-17 2012-09-17 芯片封装基板和结构及其制作方法

Country Status (3)

Country Link
US (1) US9357647B2 (zh)
CN (1) CN103681384B (zh)
TW (1) TWI534916B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9522514B2 (en) 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
CN105097757B (zh) * 2014-04-21 2018-01-16 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及制作方法
CN104078431B (zh) * 2014-06-27 2017-02-01 中国科学院上海微系统与信息技术研究所 双层底充胶填充的铜凸点封装互连结构及方法
CN104617077A (zh) * 2015-01-26 2015-05-13 华为技术有限公司 封装基板和集成电路芯片
CN106163108A (zh) * 2015-04-10 2016-11-23 深圳市安特讯科技有限公司 线路及其制作方法
TWI571994B (zh) * 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
US20170053858A1 (en) * 2015-08-20 2017-02-23 Intel Corporation Substrate on substrate package
US11277909B2 (en) * 2019-08-30 2022-03-15 Ttm Technologies Inc. Three-dimensional circuit assembly with composite bonded encapsulation
CN112517346B (zh) * 2020-11-11 2023-04-25 昆山丘钛光电科技有限公司 整板芯片加工方法及芯片
CN114464719A (zh) * 2022-01-27 2022-05-10 广东芯华微电子技术有限公司 一种微型led封装结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567577A (zh) * 2003-06-10 2005-01-19 矽品精密工业股份有限公司 具有高散热效能的半导体封装件及其制法
CN101515574A (zh) * 2008-02-18 2009-08-26 旭德科技股份有限公司 芯片封装载板、芯片封装体及其制造方法
CN101553094A (zh) * 2008-03-25 2009-10-07 钰桥半导体股份有限公司 具埋藏式金属导通柱的线路板制作方法
CN102270616A (zh) * 2011-08-19 2011-12-07 日月光半导体制造股份有限公司 晶片级封装结构及其制造方法
CN102496581A (zh) * 2011-12-22 2012-06-13 日月光半导体制造股份有限公司 半导体封装结构及其半导体封装基板的制造方法
CN102598324A (zh) * 2009-11-12 2012-07-18 电气化学工业株式会社 发光元件搭载用基板及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
TWI341570B (en) 2006-03-17 2011-05-01 Phoenix Prec Technology Corp Laminated ic packaging substrate and connector structure
US20080188037A1 (en) 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
TW200839999A (en) 2007-03-30 2008-10-01 Phoenix Prec Technology Corp Packaging substrate structure
TWI366905B (en) 2007-11-22 2012-06-21 Packaging substrate structure
TWI356464B (en) 2007-12-03 2012-01-11 Unimicron Technology Corp Method of forming strengthened structure package s
TWI368303B (en) 2007-12-21 2012-07-11 Packaging substrate structure
TWI379393B (en) 2008-05-28 2012-12-11 Unimicron Technology Corp Package substrate and fabrication method thereof
US9559046B2 (en) * 2008-09-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
US8510936B2 (en) * 2009-12-29 2013-08-20 Subtron Technology Co., Ltd. Manufacturing method of package carrier

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1567577A (zh) * 2003-06-10 2005-01-19 矽品精密工业股份有限公司 具有高散热效能的半导体封装件及其制法
CN101515574A (zh) * 2008-02-18 2009-08-26 旭德科技股份有限公司 芯片封装载板、芯片封装体及其制造方法
CN101553094A (zh) * 2008-03-25 2009-10-07 钰桥半导体股份有限公司 具埋藏式金属导通柱的线路板制作方法
CN102598324A (zh) * 2009-11-12 2012-07-18 电气化学工业株式会社 发光元件搭载用基板及其制造方法
CN102270616A (zh) * 2011-08-19 2011-12-07 日月光半导体制造股份有限公司 晶片级封装结构及其制造方法
CN102496581A (zh) * 2011-12-22 2012-06-13 日月光半导体制造股份有限公司 半导体封装结构及其半导体封装基板的制造方法

Also Published As

Publication number Publication date
US9357647B2 (en) 2016-05-31
TWI534916B (zh) 2016-05-21
US20140078706A1 (en) 2014-03-20
CN103681384A (zh) 2014-03-26
TW201413841A (zh) 2014-04-01

Similar Documents

Publication Publication Date Title
CN103681384B (zh) 芯片封装基板和结构及其制作方法
KR101196529B1 (ko) 경연성 기판 및 그 제조 방법
CN103681559B (zh) 芯片封装基板和结构及其制作方法
CN102986314B (zh) 层叠配线基板及其制造方法
TWI507096B (zh) 多層電路板及其製作方法
JP5289832B2 (ja) 半導体装置および半導体装置の製造方法
US9024203B2 (en) Embedded printed circuit board and method for manufacturing same
JPH1056099A (ja) 多層回路基板およびその製造方法
KR20110002807A (ko) 반도체칩 및 포스트를 밀봉하는 밀봉층을 구비하는 반도체장치 및 반도체장치의 제조방법
US20140036465A1 (en) Packaging substrate, method for manufacturing same, and chip packaging body having same
US20140300009A1 (en) Package structure and method for manufacturing same
CN105448856B (zh) 芯片封装结构、制作方法及芯片封装基板
JP2009224415A (ja) 多層配線基板の製造方法、及び多層配線基板の中間製品
EP2141973A1 (en) Method of providing conductive structures in a multi-foil system and multi-foil system comprising same
KR100346899B1 (ko) 반도체장치 및 그 제조방법
CN107770946A (zh) 印刷布线板及其制造方法
CN107770953B (zh) 一种基于可分离铜箔的单面柔性线路板及其贴膜制备方法
JP2008182039A (ja) 多層配線板およびその製造方法
CN103889169B (zh) 封装基板及其制作方法
JP2016197639A (ja) プリント配線板およびその製造方法
CN103779233A (zh) 承载板的制作方法
CN103579009A (zh) 封装基板及其制作方法、芯片封装结构及芯片封装体制作方法
JP6387226B2 (ja) 複合基板
CN104576402A (zh) 封装载板及其制作方法
CN209447195U (zh) 生物识别模组

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20161220

Address after: No. 18, Tengfei Road, Qinhuangdao Economic & Technological Development Zone, Hebei, China

Patentee after: Acer Qinhuangdao Ding Technology Co. Ltd.

Patentee after: Zhen Ding Tech. Co.,Ltd.

Address before: 066000 Qinhuangdao economic and Technological Development Zone, Hebei Tengfei Road, No. 18

Patentee before: Hongqisheng Precision Electronic (Qinhuangdao) Co., Ltd.

Patentee before: Zhen Ding Tech. Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20210702

Address after: 518105 area B, Room 403, block B, Rongchao Binhai building, No. 2021, haixiu Road, n26 District, Haiwang community, Xin'an street, Bao'an District, Shenzhen City, Guangdong Province

Patentee after: Liding semiconductor technology (Shenzhen) Co.,Ltd.

Patentee after: Zhen Ding Technology Co.,Ltd.

Address before: No.18, Tengfei Road, Qinhuangdao Economic and Technological Development Zone, Hebei Province 066004

Patentee before: Qi Ding Technology Qinhuangdao Co.,Ltd.

Patentee before: Zhen Ding Technology Co.,Ltd.

TR01 Transfer of patent right