TWI534916B - 晶片封裝基板和結構及其製作方法 - Google Patents

晶片封裝基板和結構及其製作方法 Download PDF

Info

Publication number
TWI534916B
TWI534916B TW101135436A TW101135436A TWI534916B TW I534916 B TWI534916 B TW I534916B TW 101135436 A TW101135436 A TW 101135436A TW 101135436 A TW101135436 A TW 101135436A TW I534916 B TWI534916 B TW I534916B
Authority
TW
Taiwan
Prior art keywords
copper foil
layer
conductive
chip package
substrate
Prior art date
Application number
TW101135436A
Other languages
English (en)
Other versions
TW201413841A (zh
Inventor
胡竹青
許詩濱
周鄂東
蕭志忍
Original Assignee
臻鼎科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 臻鼎科技股份有限公司 filed Critical 臻鼎科技股份有限公司
Publication of TW201413841A publication Critical patent/TW201413841A/zh
Application granted granted Critical
Publication of TWI534916B publication Critical patent/TWI534916B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/2901Shape
    • H01L2224/29011Shape comprising apertures or cavities
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731Location prior to the connecting process
    • H01L2224/73101Location prior to the connecting process on the same surface
    • H01L2224/73103Bump and layer connectors
    • H01L2224/73104Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

晶片封裝基板和結構及其製作方法
本發明涉及電路板製作領域,尤其涉及一種晶片封裝基板和晶片封裝結構及該晶片封裝基板和晶片封裝結構的製作方法。
晶片封裝基板可為晶片提供電連接、保護、支撐、散熱、組裝等功效,以實現多引腳化,縮小封裝產品體積、改善電性能及散熱性、超高密度或多晶片模組化的目的。
當電子產品的體積日趨縮小,所採用的晶片封裝基板的體積和線路間距也必須隨之減小。習知的晶片封裝基板包括一基底及形成於該基底相對表面的導電線路圖形,基底兩側的導電線路圖形通過導通孔電連接。然而,習知的晶片封裝基板的基底層上需要形成導電孔,以實現導電層間的電導通,然而,形成導電孔的方法一般需電鍍銅,製程複雜且成本較高。
因此,有必要提供一種製程簡單且成本較低的晶片封裝基板和結構及其製作方法。
一種晶片封裝基板的製作方法,包括步驟:依次堆疊並壓合第三銅箔、第二膠片、第一支撐板、第一膠片、第二支撐板、第三膠片及第五銅箔,得到承載基板;在第三銅箔上形成複數第一導電 接點,在第五銅箔上形成複數第二導電接點;在每個第一導電接點上形成第一焊球,在每個第二導電接點上形成第二焊球;提供第一背膠銅箔和第二背膠銅箔,該第一背膠銅箔包括第七銅箔層及設置於該第七銅箔層表面的第一樹脂層,該第二背膠銅箔包括第八銅箔層及設置於該第八銅箔層表面的第二樹脂層;依次壓合該第一背銅箔、該承載基板及該第二銅箔,使該第一樹脂層覆蓋該第一焊球的表面及該第一導電接點露出於該第一焊球的表面,該第二樹脂層覆蓋該第二焊球的表面及該第二導電接點露出於該第二焊球的表面,該複數第一焊球遠離該第一導電接點的端部均與該第七銅箔電接觸,該複數第二焊球遠離該第二導電接點的端部均與該第八銅箔電接觸;將該第七銅箔形成第一導電線路層,將該第八銅箔形成第二導電線路層,並在該第一導電線路層和第二導電線路層上分別形成第一防焊層和第二防焊層,該第一防焊層和第二防焊層分別部分覆蓋該第一導電線路層和第二導電線路層,露出於該第一防焊層和第二防焊層的第一導電線路層和第二導電線路層分別形成複數第一電性接觸墊和複數第二電性接觸墊,從而獲得多層基板;在該第一支撐板與第二支撐板之間對該多層基板進行分割,得到相互分離的兩個晶片封裝基板。
一種晶片封裝基板,包括支撐板、銅箔層、複數導電接點、複數第一焊球、樹脂層、導電線路層及防焊層。該銅箔層通過膠片黏貼於該支撐板的一表面。該複數導電接點形成於該銅箔層表面。該複數第一焊球與該複數導電接點一一對應,該複數第一焊球分別焊接於該複數導電接點上。該樹脂層覆蓋於該複數導電接點和第一焊球的表面以及從該複數導電接點露出的該銅箔層的表面。該導電線路層形成於該樹脂層相對於該銅箔層的表面,該導電線 路層與該複數第一焊球遠離該複數導電接點的端部電接觸。該防焊層形成於該導電線路層上,覆蓋從該導電線路層露出的樹脂層的表面並部分覆蓋該導電線路層,從該防焊層露出的導電線路層構成複數電性接觸墊。
一種晶片封裝結構的製作方法,包括步驟:提供如上所述的晶片封裝基板;在該晶片封裝基板的防焊層一側封裝晶片,並使晶片與該複數電性接觸墊電連接;及去除該支撐板、膠片和銅箔層,以露出該複數導電接點,從而形成晶片封裝結構。
一種晶片封裝結構,包括樹脂層、複數導電接點、導電線路層、複數第一焊球、防焊層及晶片。該複數導電接點嵌設於該樹脂層的一表面內。該導電線路層形成於該樹脂層遠離該複數導電接點的表面。該複數焊球與該複數導電接點一一對應並埋設於該樹脂層內,每個第一焊球的一端焊接於對應的導電接點上,相對的另一端與該導電線路層電連接。該防焊層形成於該導電線路層上,覆蓋從該導電線路層露出的樹脂層的表面並部分覆蓋該導電線路層,從該防焊層露出的導電線路層構成複數電性接觸墊。該晶片封裝於該防焊層一側,並與該複數電性接觸墊電連接。
本實施例的晶片封裝基板和結構及其製作方法由於採用了焊球實現導電接點與導電線路層的電導通,取代了習知技術的導電孔,無需製作導電孔的電鍍等步驟,製程更加簡單,成本更低。
11,11a‧‧‧第一銅箔基板
12,12a‧‧‧第二銅箔基板
13,13a‧‧‧第一銅箔
14,14a‧‧‧第二銅箔
15,15a‧‧‧第一膠片
16,16a‧‧‧第二膠片
17,17a‧‧‧第三膠片
18‧‧‧第一銅箔疊板
19‧‧‧第二銅箔疊板
151,151a‧‧‧中心區
152,152a‧‧‧邊緣區
181,18a‧‧‧第三銅箔
182‧‧‧第四銅箔
183‧‧‧第一膠體層
191,19a‧‧‧第五銅箔
192‧‧‧第六銅箔
193‧‧‧第二膠體層
10,10a‧‧‧承載基板
101,101a‧‧‧第一表面
102,102a‧‧‧第二表面
103,103a‧‧‧產品區域
104,104a‧‧‧非產品區域
31,31a‧‧‧第一接點圖形
32,32a‧‧‧第二接點圖形
311,311a‧‧‧第一導電接點
321,321a‧‧‧第二導電接點
41,41a‧‧‧第一光致抗蝕劑圖形
42,42a‧‧‧第二光致抗蝕劑圖形
21,21a‧‧‧第一焊球
22,22a‧‧‧第二焊球
23,23a‧‧‧第一背膠銅箔
24,24a‧‧‧第二背膠銅箔
231,231a‧‧‧第七銅箔
232,232a‧‧‧第一樹脂層
241,241a‧‧‧第八銅箔
242,242a‧‧‧第二樹脂層
233,233a‧‧‧第一導電線路層
243,243a‧‧‧第二導電線路層
25,25a‧‧‧第一防焊層
26,26a‧‧‧第二防焊層
30,30a‧‧‧多層基板
234,234a‧‧‧第一電性接觸墊
244,244a‧‧‧第二電性接觸墊
235,235a‧‧‧第一金層
245,245a‧‧‧第二金層
100,100a‧‧‧第一晶片封裝基板
200,200a‧‧‧第二晶片封裝基板
40,40a‧‧‧晶片
43,43a‧‧‧封裝體
403,403a‧‧‧膠層
401,401a‧‧‧鍵合線
402,402a‧‧‧封裝材料
27,27a‧‧‧第三焊球
300,300a‧‧‧晶片封裝結構
188a‧‧‧第一凹陷
198a‧‧‧第二凹陷
182a‧‧‧第一薄銅層
192a‧‧‧第二薄銅層
圖1是本發明第一實施例提供的第一銅箔基板、第二銅箔基板、第一銅箔、第二銅箔、第一膠片、第二膠片、第三膠片、第一銅箔疊板及第二銅箔疊板的分解剖視圖。
圖2是圖1中的各層依次堆疊後的剖視圖。
圖3是在圖2中的第一銅箔疊板和第二銅箔疊板上分別形成光致抗蝕劑圖形後的剖視圖。
圖4是在圖3中的第一銅箔疊板和第二銅箔疊板上分別形成接點圖形後的剖視圖。
圖5是將圖4中的光致抗蝕劑圖形去除後的剖視圖。
圖6是在圖5中的接點圖形上形成焊球後的剖視圖。
圖7是在圖6中的接點圖形及第一銅箔疊板和第二銅箔疊板上壓合背膠銅箔後的剖視圖。
圖8是將圖7中背膠銅箔的銅箔層形成導電線路層的剖視圖。
圖9是在圖8中的導電線路層上覆蓋防焊層並露出電性接觸墊後的剖視圖。
圖10是在圖9中的電性接觸墊上形成金層後的剖視圖。
圖11是圖10切割多層基板後得到的第一晶片封裝基板和第二晶片封裝基板的剖面圖。
圖12是在圖11的第一晶片封裝基板上貼合晶片後的剖視圖。
圖13是在圖12中的第一晶片封裝基板上形成封裝材料後的剖視圖。
圖14是將圖13封裝體中的第一銅箔基板、第二膠片及第一銅箔疊板的第四銅箔去除後的剖視圖。
圖15是將圖14中的第一樹脂層上黏附的第三銅箔去除後的剖視圖 。
圖16是在圖15中的導電接點上形成焊球後形成的晶片封裝結構的剖視圖。
圖17是本發明第二實施例提供的第一銅箔基板、第二銅箔基板、第一銅箔、第二銅箔、第一膠片、第二膠片、第三膠片、第三銅箔及第五銅箔的分解剖視圖。
圖18是圖17中的各層依次堆疊後的剖視圖。
圖19是在圖18中的第三銅箔和第五銅箔上分別形成光致抗蝕劑圖形後的剖視圖。
圖20是將圖19中的第三銅箔和第五銅箔蝕刻形成接點圖形後並去除光致抗蝕劑圖形後的剖視圖。
圖21是在圖20中的接點圖形上形成焊球後的剖視圖。
圖22是在圖21中的接點圖形及第一薄銅層和第二薄銅層上壓合背膠銅箔後的剖視圖。
圖23是將圖22中背膠銅箔的銅箔層形成導電線路層的剖視圖。
圖24是在圖23中的導電線路層上覆蓋防焊層並露出電性接觸墊後的剖視圖。
圖25是在圖24中的電性接觸墊上形成金層後的剖視圖。
圖26是切割圖25的多層基板後得到的第一晶片封裝基板和第二晶片封裝基板的剖面圖。
圖27是在圖26的第一晶片封裝基板上貼合晶片後的剖視圖。
圖28是在圖27中的第一晶片封裝基板上形成封裝材料後的剖視圖。
圖29是將圖28封裝體中的第一銅箔基板和第二膠片去除後剖視圖。
圖30是將圖29中的第一樹脂層上黏附的第一薄銅層去除後的剖視圖。
圖31是在圖30中的導電接點上形成焊球後形成的晶片封裝結構的剖視圖。
請參閱圖1至16,本發明實施例提供一種晶片封裝結構的製作方法,包括如下步驟:
第一步,請參閱圖1,提供第一銅箔基板11、第二銅箔基板12、第一銅箔13、第二銅箔14、第一膠片15、第二膠片16、第三膠片17、第一銅箔疊板18及第二銅箔疊板19。
第一銅箔基板11和第二銅箔基板12均為雙面覆銅基板,均包括上下兩層銅箔層及位於兩銅箔層之間的絕緣層。
第一銅箔基板11、第二銅箔基板12、第一膠片15、第二膠片16及第三膠片17的形狀及大小均相同。第一銅箔13和第二銅箔14的形狀與第一銅箔基板11的形狀相同,第一銅箔13和第二銅箔14的尺寸小於第一銅箔基板11的尺寸。具體的,第一銅箔13和第二銅箔14的橫截面積小於第一銅箔基板11的橫截面積。第一膠片15包括中心區151及環繞中心區151的邊緣區152。中心區151的形狀與第一銅箔13和第二銅箔14形狀相同,第一銅箔13和第二銅箔14的尺 寸略大於中心區151。
該第一銅箔疊板18包括第三銅箔181、第四銅箔182及設置於第三銅箔181與第四銅箔182之間的第一膠體層183。該第三銅箔181的厚度小於該第四銅箔182的厚度,優選地,該第三銅箔181的厚度為5微米(μm),該第四銅箔182的厚度為18μm,該第一膠體層183的厚度範圍為2-5μm。該第一膠體層183一般為可剝膠,以利於後續該第四銅箔182與第三銅箔181的相互剝離。該第二銅箔疊板19與該第一銅箔疊板18的結構相同,該第二銅箔疊板19包括分別與第三銅箔181、第四銅箔182及第一膠體層183對應的第五銅箔191、第六銅箔192及第二膠體層193。
本實施例中,第一銅箔基板11和第二銅箔基板12的絕緣層均為FR4環氧玻璃布層壓板製成。第一膠片15、第二膠片16及第三膠片17為FR4環氧玻璃布半固化膠片。
第二步,請參閱圖2,依次堆疊並一次壓合第一銅箔疊板18、第二膠片16、第一銅箔基板11、第一銅箔13、第一膠片15、第二銅箔14、第二銅箔基板12、第三膠片17及第二銅箔疊板19成為一個整體,且該第一銅箔疊板18的第四銅箔182與該第二膠片16相鄰,該第二銅箔疊板19的第六銅箔192與該第三膠片17相鄰,得到承載基板10。
堆疊該第一銅箔疊板18、第二膠片16、第一銅箔基板11、第一銅箔13、第一膠片15、第二銅箔14、第二銅箔基板12、第三膠片17及第二銅箔疊板19時,使得第一銅箔疊板18、第二膠片16、第一銅箔基板11、第一銅箔13、第一膠片15、第二銅箔14、第二銅箔基板12、第三膠片17及第二銅箔疊板19中心相互對齊。由於第一 銅箔13和第二銅箔14的尺寸小於第一銅箔基板11、第二銅箔基板12及第一膠片15的尺寸,第一銅箔13和第二銅箔14分別與第一膠片15的中心區151相對應。在進行壓合時,第一膠片15的邊緣區152的兩側分別與第一銅箔基板11和第二銅箔基板12相互結合,第一膠片15的中心區151的兩側分別與第一銅箔13和第二銅箔14相互結合,第一膠片15的中心區151並不與第一銅箔基板11和第二銅箔基板12相互結合。
承載基板10具有相對的第一表面101和第二表面102,其中第一表面101為第一銅箔疊板18的第三銅箔181的表面,第二表面102為第二銅箔疊板19的第五銅箔191的表面。
承載基板10具有產品區域103及環繞產品區域103的非產品區域104。產品區域103的橫截面積小於第一銅箔13的橫截面積。產品區域103在第一銅箔基板11表面的正投影位於第一銅箔13在第一銅箔基板11表面的正投影內。
可以理解的是,承載基板10也可以不包括第一銅箔13和第二銅箔14,第一銅箔基板11和第二銅箔基板12通過第一膠片15結合,此時該第一膠片15可以為可剝膠。該第一銅箔基板11和第二銅箔基板12在後續的製程中起到支撐作用,其可以替換為其他支撐板,如PI、玻璃纖維層壓布或金屬如銅等。
第三步,請參閱圖3-5,在第三銅箔181的第一表面101上形成第一接點圖形31,在第五銅箔191上形成第二接點圖形32。第一接點圖形31包括複數第一導電接點311,第二接點圖形32包括複數第二導電接點321。
第一接點圖形31和第二接點圖形32的形成可以採用如下方法:首先,請參閱圖3,在第一表面101形成第一光致抗蝕劑圖形41,在第二表面102形成第二光致抗蝕劑圖形42。具體的,可以先通過貼合幹膜或者印刷液態感光油墨形成覆蓋整個第一表面101和第二表面102的光致抗蝕劑層。然後,通過曝光及顯影選擇性去除部分所述光致抗蝕劑層後形成第一光致抗蝕劑圖形41和第二光致抗蝕劑圖形42。
然後,請參閱圖4,通過電鍍方式,在從第一光致抗蝕劑圖形41露出的第一表面101形成第一接點圖形31,在從第二光致抗蝕劑圖形42露出的第一表面101形成第二接點圖形32。
最後,請參閱圖5,去除第一光致抗蝕劑圖形41和第二光致抗蝕劑圖形42。
本實施例中,可以採用剝膜液與第一光致抗蝕劑圖形41和第二光致抗蝕劑圖形42發生反應,從而使得第一光致抗蝕劑圖形41從第一表面101脫離,第二光致抗蝕劑圖形42從第二表面102脫離。
第一接點圖形31及第二接點圖形32均位於產品區域103內。
第四步,請參閱圖6,在該複數第一導電接點311上分別植第一焊球21,在該複數第二導電接點321上分別植第二焊球22,該第一導電接點311和第二導電接點321分別與第一焊球21和第二焊球22數目相同且一一對應。
該第一焊球21和第二焊球22的材料一般主要包括錫,該第一焊球21和第二焊球22的製作方法相同,本實施例以第一焊球21的製作方法為例進行說明。該第一焊球21可以通過範本植球的方法製作 ,具體包括步驟:先在該複數第一導電接點311上預植第一焊球21的位置分別印刷或塗覆助焊劑;然後通過範本將複數焊膏球分別設置在該複數第一導電接點311相應的位置;最後,將由承載基板10及其上形成的第一導電接點311、第二導電接點321及焊膏球形成的結構整體通過回焊爐,將焊膏球和第一導電接點311焊接在一起,形成複數第一焊球21。當然,該第一焊球21亦可通過其他植球方法形成,如噴印焊膏植球、雷射植球等,並不以本實施例為限。
第五步,請參閱圖7,提供第一背膠銅箔(resin coated copper,RCC)23和第二背膠銅箔24,第一背膠銅箔23包括第七銅箔231和塗覆於該第七銅箔231表面的第一樹脂層232,該第二背膠銅箔24包括第八銅箔241和塗覆於該第八銅箔241表面的第二樹脂層242,依次對齊並壓合該第一背膠銅箔23,形成了第一導電接點311、第二導電接點321、第一焊球21及第二焊球22的承載基板10,及第二背膠銅箔24,使該第一背膠銅箔23的第一樹脂層232覆蓋該第一焊球21的表面及該第一導電接點311露出於該第一焊球21的表面,該第二背膠銅箔24的第二樹脂層242覆蓋該第二焊球22的表面及該第二導電接點321露出於該第二焊球22的表面,該複數第一焊球21遠離該第一導電接點311的端部均與該第七銅箔231電接觸,該複數第二焊球22遠離該第二導電接點321的端部均與該第八銅箔241電接觸。
第六步,請參閱圖8,將該第七銅箔231形成第一導電線路層233,將該第八銅箔241形成第二導電線路層243。
第一導電線路層233和第二導電線路層243可以通過影像轉移工藝 及蝕刻工藝形成。該第一導電線路層233和第二導電線路層243均包括複數條導電線路。
第七步,請參閱圖9,在該第一導電線路層233的表面部分區域以及從該第一導電線路層233露出的該第一樹脂層232表面形成第一防焊層25,及在該第二導電線路層243的表面部分區域以及從該第二導電線路層243露出的該第二樹脂層242表面形成第二防焊層26,使該第一導電線路層233上未被第一防焊層25覆蓋的部位構成複數第一電性接觸墊234,及使該第二導電線路層243上未被第二防焊層26覆蓋的部位構成複數第二電性接觸墊244,從而形成多層基板30。第一防焊層25及第二防焊層26可以通過印刷液態防焊油墨,然後烘烤固化形成。
第八步,請參閱圖10,在第一電性接觸墊234上形成第一金層235,並在第二電性接觸墊244上形成第二金層245。第一金層235和第二金層245可以通過鍍鎳金的方式形成,該第一金層235和第二金層245用於防止該第一電性接觸墊234和第二電性接觸墊244氧化並利於後續導線鍵合。
第九步,請參閱圖11,沿著產品區域103與非產品區域104的交界線,對多層基板30進行切割以去除非產品區域104,從而得到相互分離的第一晶片封裝基板100和第二晶片封裝基板200。
在產品區域103內,第一銅箔13和第二銅箔14與第一膠片15相互結合,第一銅箔基板11及第二銅箔基板12並不與第一膠片15相互結合,當沿著產品區域103與非產品區域104的交界線,對多層基板30進行切割時,第一銅箔基板11及第二銅箔基板12均與第一膠片15相互分離,從而得到兩個相互分離的第一晶片封裝基板100 和第二晶片封裝基板200。
當第一銅箔基板11與第二銅箔基板12之間不設置有第一銅箔13和第二銅箔14時,可以採用切割第一膠片15的方式將第一銅箔基板11和第二銅箔基板12相互分離,從而得到相互分離的第一晶片封裝基板100和第二晶片封裝基板200。當第一銅箔基板11與第二銅箔基板12之間不設置有第一銅箔13和第二銅箔14時,該第一膠片15為可剝膠時,可採用剝離的方式分離該第一銅箔基板11和第二銅箔基板12,從而得到相互分離的第一晶片封裝基板100和第二晶片封裝基板200。
需要說明的是,因為第一晶片封裝基板100和第二晶片封裝基板200已相互分離,因此在後續的製程中,該第一晶片封裝基板100上進行晶片封裝的方法與在第二晶片封裝基板200上進行晶片封裝的方法可分別進行。因為第一晶片封裝基板100與第二晶片封裝基板200結構相同,且在後續製程中進行晶片封裝的方法相同,因此本實施例後續步驟僅對在第一晶片封裝基板100上進行晶片封裝的方法進行說明。
第十步,請參閱圖12和13,將晶片40封裝於第一晶片封裝基板100,形成封裝體43。本實施例中,該晶片40為導線鍵合(wire bonding)晶片。
將晶片40封裝於第一晶片封裝基板100可採用傳統的晶片封裝方法,具體可以為:首先,請參閱圖12,將晶片40貼合於第一晶片封裝基板100。本實施例中,晶片40貼合於第一防焊層25上。在進行貼合時,可以 在第一防焊層25與晶片40之間設置膠層403,從而使得晶片40較穩定地貼合於第一防焊層25。
然後,採用導線鍵合(wire bonding)的方法,連接該晶片40的每個電極墊與對應的一個第一電性接觸墊234之間形成鍵合線401。
最後,請參閱圖13,在晶片40及第一晶片封裝基板100上形成封裝材料402,使得所述晶片40、鍵合線401及第一晶片封裝基板100的第一防焊層25和第一電性接觸墊234完全被封裝材料402覆蓋。封裝材料402可以為熱固化樹脂,如聚醯亞胺樹脂(polyimide resin)、環氧樹脂(epoxy resin)或有機矽樹脂(silicone resin)等。
第十一步,請參閱圖14,將第一銅箔基板11、第二膠片16及第一銅箔疊板18的第四銅箔182從封裝體43去除。
由於第三銅箔181的厚度很小,與第四銅箔182及第一樹脂層232的結合力較小,因此第三銅箔181具有可剝離特性。當第一膠體層183為可剝膠時,第三銅箔181則具有更好的可剝離特性。在外力作用下,可將第一銅箔基板11、第二膠片16及第四銅箔182整體與第三銅箔181分離,從而將第一銅箔基板11、第二膠片16及第四銅箔182從封裝體43去除。
第十二步,請參閱圖15,將第一樹脂層232上黏附的第三銅箔181去除。
本實施例中,通過微蝕的方式將第一樹脂層232上還剩餘有部分黏附的第三銅箔181去除。採用微蝕藥液與第一樹脂層232上剩餘有部分黏附的第三銅箔181進行反應,使得第一樹脂層232剩餘有 部分黏附的第三銅箔181被溶解,從第一樹脂層232表面去除,使得每個第一導電接點311暴露出。
第十三步,請參閱圖16,在每個第一導電接點311上均形成一個第三焊球27,以得到一個晶片封裝結構300。
請參閱圖16,本技術方案提供的晶片封裝結構300包括第一樹脂層232、第一接點圖形31、第一導電線路層233、複數第一焊球21、第一防焊層25、晶片40、多根鍵合線401、封裝材料402及第三焊球27。該第一接點圖形31和第一導電線路層233位於該第一樹脂層232的相對兩側,該第一接點圖形31嵌設於該第一樹脂層232的其中一表面,該第一導電線路層233設置於該第一樹脂層232相對於的另一表面。該第一接點圖形31包括複數第一導電接點311,該複數第一導電接點311分別通過該複數埋設於該第一樹脂層232的第一焊球21電連接,該複數第一焊球21與該複數第一導電接點311一一對應,每個第一焊球21的相對兩端分別與該第一導電線路層233和對應的第一導電接點311電接觸,以使該第一導電線路層233與該複數第一導電接點311電連接。第一防焊層25形成於該第一導電線路層233上,該第一防焊層25覆蓋部分該第一導電線路層233及該第一導電線路層233的導電線路之間的該第一樹脂層232表面,使部分該第一導電線路層233從該第一防焊層25露出,構成複數第一電性接觸墊234,每個第一電性接觸墊234上形成有第一金層235。該晶片40通過一膠層403固定於該第一防焊層25表面,該晶片40通過該多根鍵合線401與該第一電性接觸墊234電連接,該鍵合線401的材料一般為金。該封裝材料402包覆封裝該鍵合線401、晶片40及第一晶片封裝基板100外露的第一防焊層 25和第一金層235。該複數第三焊球27與該複數第一導電接點311一一對應,分別焊接於對應該第一導電接點311上。
實際生產中,第九步中所形成的第一晶片封裝基板100常包括複數連接在一起的晶片封裝基板單元,第二晶片封裝基板200也是如此。在第十步至第十三步的製程中,針對該複數晶片封裝基板單元的製程同時進行,將第一晶片封裝基板100的複數晶片封裝基板單元形成複數晶片封裝結構後,再進行切割製程,形成複數分離的晶片封裝結構。本實施例中為便於描述,第一晶片封裝基板100和第二晶片封裝基板200僅繪出其中一個晶片封裝基板單元。
本實施例的晶片封裝結構300及其製作方法由於採用了第一焊球21實現第一導電接點311與第一導電線路層233的電導通,取代了習知技術的導電孔,無需製作導電孔的電鍍等步驟,製程更加簡單,成本更低。
請參閱圖17至31,本發明第二實施例提供一種晶片封裝結構的製作方法,包括如下步驟:
步驟一,請參閱圖17,提供第一銅箔基板11a、第二銅箔基板12a、第一銅箔13a、第二銅箔14a、第一膠片15a、第二膠片16a、第三膠片17a、第三銅箔18a及第五銅箔19a。
第一銅箔基板11a和第二銅箔基板12a均為雙面覆銅基板,均包括上下兩層銅箔層及位於兩銅箔層之間的絕緣層。
第一銅箔基板11a、第二銅箔基板12a、第一膠片15a、第二膠片16a及第三膠片17a的形狀及大小均相同。第一銅箔13a和第二銅 箔14a的形狀與第一銅箔基板11a的形狀相同,第一銅箔13a和第二銅箔14a的尺寸小於第一銅箔基板11a的尺寸。具體的,第一銅箔13a和第二銅箔14a的橫截面積小於第一銅箔基板11a的橫截面積。第一膠片15a包括中心區151a及環繞中心區151a的邊緣區152a。中心區151a的形狀與第一銅箔13a和第二銅箔14a形狀相同,第一銅箔13a和第二銅箔14a的尺寸略大於中心區151a。
優選地,該第三銅箔18a及第五銅箔19a的厚度大於或等於18μm。
本實施例中,第一銅箔基板11a和第二銅箔基板12a的絕緣層均為FR4環氧玻璃布層壓板製成。第一膠片15a為FR4環氧玻璃布半固化膠片。第二膠片16a和第三膠片17a優選為可剝膠片。當然,該第二膠片16a和第三膠片17a也可以為FR4環氧玻璃布半固化膠片。
步驟二,請參閱圖18,依次堆疊並一次壓合第三銅箔18a、第二膠片16a、第一銅箔基板11a、第一銅箔13a、第一膠片15a、第二銅箔14a、第二銅箔基板12a、第三膠片17a及第五銅箔19a成為一個整體,得到承載基板10a。
堆疊該第三銅箔18a、第二膠片16a、第一銅箔基板11a、第一銅箔13a、第一膠片15a、第二銅箔14a、第二銅箔基板12a、第三膠片17a及第五銅箔19a時,使得第三銅箔18a、第二膠片16a、第一銅箔基板11a、第一銅箔13a、第一膠片15a、第二銅箔14a、第二銅箔基板12a、第三膠片17a及第五銅箔19a中心相互對齊。由於第一銅箔13a和第二銅箔14a的尺寸小於第一銅箔基板11a、第二銅箔基板12a及第一膠片15a的尺寸,第一銅箔13a和第二銅箔14a 分別與第一膠片15a的中心區151a相對應。在進行壓合時,第一膠片15a的邊緣區152a的兩側分別與第一銅箔基板11a和第二銅箔基板12a相互結合,第一膠片15a的中心區151a的兩側分別與第一銅箔13a和第二銅箔14a相互結合,第一膠片15a的中心區151a並不與第一銅箔基板11a和第二銅箔基板12a相互結合。
承載基板10a具有相對的第一表面101a和第二表面102a,其中第一表面101a和第二表面102a分別為第三銅箔18a和第五銅箔19a的表面。
承載基板10a具有產品區域103a及環繞產品區域103a的非產品區域104a。產品區域103a的橫截面積小於第一銅箔13a的橫截面積。產品區域103a在第一銅箔基板11a表面的正投影位於第一銅箔13a在第一銅箔基板11a表面的正投影內。
可以理解的是,承載基板10a也可以不包括第一銅箔13a和第二銅箔14a,第一銅箔基板11a和第二銅箔基板12a通過第一膠片15a結合,此時該第一膠片15a也可以為可剝膠。該第一銅箔基板11和第二銅箔基板12在後續的製程中起到支撐作用,其可以替換為其他支撐板,如PI、玻璃纖維層壓布或金屬如銅等。
步驟三,請參閱圖19-20,在第三銅箔18a上形成第一接點圖形31a,在第五銅箔19a上形成第二接點圖形32a。第一接點圖形31a包括複數第一導電接點311a,第二接點圖形32a包括複數第二導電接點321a。
第一接點圖形31a和第二接點圖形32a的形成可以採用如下方法:首先,請參閱圖19,在第一表面101a形成第一光致抗蝕劑圖形 41a,在第二表面102a形成第二光致抗蝕劑圖形42a。具體的,可以先通過貼合幹膜或者印刷液態感光油墨形成覆蓋整個第一表面101a和第二表面102a的光致抗蝕劑層。然後,通過曝光及顯影選擇性去除部分所述光致抗蝕劑層後形成第一光致抗蝕劑圖形41a和第二光致抗蝕劑圖形42a。
然後,請參閱圖20,利用銅蝕刻液進行蝕刻,去除部分厚度的露出於第一光致抗蝕劑圖形41a的第三銅箔18a,形成圖案化的第一凹陷188a,並去除部分厚度的露出於第二光致抗蝕劑圖形42a的第五銅箔19a,形成圖案化的第二凹陷198a。本實施例中,蝕刻去除的第三銅箔18a的厚度為第三銅箔18a總厚度的1/2,蝕刻去除的第五銅箔19a的厚度為第五銅箔19a總厚度的1/2,即第一凹陷188a的深度為第三銅箔18a的總厚度的1/2,第二凹陷198a的深度為第五銅箔19a的總厚度的1/2。與該第一凹陷188a在平行於該第三銅箔18a的方向上相鄰的第三銅箔18a即因被第一光致抗蝕劑圖形41a覆蓋而未被蝕刻的第三銅箔18a構成該第一接點圖形31a,該第一接點圖形31a與第二膠片16a之間的第三銅箔18a構成完全覆蓋該第二膠片16a的第一薄銅層182a;與該第二凹陷198a在平行於該第五銅箔19a的方向上相鄰的第五銅箔19a即因被第二光致抗蝕劑圖形42a覆蓋而未被蝕刻的第五銅箔19a構成該第二接點圖形32a,該第二接點圖形32a與第三膠片17a之間的第五銅箔19a構成完全覆蓋該第三膠片17a的第二薄銅層192a。銅蝕刻液對第三銅箔18a和第五銅箔19a的蝕刻厚度可通過設置蝕刻時間來控制。
最後,去除該第一光致抗蝕劑圖形41a和第二光致抗蝕劑圖形42a 。
步驟四,請參閱圖21,在該複數第一導電接點311a上分別植第一焊球21a,在該複數第二導電接點321a上分別植第二焊球22a,該第一導電接點311a和第二導電接點321a分別與第一焊球21a和第二焊球22a數目相同且一一對應。
該第一焊球21a和第二焊球22a的材料一般主要包括錫,該第一焊球21a和第二焊球22a的製作方法相同,本實施例以第一焊球21a的製作方法為例進行說明。該第一焊球21a可以通過範本植球的方法製作,具體包括步驟:先在該複數第一導電接點311a上預植第一焊球21a的位置分別印刷或塗覆助焊劑;然後通過範本將複數焊膏球分別設置在該複數第一導電接點311a相應的位置;最後,將由承載基板10a及其上形成的第一導電接點311a、第二導電接點321a及焊膏球形成的結構整體通過回焊爐,將焊膏球和第一導電接點311a焊接在一起,形成複數第一焊球21a。當然,該第一焊球21a亦可通過其他植球方法形成,如噴印焊膏植球、雷射植球等,並不以本實施例為限。
步驟五,請參閱圖22,提供第一背膠銅箔(resin coated copper,RCC)23a和第二背膠銅箔24a,第一背膠銅箔23a包括第七銅箔231a和塗覆於該第七銅箔231a表面的第一樹脂層232a,該第二背膠銅箔24a包括第八銅箔241a和塗覆於該第八銅箔241a表面的第二樹脂層242a,依次對齊並壓合該第一背膠銅箔23a,形成了第一導電接點311a、第二導電接點321a、第一焊球21a及第二焊球22a的承載基板10a,及第二背膠銅箔24a,使該第一背膠銅箔23a的第一樹脂層232a覆蓋該第一焊球21a的表面及該第一導 電接點311a露出於該第一焊球21a的表面,該第二背膠銅箔24a的第二樹脂層242a覆蓋該第二焊球22a的表面及該第二導電接點321a露出於該第二焊球22a的表面,該複數第一焊球21a遠離該第一導電接點311a的端部均與該第七銅箔231a電接觸,該複數第二焊球22a遠離該第二導電接點321a的端部均與該第八銅箔241a電接觸。
步驟六,請參閱圖23,將該第七銅箔231a形成第一導電線路層233a,將該第八銅箔241a形成第二導電線路層243a。
第一導電線路層233a和第二導電線路層243a可以通過影像轉移工藝及蝕刻工藝形成。該第一導電線路層233a和第二導電線路層243a均包括複數條導電線路。
步驟七,請參閱圖24,在該第一導電線路層233a的表面部分區域以及從該第一導電線路層233a露出的該第一樹脂層232a表面形成第一防焊層25a,及在該第二導電線路層243a的表面部分區域以及從該第二導電線路層243a露出的該第二樹脂層242a表面形成第二防焊層26a,使該第一導電線路層233a上未被第一防焊層25a覆蓋的部位構成複數第一電性接觸墊234a,及使該第二導電線路層243a上未被第二防焊層26a覆蓋的部位構成複數第二電性接觸墊244a,從而形成多層基板30a。第一防焊層25a及第二防焊層26a可以通過印刷液態防焊油墨,然後烘烤固化形成。
步驟八,請參閱圖25,在第一電性接觸墊234a上形成第一金層235a,並在第二電性接觸墊244a上形成第二金層245a。第一金層235a和第二金層245a可以通過鍍鎳金的方式形成,該第一金層235a和第二金層245a用於防止該第一電性接觸墊234a和第二電性 接觸墊244a氧化並利於後續導線鍵合。
步驟九,請參閱圖25及26,沿著產品區域103a與非產品區域104a的交界線,對多層基板30a進行切割以去除非產品區域104a,從而得到相互分離的第一晶片封裝基板100a和第二晶片封裝基板200a。
在產品區域103a內,第一銅箔13a和第二銅箔14a與第一膠片15a相互結合,第一銅箔基板11a及第二銅箔基板12a並不與第一膠片15a相互結合,當沿著產品區域103a與非產品區域104a的交界線,對多層基板30a進行切割時,第一銅箔基板11a及第二銅箔基板12a均與第一膠片15a相互分離,從而得到兩個相互分離的第一晶片封裝基板100a和第二晶片封裝基板200a。
當第一銅箔基板11a與第二銅箔基板12a之間不設置有第一銅箔13a和第二銅箔14a時,可以採用切割第一膠片15a的方式將第一銅箔基板11a和第二銅箔基板12a相互分離,從而得到相互分離的第一晶片封裝基板100a和第二晶片封裝基板200a。當第一銅箔基板11a與第二銅箔基板12a之間不設置有第一銅箔13a和第二銅箔14a時,該第一膠片15a為可剝膠時,可採用剝離的方式分離該第一銅箔基板11a和第二銅箔基板12a,從而得到相互分離的第一晶片封裝基板100a和第二晶片封裝基板200a。
需要說明的是,因為第一晶片封裝基板100a和第二晶片封裝基板200a已相互分離,因此在後續的製程中,該第一晶片封裝基板100a上進行晶片封裝的方法與在第二晶片封裝基板200a上進行晶片封裝的方法可分別進行。因為第一晶片封裝基板100a與第二晶片封裝基板200a結構相同,且在後續製程中進行晶片封裝的方法 相同,因此本實施例後續步驟僅對在第一晶片封裝基板100a上進行晶片封裝的方法進行說明。
步驟十,請參閱圖27和28,將晶片40a封裝於第一晶片封裝基板100a,形成封裝體43a。本實施例中,該晶片40a為導線鍵合(wire bonding)晶片。
將晶片40a封裝於第一晶片封裝基板100a可採用傳統的晶片封裝方法,具體可以為:首先,將晶片40a貼合於第一晶片封裝基板100a。本實施例中,晶片40a貼合於第一防焊層25a上。在進行貼合時,可以在第一防焊層25a與晶片40a之間設置膠層403a,從而使得晶片40a較穩定地貼合於第一防焊層25a。
然後,採用導線鍵合(wire bonding)的方法,連接該晶片40a的每個電極墊與對應的一個第一電性接觸墊234a之間形成鍵合線401a。
最後,在晶片40a及第一晶片封裝基板100a上形成封裝材料402a,使得所述晶片40a、鍵合線401a及第一晶片封裝基板100a的第一防焊層25a和第一電性接觸墊234a完全被封裝材料402a覆蓋。封裝材料402a可以為熱固化樹脂,如聚醯亞胺樹脂(polyimide resin)、環氧樹脂(epoxy resin)或有機矽樹脂(silicone resin)等。
步驟十一,請參閱圖29,將第一銅箔基板11a和第二膠片16a從封裝體43a去除。
可以採用切割第二膠片16a的方式將第一銅箔基板11a與第一薄銅 層182a相互分離。當該第二膠片16a為可剝膠時,由於第二膠片16a的可剝性,在外力作用下,可較為容易地將第一銅箔基板11a和第二膠片16a剝離。
步驟十二,請參閱圖30,將第一樹脂層232a上黏附的第一薄銅層182a去除。
本實施例中,通過微蝕的方式將第一薄銅層182a去除。採用微蝕藥液與第一薄銅層182a進行反應,使得第一樹脂層232a上黏附的第一薄銅層182a被溶解,從第一樹脂層232a表面去除,使得每個第一導電接點311a暴露出。
步驟十三,請參閱圖31,在每個第一導電接點311a上形成均形成一個第三焊球27a,以得到一個晶片封裝結構300a。本實施例的晶片封裝結構300a與第一實施例的晶片封裝結構300結構相同。
實際生產中,步驟九中所形成的第一晶片封裝基板100a常包括複數連接在一起的晶片封裝基板單元,第二晶片封裝基板200a也是如此。在第十步至第十三步的製程中,針對該第一晶片封裝基板100a的複數晶片封裝基板單元的製程同時進行,將第一晶片封裝基板100a的複數晶片封裝基板單元形成複數晶片封裝結構後,再進行切割製程,形成複數分離的晶片封裝結構。本實施例中為便於描述,第一晶片封裝基板100a和第二晶片封裝基板200a僅繪出其中一個晶片封裝基板單元。
綜上所述,本發明符合發明專利要件,爰依法提出專利申請。惟,以上所述者僅為本發明之較佳實施例,舉凡熟悉本案技藝之人士,於爰依本發明精神所作之等效修飾或變化,皆應涵蓋於以下 之申請專利範圍內。
300‧‧‧晶片封裝結構
40‧‧‧晶片
401‧‧‧鍵合線
402‧‧‧封裝材料
25‧‧‧第一防焊層
235‧‧‧第一金層
234‧‧‧第一電性接觸墊
21‧‧‧第一焊球
311‧‧‧第一導電接點
27‧‧‧第三焊球
232‧‧‧第一樹脂層

Claims (10)

  1. 一種晶片封裝基板的製作方法,包括步驟:提供一第三銅箔,將所述第三銅箔承載於一第一支撐板上;在所述第三銅箔遠離所述第一支撐板的表面形成多個第一導電接點;在每個第一導電接點上形成第一焊球;提供第七銅箔層及第一樹脂層,將該第七銅箔層、第一樹脂層及該第三銅箔壓合在一起,使該第一樹脂層覆蓋該第一焊球的表面、該第一導電接點露出於該第一焊球的表面及該第三銅箔露出於該第一導電接點的表面,該多個第一焊球遠離該第一導電接點的端部均與該第七銅箔電接觸;將該第七銅箔形成第一導電線路層,並在該第一導電線路層遠離該第一支撐板的一側形成第一防焊層,該第一防焊層部分覆蓋該第一導電線路層,露出於該第一防焊層的第一導電線路層形成多個第一電性接觸墊,從而形成晶片封裝基板。
  2. 如請求項1所述的晶片封裝基板的製作方法,其中,在該第三銅箔表面形成多個第一導電接點的方法包括步驟:在該第三銅箔的表面覆蓋第一光致抗蝕刻圖形,該第一光致抗蝕刻圖形露出部分第三銅箔;通過電鍍的方式,在從該第一光致抗蝕刻圖形露出的該第三銅箔的表面形成多個第一導電接點;或,蝕刻去除部分厚度的露出於第一光致抗蝕劑圖形的第三銅箔,形成圖案化的第一凹陷,與該第一凹陷相鄰的第三銅箔構成多個第一導電接點;及去除該第一光致抗蝕刻圖形。
  3. 一種晶片封裝基板,包括:第一支撐板;第三銅箔層,承載於該第一支撐板上;多個第一導電接點,形成於該第三銅箔層遠離該第一支撐板的表面;與該多個第一導電接點一一對應的第一焊球,該多個第一焊球分別焊接於該多個導電接點上,第一樹脂層,覆蓋於該多個第一焊球的表面、該第一導電接點露出於該第一焊球的表面及該第三銅箔露出於該第一導電接點的表面;第一導電線路層,形成於該第一樹脂層遠離該第三銅箔層的表面,該第一導電線路層與該多個第一焊球遠離該多個第一導電接點的端部電接觸;及第一防焊層,覆蓋從該導第一電線路層露出的第一樹脂層的表面並部分覆蓋該第一導電線路層,從該第一防焊層露出的第一導電線路層構成多個第一電性接觸墊。
  4. 如請求項3所述的晶片封裝基板,其中,該第三銅箔層通過一第一膠體層黏合於該第一支撐板上,該第一膠體層為可剝膠。
  5. 一種晶片封裝結構的製作方法,包括步驟:提供一如請求項3-4任一項所述的晶片封裝基板;提供一晶片,在該晶片封裝基板的第一防焊層一側封裝該晶片,並使晶片與該多個第一電性接觸墊電連接;及去除該第一支撐板和第三銅箔層,以露出該多個第一導電接點,從而形成第一晶片封裝結構。
  6. 如請求項5所述的晶片封裝結構的製作方法,其中,通過微蝕去除所述第三銅箔層。
  7. 如請求項5所述的晶片封裝結構的製作方法,其中,進一步包括步驟:在 該多個第一導電接點遠離該第一焊球的表面分別植焊球,形成複數第三焊球。
  8. 如請求項5所述的晶片封裝結構的製作方法,其中,該晶片為導線鍵合晶片,在該晶片封裝基板的第一防焊層一側封裝該晶片包括步驟:通過複數鍵合線將該晶片與該複數第一電性接觸墊電連接;用封裝材料將該鍵合線、晶片及晶片封裝基板外露的第一防焊層和第一電性接觸墊包覆封裝。
  9. 一種晶片封裝結構,包括:第一樹脂層;多個第一導電接點,嵌設於該第一樹脂層的一表面內;一第一導電線路層,形成於該第一樹脂層遠離該多個第一導電接點的表面;與該多個第一導電接點一一對應的多個第一焊球,埋設於該第一樹脂層內,每個第一焊球的一端焊接於對應的第一導電接點上,相對的另一端與該第一導電線路層電連接;第一防焊層,覆蓋從該第一導電線路層露出的第一樹脂層的表面並部分覆蓋該第一導電線路層,從該第一防焊層露出的第一導電線路層構成多個第一電性接觸墊;及晶片,封裝於該第一防焊層一側,並與該多個第一電性接觸墊電連接。
  10. 如請求項9所述的晶片封裝結構,其中,該晶片封裝結構進一步包括有第三焊球,該第三焊球分別焊接於該多個第一導電接點遠離該第一焊球的表面。
TW101135436A 2012-09-17 2012-09-26 晶片封裝基板和結構及其製作方法 TWI534916B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210343444.6A CN103681384B (zh) 2012-09-17 2012-09-17 芯片封装基板和结构及其制作方法

Publications (2)

Publication Number Publication Date
TW201413841A TW201413841A (zh) 2014-04-01
TWI534916B true TWI534916B (zh) 2016-05-21

Family

ID=50274269

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101135436A TWI534916B (zh) 2012-09-17 2012-09-26 晶片封裝基板和結構及其製作方法

Country Status (3)

Country Link
US (1) US9357647B2 (zh)
CN (1) CN103681384B (zh)
TW (1) TWI534916B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9554472B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9434135B2 (en) 2013-12-19 2016-09-06 Intel Corporation Panel with releasable core
US9554468B2 (en) * 2013-12-19 2017-01-24 Intel Corporation Panel with releasable core
US9522514B2 (en) 2013-12-19 2016-12-20 Intel Corporation Substrate or panel with releasable core
CN105097757B (zh) * 2014-04-21 2018-01-16 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及制作方法
CN104078431B (zh) * 2014-06-27 2017-02-01 中国科学院上海微系统与信息技术研究所 双层底充胶填充的铜凸点封装互连结构及方法
CN104617077A (zh) * 2015-01-26 2015-05-13 华为技术有限公司 封装基板和集成电路芯片
CN106163108A (zh) * 2015-04-10 2016-11-23 深圳市安特讯科技有限公司 线路及其制作方法
TWI571994B (zh) * 2015-06-30 2017-02-21 旭德科技股份有限公司 封裝基板及其製作方法
US20170053858A1 (en) * 2015-08-20 2017-02-23 Intel Corporation Substrate on substrate package
US11277909B2 (en) * 2019-08-30 2022-03-15 Ttm Technologies Inc. Three-dimensional circuit assembly with composite bonded encapsulation
CN112517346B (zh) * 2020-11-11 2023-04-25 昆山丘钛光电科技有限公司 整板芯片加工方法及芯片

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050012225A1 (en) * 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
CN1316607C (zh) * 2003-06-10 2007-05-16 矽品精密工业股份有限公司 具有高散热效能的半导体封装件及其制法
TWI341570B (en) 2006-03-17 2011-05-01 Phoenix Prec Technology Corp Laminated ic packaging substrate and connector structure
US20080188037A1 (en) 2007-02-05 2008-08-07 Bridge Semiconductor Corporation Method of manufacturing semiconductor chip assembly with sacrificial metal-based core carrier
TW200839999A (en) 2007-03-30 2008-10-01 Phoenix Prec Technology Corp Packaging substrate structure
TWI366905B (en) 2007-11-22 2012-06-21 Packaging substrate structure
TWI356464B (en) 2007-12-03 2012-01-11 Unimicron Technology Corp Method of forming strengthened structure package s
TWI368303B (en) 2007-12-21 2012-07-11 Packaging substrate structure
CN101515574B (zh) * 2008-02-18 2011-06-22 旭德科技股份有限公司 芯片封装载板、芯片封装体及其制造方法
TW200941659A (en) * 2008-03-25 2009-10-01 Bridge Semiconductor Corp Thermally enhanced package with embedded metal slug and patterned circuitry
TWI379393B (en) 2008-05-28 2012-12-11 Unimicron Technology Corp Package substrate and fabrication method thereof
US9559046B2 (en) * 2008-09-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-in package-on-package structure using through silicon vias
JP4747265B2 (ja) * 2009-11-12 2011-08-17 電気化学工業株式会社 発光素子搭載用基板およびその製造方法
US8510936B2 (en) * 2009-12-29 2013-08-20 Subtron Technology Co., Ltd. Manufacturing method of package carrier
CN102270616A (zh) * 2011-08-19 2011-12-07 日月光半导体制造股份有限公司 晶片级封装结构及其制造方法
CN102496581A (zh) * 2011-12-22 2012-06-13 日月光半导体制造股份有限公司 半导体封装结构及其半导体封装基板的制造方法

Also Published As

Publication number Publication date
US20140078706A1 (en) 2014-03-20
CN103681384B (zh) 2016-06-01
CN103681384A (zh) 2014-03-26
TW201413841A (zh) 2014-04-01
US9357647B2 (en) 2016-05-31

Similar Documents

Publication Publication Date Title
TWI534916B (zh) 晶片封裝基板和結構及其製作方法
JP5410660B2 (ja) 配線基板及びその製造方法と電子部品装置及びその製造方法
TWI378519B (zh)
TWI463928B (zh) 晶片封裝基板和結構及其製作方法
TWI507096B (zh) 多層電路板及其製作方法
US7936061B2 (en) Semiconductor device and method of manufacturing the same
KR20130014379A (ko) 반도체장치, 이 반도체장치를 수직으로 적층한 반도체 모듈 구조 및 그 제조방법
US20120037411A1 (en) Packaging substrate having embedded passive component and fabrication method thereof
TW201405745A (zh) 晶片封裝基板、晶片封裝結構及其製作方法
TWI458402B (zh) 封裝基板及其製作方法、封裝結構及晶片封裝體製作方法
JP2008288298A (ja) 電子部品を内蔵したプリント配線板の製造方法
TW201417196A (zh) 晶片封裝基板和結構及其製作方法
JPWO2011030542A1 (ja) 電子部品モジュールおよびその製造方法
TWI643532B (zh) 電路板結構及其製造方法
JP5734624B2 (ja) 半導体パッケージの製造方法
JP2004119729A (ja) 回路装置の製造方法
TWI531291B (zh) 承載板及其製作方法
US8603858B2 (en) Method for manufacturing a semiconductor package
JP2008182039A (ja) 多層配線板およびその製造方法
JP5432354B2 (ja) 配線基板製造用の仮基板及びその製造方法
JP2004119730A (ja) 回路装置の製造方法
TW201507564A (zh) 電路板及其製作方法
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
KR101231443B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101617023B1 (ko) 금속 포스트를 구비하는 인쇄회로기판 및 이의 제조 방법