CN1567577A - 具有高散热效能的半导体封装件及其制法 - Google Patents

具有高散热效能的半导体封装件及其制法 Download PDF

Info

Publication number
CN1567577A
CN1567577A CNA031413218A CN03141321A CN1567577A CN 1567577 A CN1567577 A CN 1567577A CN A031413218 A CNA031413218 A CN A031413218A CN 03141321 A CN03141321 A CN 03141321A CN 1567577 A CN1567577 A CN 1567577A
Authority
CN
China
Prior art keywords
chip
conductive
packing colloid
fin
conductive trace
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031413218A
Other languages
English (en)
Other versions
CN1316607C (zh
Inventor
黄建屏
萧承旭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siliconware Precision Industries Co Ltd
Original Assignee
Siliconware Precision Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siliconware Precision Industries Co Ltd filed Critical Siliconware Precision Industries Co Ltd
Priority to CNB031413218A priority Critical patent/CN1316607C/zh
Publication of CN1567577A publication Critical patent/CN1567577A/zh
Application granted granted Critical
Publication of CN1316607C publication Critical patent/CN1316607C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种具有高散热效能的半导体封装件及其制法，即在芯片作用面的焊垫上形成多个导电凸块，并在芯片的非作用面上粘接一散热片，且散热片的面积大于芯片的面积；接着，形成一封装胶体，包覆散热片、芯片及导电凸块，使散热片不与芯片粘接的表面(或底部)及导电凸块的端部露出封装胶体；然后，在封装胶体上形成多个导电迹线，并使导电迹线电性连接至导电凸块的外露端部；再于导电迹线上敷设一拒焊剂层，拒焊剂层设有多个开孔，导电迹线的指定部分借开孔外露而与多个焊球焊连；其中，与芯片相接的散热片的面积与封装件的面积相同而能有效散逸芯片所产生的热量，因而提高封装件的散热效率。

Description

具有高散热效能的半导体封装件及其制法
技术领域
本发明是关于一种半导体封装件及其制法，特别是关于一种具有高散热效能的半导体封装件以及制造该半导体封装件的方法。
背景技术
半导体封装件承载至少一个集成电路组件，例如半导体芯片，其尺寸是朝轻薄短小方向发展。为此目前已开发出了一种芯片级封装件(chip scale package，CSP)，其尺寸等于或略大于芯片的尺寸。
图5是美国专利第6,287,893号案的芯片级封装件，它直接在芯片上形成增层(build-up layers)，而无需使用例如基板或导线架等芯片承载件(chip carrier)承载半导体芯片。如图所示，多个形成于芯片10的作用面(active surface)100上的增层，包括：一介电层11，敷设于芯片10的作用面100上并设有多个贯孔110，芯片10上的焊垫101通过贯孔110外露；以及多个导电迹线12，形成于介电层11上，电性连接至芯片10上外露的焊垫101。然后，在导电迹线12上敷设一拒焊剂层13，并开设多个贯穿拒焊剂层13的开孔130，使导电迹线12的指定部分借开孔130外露，与焊球14焊连，焊球14作为封装件的输入/输出(input/output，I/O)端，与外界装置(未标)电性连接。然而，这种芯片级封装结构的缺点在于它受限于芯片的尺寸或大小，无法提供更多表面区域来承载更多数量的焊球与外界电性连接。
因此，美国专利第6,271,469号案提供另一种形成于芯片上的增层的封装结构，可以提供额外或较多的表面区域供与外界电性连接。如图6所示，这种封装结构利用一封装胶体15遮覆住芯片10的非作用面102及侧面103，而使芯片10的作用面100外露且与封装胶体15的一表面150齐平。当芯片10上形成介电层11(下称″第一介电层″)及导电迹线12(下称″第一导电迹线″)后，在第一导电迹线12上敷设第二介电层16并开设多个贯穿第二介电层16的贯孔160，使第一导电迹线12的指定部分借贯孔160外露。接着，在第二介电层16上形成多个第二导电迹线17，而使第二导电迹线17与第一导电迹线12的外露部分电性连接。然后，在第二导电迹线17上敷设拒焊剂层13，使第二导电迹线17的指定部分借拒焊剂层13的开孔130外露，与焊球14焊连。
然而，上述封装结构的缺点在于，当使用激光钻孔(laser drilling)技术开设贯穿第一介电层的贯孔以露出芯片上的焊垫时，因为芯片上的焊垫被第一介电层所遮覆，激光通常难以准确地辨认出焊垫的位置，因而无法使开设的贯孔精确地对应焊垫的位置。因此，由于芯片上的焊垫无法完全露出，所以难以确保导电迹线与焊垫间的电性连接品质及制成的封装成品的优良率。同时，上述封装结构(图6)中，芯片完全被封装胶体包覆，不能及时散逸芯片运行产生的热量，可能导致过热而使芯片受损等问题。
因此，如何提供一种具有高散热效能的半导体封装件，以有效散逸芯片产生的热量，确保导电迹线与焊垫间的电性连接品质，是一个重要课题。
发明内容
为克服上述现有技术的缺点，本发明的主要目的在于提供一种具有高散热效能的半导体封装件及其制法，使芯片粘接一散热片，散热片的面积与封装件的面积相同，能有效散逸芯片所产生的热量，因而提高封装件的散热效率。
本发明的另一目的在于提供一种具有高散热效能的半导体封装件及其制法，在芯片的焊垫上形成多个导电凸块，以突出焊垫的位置，确保导电迹线与焊垫间的电性连接，改善制成的封装成品的优良率。
为达成上述及其它目的，本发明提供一种具有高散热效能的半导体封装件，包括：至少一芯片，具有一作用面及一相对的非作用面，在作用面上形成多个焊垫；多个导电凸块，分别形成于芯片的焊垫上；一散热片，与芯片的非作用面粘接，散热片的面积大于芯片的面积；一封装胶体，包覆散热片与芯片粘接的表面、芯片及导电凸块，使散热片不与芯片粘接的表面及导电凸块的端部露出封装胶体；多个导电迹线，形成于封装胶体上，电性连接至导电凸块的外露端部；一拒焊剂层，敷设于导电迹线上，设有多个开孔，使导电迹线的指定部分借开孔外露；以及多个焊球，分别形成于导电迹线的外露部分上。
上述半导体封装件的制程步骤，包括下列步骤：制备一晶圆，由多个芯片构成，各芯片具有一作用面及一相对的非作用面，在作用面上形成多个焊垫；在各芯片的焊垫上分别形成多个导电凸块；切割晶圆，形成多个单离的芯片，各芯片具有多个导电凸块；提供一散热片模块板，由多个散热片构成，使各散热片与至少一芯片的非作用面粘接，散热片的面积大于芯片的面积；形成一封装胶体，包覆散热片模块板与芯片粘接的表面以及所有芯片与导电凸块，并使散热片模块板不与芯片粘接的表面及导电凸块的端部外露出封装胶体；在封装胶体上形成多个导电迹线，使导电迹线电性连接至导电凸块的外露端部；在导电迹线上敷设一拒焊剂层，开设多个贯穿拒焊剂层的开孔，导电迹线的指定部分借开孔外露；在导电迹线的外露部分上分别形成多个焊球；以及切割封装胶体及散热片模块板，以分离各散热片，形成多个具有单离的散热片的半导体封装件。
本发明的具有高散热效能的半导体封装件的制法，还可通过下列步骤实现：制备一晶圆，由多个芯片构成，各芯片具有一作用面及一相对的非作用面，并在作用面上形成多个焊垫；在各芯片的焊垫上分别形成多个导电凸块；切割晶圆，形成多个单离的芯片，各芯片具有多个导电凸块；提供一散热片模块板，由多个散热片构成，各散热片与至少一芯片的非作用面粘接，散热片的面积大于芯片的面积；形成一封装胶体，包覆散热片模块板及所有芯片与导电凸块，并使散热片模块板不与芯片粘接的表面及导电凸块的端部露出封装胶体；在封装胶体上形成多个第一导电迹线，使第一导电迹线电性连接至导电凸块的外露端部；在第一导电迹线上敷设一介电层，开设多个贯穿介电层的贯孔，第一导电迹线的指定部分借贯孔外露；在介电层上形成多个第二导电迹线，使第二导电迹线电性连接至第一导电迹线的外露部分；在第二导电迹线上敷设一拒焊剂层，开设多个贯穿拒焊剂层的开孔，第二导电迹线的指定部分借开孔外露；在第二导电迹线的外露部分上分别形成多个焊球；以及切割封装胶体及散热片模块板，以分离各散热片，形成多个具有单离的散热片的半导体封装件。
上述半导体封装件是使一散热片直接与芯片粘接，散热片外露出包覆芯片的封装胶体，具有与封装件面积相同的面积，所以能有效散逸芯片产生的热量，因而提高封装件的散热效率。再者，多个导电凸块直接形成于芯片的焊垫上，使导电凸块的端部露出包覆芯片的封装胶体；借导电凸块的外露端部突出芯片上焊垫的位置以供识别，使形成于封装胶体上的导电迹线通过导电凸块良好地电性连接至焊垫，因而改善制成的封装成品的优良率。因此，半导体封装件不需要象现有技术(图5及图6)，借形成于第一介电层中的贯孔露出芯片上的焊垫，克服了开设第一介电层的贯孔的激光钻孔技术难以准确识别出焊垫位置，无法使焊垫精确或完整地外露，因而导致焊垫与导电迹线间电性连接不良等缺点。
综上所述，本发明的一种具有高散热效能的半导体封装件及其制法，使芯片粘接一散热片，散热片的面积与封装件的面积相同，能有效散逸芯片所产生的热量，因而提高封装件的散热效率；此外，本发明的一种具有高散热效能的半导体封装件及其制法，在芯片的焊垫上形成多个导电凸块，以突出焊垫的位置，确保导电迹线与焊垫间的电性连接，改善制成的封装成品的优良率。
附图说明
图1是本发明的实施例1半导体封装件的剖视图；
图2A至图2F是图1的半导体封装件的制造过程步骤示意图；
图3是本发明的实施例2半导体封装件的剖视图；
图4是本发明的实施例3半导体封装件的剖视图；
图5是一现有半导体封装件的剖视图；以及
图6是另一现有半导体封装件的剖视图。
具体实施方式
实施例1
以下配合附图1、图2A至图2F、图3及图4详细说明本发明的具有高散热效能的半导体封装件及其制法的实施例。
如图1所示，本发明的半导体封装件包括：至少一芯片20，具有一作用面200及一相对的非作用面201，并在作用面200上形成多个焊垫202；多个导电凸块21，分别形成于芯片20的焊垫202上；一散热片220，与芯片20的非作用面201粘接，散热片220的面积大于芯片20的面积；一封装胶体23，包覆散热片220、芯片20及导电凸块21，使散热片220的底部221及导电凸块21的端部210外露出封装胶体23；多个导电迹线24，形成于封装胶体23上并电性连接至导电凸块21的外露端部210；一拒焊剂层25，敷设于导电迹线24上并设有多个开孔250，使导电迹线24的指定部分借开孔250外露；以及多个焊球26，分别形成于导电迹线24的外露部分上。
上述半导体封装件由图2A-2F所示的制程步骤制得。
首先，如图2A所示，制备一晶圆2，由多个芯片20构成，各芯片20具有一作用面200及一相对的非作用面201，并于各芯片20的作用面200上形成多个焊垫202。接着，进行一焊块或栓块形成(bumpingor stud bumping)步骤，在芯片20的各焊垫202上形成一导电凸块21，导电凸块21可以是焊锡凸块(solder bump)、高铅含量焊锡凸块(highlead solder bump)、金质焊块(gold bump)、或金质栓块(gold stud bump)等。
接着，如图2B所示，进行一切单(singulation)作业，切割晶圆2，形成多个单离的芯片20，各芯片20具有多个导电凸块21。
如图2C所示，提供一散热片模块板(heat sink module plate)22，由多个散热片220构成，而使各散热片220借胶粘剂(adhesive)27与至少一单离的芯片20的非作用面201粘接，且各散热片220的面积大于对应的芯片20的面积；散热片模块板22用一具有导电性的金属材料例如铜等制成，而胶粘剂27最好用具有导热性的粘胶。
然后，进行一模压(molding)制程，利用现有树脂材料(例如环氧树脂等)形成一封装胶体23，包覆散热片模块板22及所有芯片20与导电凸块21，使散热片模块板22的底部221(或不与芯片20粘接的表面)外露出封装胶体23。
如图2D所示，采用研磨(grinding，例如机械研磨)等方式去掉部分封装胶体23，使导电凸块21的端部210露出，并与封装胶体23的表面230齐平；进行后续制程时，在外露的导电凸块21上形成增层(build-up layer)；面积较大的散热片220或散热片模块板22使形成其上的封装胶体23能够提供较多的表面区域(即封装胶体23的表面230)，供后续形成增层及更多数量的输入/输出(input/output，I/O)端(未标)使用。
接着，利用现有例如光微影(photolithography)技术，在封装胶体23的表面230上形成多个导电迹线24，使各导电迹线24与至少一导电凸块21的外露端部210电性连接，导电迹线24是用例如铜、铝、或其合金等的导电材料制成。
如图2E所示，在封装胶体23上形成导电迹线24后，在导电迹线24上敷设一拒焊剂层25，并开设多个贯穿拒焊剂层25的开孔250，使导电迹线24的指定部分借开孔250外露，导电迹线24的外露部分可以是终端部位(terminal)。接着，进行一现有的网印(screen printing)作业，在各导电迹线24的外露部分(终端)上形成一焊球26，焊球26作为半导体封装件的输入/输出端，使芯片20通过它与外界装置(未标，如印刷电路板等)电性连接。
最后，如图2F所示，进行一切单作业，切割封装胶体23及散热片模块板22，以分离各散热片220，形成多个具有单离的散热片220的半导体封装件。
上述半导体封装件是使一散热片直接与芯片粘接，散热片外露出包覆芯片的封装胶体，具有与封装件面积相同的面积，所以能有效散逸芯片所产生的热量，因而提高封装件的散热效率。再者，多个导电凸块是直接形成于芯片的焊垫上，使导电凸块的端部露出包覆芯片的封装胶体外；由导电凸块的外露端部突出芯片上焊垫的位置以供识别，使形成于封装胶体上的导电迹线，通过导电凸块良好地电性连接至焊垫，改善制成的封装成品的优良率。因此，半导体封装件不需要象现有技术那样(图5及图6)，借形成于第一介电层中的贯孔露出芯片上的焊垫，克服了开设第一介电层的贯孔的激光钻孔技术难以准确地识别出焊垫位置，无法使焊垫精确或完整地外露，导致焊垫与导电迹线间电性连接不良等缺点。
实施例2
图3显示本发明的实施例2的半导体封装件。如图所示，半导体封装件的结构大致与上述实施例1的半导体封装件相同，其不同处在于在封装胶体23上形成导电迹线24(下称″第一导电迹线″)后，先敷设一介电层28于第一导电迹线24上，并利用例如激光钻孔(laser drilling)技术开设多个贯穿介电层28的贯孔(via)280，使第一导电迹线24的指定部分借贯孔280外露。接着，在介电层28上形成多个第二导电迹线29，并使各第二导电迹线29与至少一个第一导电迹线24的外露部分电性连接。
然后在第二导电迹线29上敷设拒焊剂层25，开设多个贯穿拒焊剂层25的开孔250，使第二导电迹线29的指定部分借开孔250外露，第二导电迹线29的外露部分可以是终端部位(terminal)。接着，进行现有网印(screen printing)作业，在各第二导电迹线29的外露部分(终端)上形成作为半导体封装件的输入/输出端的焊球26，以与外界装置(未标)成电性连接关系。
因此，除上述实施例1的半导体封装件实现的效果外，介电层及第二导电迹线的能在芯片上形成增层，提高封装件中导电迹线布设的弹性，使芯片更有效地电性连接至焊球及外界装置进行运作。
实施例3
图4显示本发明的实施例3半导体封装件。如图所示，半导体封装件的结构大致与上述实施例1的半导体封装件相同，不同之处在于，散热片220与芯片20粘接的表面223形成多个凹槽222，形成封装胶体23的树脂材料及粘接芯片20与散热片220的胶粘剂27填入凹槽222中，能增加散热片220的表面223与封装胶体23及芯片20间的附着力；或者，使散热片220的表面223呈粗糙化(未标)，也有助于增进散热片22与封装胶体23及芯片20间的附着力。

Claims (20)

1.一种具有高散热效能的半导体封装件，其特征在于，该封装件包括：
至少一个芯片，具有一作用面及一相对的非作用面，并在作用面上形成多个焊垫；
多个导电凸块，分别形成于芯片的焊垫上；
一散热片，与芯片的非作用面粘接，散热片的面积大于芯片的面积；
一封装胶体，包覆散热片、芯片及导电凸块，使散热片不与芯片粘接的表面及导电凸块的端部露出封装胶体；以及
多个第一导电迹线，形成于封装胶体上，并电性连接至导电凸块的外露端部。
2.如权利要求1所述的半导体封装件，其特征在于，该封装件还包括：一拒焊剂层，敷设于第一导电迹线上，并设有多个开孔，使第一导电迹线的指定部分借开孔外露。
3.如权利要求2所述的半导体封装件，其特征在于，该第一导电迹线的外露部分上分别形成多个焊球。
4.如权利要求1所述的半导体封装件，其特征在于，该封装件包括：一介电层，敷设于第一导电迹线上并设有多个贯孔，第一导电迹线的指定部分借贯孔外露。
5.如权利要求4所述的半导体封装件，其特征在于，该介电层上形成多个第二导电迹线，并电性连接至第一导电迹线的外露部分。
6.如权利要求5所述的半导体封装件，其特征在于，该第二导电迹线上敷设一拒焊剂层，，并设有多个开孔，第二导电迹线的指定部分借开孔外露。
7.如权利要求6所述的半导体封装件，其特征在于，该第二导电迹线的外露部分上分别形成多个焊球于。
8.如权利要求1所述的半导体封装件，其特征在于，散热片与芯片粘接的表面有多个凹槽，以增加表面与封装胶体及芯片间的附着力。
9.如权利要求1所述的半导体封装件，其特征在于，散热片与芯片粘接的表面呈粗糙化，以增加表面与封装胶体及芯片间的附着力。
10.如权利要求1所述的半导体封装件，其特征在于，导电凸块选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群。
11.一种具有高散热效能的半导体封装件的制法，其特征在于，该制法包括下列步骤：
制备一晶圆，由多个芯片构成，各芯片具有一作用面及一相对的非作用面，在作用面上有多个焊垫；
在各芯片的焊垫上分别形成多个导电凸块；
切割晶圆以形成多个单离的芯片，而各芯片具有多个导电凸块；
提供一散热片模块板，由多个散热片构成，各散热片与至少一个芯片的非作用面粘接，并且散热片的面积大于芯片的面积；
形成一封装胶体，包覆散热片模块板及所有芯片与导电凸块，散热片模块板不与芯片粘接的表面及导电凸块的端部外露出封装胶体；
在封装胶体上形成多个导电迹线，使导电迹线电性连接至导电凸块的外露端部；
在导电迹线上敷设一拒焊剂层，开设多个贯穿拒焊剂层的开孔，使导电迹线的指定部分借开孔外露；
在导电迹线的外露部分上分别形成多个焊球；以及
切割封装胶体及散热片模块板，分离各散热片，形成多个具有单离的散热片的半导体封装件。
12.如权利要求11所述的制法，其特征在于，导电凸块的端部外露是利用研磨技术去掉部分的封装胶体，。
13.如权利要求11所述的制法，其特征在于，导电凸块选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群。
14.如权利要求11所述的制法，其特征在于，散热片模块板与芯片粘接的表面有多个凹槽，增加其表面与封装胶体及芯片间的附着力。
15.如权利要求11所述的制法，其特征在于，散热片模块板与芯片粘接的表面呈粗糙化，增加其表面与封装胶体及芯片间的附着力。
16.一种具有高散热效能的半导体封装件的制法，其特征在于，该制法包括下列步骤：
制备一晶圆，由多个芯片构成，各芯片具有一作用面及一相对的非作用面，并在作用面上形成多个焊垫；
在各芯片的焊垫上分别形成多个导电凸块；
切割晶圆，形成多个单离的芯片，各芯片具有多个导电凸块；
提供一散热片模块板，由多个散热片构成，各散热片与至少一芯片的非作用面粘接，散热片的面积大于芯片的面积；
形成一封装胶体，包覆散热片模块板及所有芯片与导电凸块，并使散热片模块板不与芯片粘接的表面及导电凸块的端部露出封装胶体；
在封装胶体上形成多个第一导电迹线，使第一导电迹线电性连接至导电凸块的外露端部；
在第一导电迹线上敷设一介电层，开设多个贯穿介电层的贯孔，第一导电迹线的指定部分借贯孔外露；
在介电层上形成多个第二导电迹线，使第二导电迹线电性连接至第一导电迹线的外露部分；
在第二导电迹线上敷设一拒焊剂层，开设多个贯穿拒焊剂层的开孔，第二导电迹线的指定部分借开孔外露；
在第二导电迹线的外露部分上分别形成多个焊球；以及
切割封装胶体及散热片模块板，以分离各散热片，形成多个具有单离的散热片的半导体封装件。
17.如权利要求16所述的制法，其特征在于，导电凸块的端部外露部分是利用研磨技术去掉封装胶体。
18.如权利要求16所述的制法，其特征在于，导电凸块是选自焊锡凸块、高铅含量焊锡凸块、金质焊块、及金质栓块所组成的组群。
19.如权利要求16所述的制法，其特征在于，散热片模块板与芯片粘接的表面有多个凹槽，增加表面与封装胶体及芯片间的附着力。
20.权利要求16所述的制法，其特征在于，散热片模块板的与芯片粘接的表面呈粗糙化，增加表面与封装胶体及芯片间的附着力。
CNB031413218A 2003-06-10 2003-06-10 具有高散热效能的半导体封装件及其制法 Expired - Lifetime CN1316607C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB031413218A CN1316607C (zh) 2003-06-10 2003-06-10 具有高散热效能的半导体封装件及其制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB031413218A CN1316607C (zh) 2003-06-10 2003-06-10 具有高散热效能的半导体封装件及其制法

Publications (2)

Publication Number Publication Date
CN1567577A true CN1567577A (zh) 2005-01-19
CN1316607C CN1316607C (zh) 2007-05-16

Family

ID=34470873

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031413218A Expired - Lifetime CN1316607C (zh) 2003-06-10 2003-06-10 具有高散热效能的半导体封装件及其制法

Country Status (1)

Country Link
CN (1) CN1316607C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100429769C (zh) * 2005-04-26 2008-10-29 株式会社东芝 用于带有排气孔的半导体封装体的方法和系统
CN101228625B (zh) * 2005-02-15 2011-04-13 万国半导体股份有限公司 具有镀金属连接部的半导体封装
CN103681384A (zh) * 2012-09-17 2014-03-26 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板和结构及其制作方法
CN106158786A (zh) * 2015-04-15 2016-11-23 力成科技股份有限公司 半导体封装体及其制作方法
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6555906B2 (en) * 2000-12-15 2003-04-29 Intel Corporation Microelectronic package having a bumpless laminated interconnection layer
CN1221027C (zh) * 2001-05-21 2005-09-28 矽品精密工业股份有限公司 具有散热结构的半导体封装件
CN2519417Y (zh) * 2002-01-25 2002-10-30 威盛电子股份有限公司 具有散热构件的多芯片封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101228625B (zh) * 2005-02-15 2011-04-13 万国半导体股份有限公司 具有镀金属连接部的半导体封装
CN100429769C (zh) * 2005-04-26 2008-10-29 株式会社东芝 用于带有排气孔的半导体封装体的方法和系统
CN103681384A (zh) * 2012-09-17 2014-03-26 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板和结构及其制作方法
CN103681384B (zh) * 2012-09-17 2016-06-01 宏启胜精密电子(秦皇岛)有限公司 芯片封装基板和结构及其制作方法
CN106158786A (zh) * 2015-04-15 2016-11-23 力成科技股份有限公司 半导体封装体及其制作方法
CN107768320A (zh) * 2016-08-18 2018-03-06 恒劲科技股份有限公司 电子封装件及其制法

Also Published As

Publication number Publication date
CN1316607C (zh) 2007-05-16

Similar Documents

Publication Publication Date Title
US10297573B2 (en) Three-dimensional package structure and the method to fabricate thereof
TWI253155B (en) Thermally enhanced semiconductor package and fabrication method thereof
JP2701802B2 (ja) ベアチップ実装用プリント基板
US7205674B2 (en) Semiconductor package with build-up layers formed on chip and fabrication method of the semiconductor package
US7049696B2 (en) IC package with electrically conductive heat-radiating mechanism, connection structure and electronic device
CN1571151A (zh) 双规引线框
US7554131B2 (en) Chip embedded package structure and fabrication method thereof
TW201123374A (en) Package structure and fabrication method thereof
JP2008103615A (ja) 電子部品搭載多層配線基板及びその製造方法
CN101060087A (zh) 电极及其制造方法,以及具有该电极的半导体器件
TW201220446A (en) Package structure of embedded semiconductor component and manufacturing method thereof
CN101034674A (zh) 晶片贴板封装及其制造方法
KR100881400B1 (ko) 반도체 패키지 및 이의 제조 방법
US7867908B2 (en) Method of fabricating substrate
CN106298699A (zh) 封装结构以及封装方法
US20050287700A1 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
CN1567577A (zh) 具有高散热效能的半导体封装件及其制法
US7560306B2 (en) Manufacturing process for chip package without core
JP2004006670A (ja) スペーサ付き半導体ウェハ及びその製造方法、半導体装置及びその製造方法、回路基板並びに電子機器
TWI282160B (en) Circuit board structure integrated with chip and method for fabricating the same
CN100341124C (zh) 芯片置入式封装制程
US20080245551A1 (en) Circuit board structure for embedding semiconductor chip therein and method for fabricating the same
KR100974244B1 (ko) 반도체 패키지 기판 및 반도체 패키지 기판의 제조방법
US20240206063A1 (en) Circuit board and method of fabricating circuit board

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20070516