KR20040094165A - 열 방출 스택 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩을 에워싸는 방열판을 갖는 열 방출 스택 패키지에 관한 것이다.
본 발명에 따른 열 방출 스택 패키지는 방열판과, 방열판 내에 둘러싸여 접착되는 반도체 칩을 포함하며, 방열판의 일정부분에 솔더 볼이 형성되어 있으며, 본 발명의 따른 방열판을 구비한 패키지는 열 효율이 매우 높다.

Description

열 방출 스택 패키지{Heat spreading stack Package}
본 발명은 열 방출 스택 패키지에 관한 것으로, 특히 반도체 칩을 에워싸는 방열판을 갖는 열 방출 스택 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라 한정된 크기의 기판에 더 많은 수의 패키지를 실장하기 위한 많은 기술들이 제안 및 연구되고 있다. 그런데, 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에 소망하는 용량을 얻는데 한계가 있다.
여기서, 메모리 칩의 용량 증대, 즉, 고집적화를 이룰 수 있는 방법으로는 한정된 공간 내에 보다 많은 수의 셀을 제조해 넣는 기술이 일반적으로 알려져 있다. 그런데, 이와 같은 방법은 정밀한 미세 선폭을 요구하는 등, 고난도의 공정 기술과 많은 개발 시간을 필요로 한다. 따라서, 보다 용이하게 고집적화를 이룰 수 있는 방법으로서 스택킹(stacking) 기술이 개발되었고, 현재 이에 대한 연구가 활발히 진행되고 있다.
일반적으로 반도체 업계에서 말하는 스택킹이란, 적어도 2개 이상의 반도체 칩을 적층하는 기술을 의미하며, 이에 따라, 실장 밀도 및 실장 면적 사용의 효율성을 높일 수 있다.
이때, 스택 패키지의 구현 방법으로는 스택된 2개의 칩을 하나의 패키지 내에 내장시키는 칩 스택 방법과 패키징된 2개의 패키지를 스택하는 패키지 스택 방법이 있다.
이 중에서 후자의 방법은 1) 패키지의 전체 두께가 두꺼워진다 점, 2) 열 방출에 취약하다는 점, 3) 무겁고 면적이 넓으며 또한 두께도 두꺼워 모바일 시스템에의 적용이 어렵다는 점, 4) 제조 공정이 복잡하고 비용이 많이 든다는 점, 5) 패키지간 접합부의 신뢰성이 낮다는 점 등의 단점이 있고, 특히 미세 피치(fine pitch)로 인해 상,하 패키지들간의 전기적 연결에 어려움이 있는 바, 최근의 스택킹 기술은 전자의 방법, 즉 칩 스택 방법에 대해 많이 연구되고 있다.
그러나, 이러한 칩 스택 패키지의 경우 내부에서 발생하는 열이 상대적으로많기 때문에 그 발생된 열을 어떻게 외부로 방출하는냐가 중요한 문제가 된다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 칩 스택 패키지중에서 열 방출 효율이 뛰어난 열 방출 스택 패키지를 제공하고자 한다.
도 1a, 1b 는 본 발명에 의하여 스택되는 반도체 칩에 대한 웨이퍼 레벨 칩 스케일 패키지의 단면도.
도 2 는 소잉용 웨이퍼 프레임상에 호일 테이프를 얹은 후 그 위에 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼를 놓고 소잉 작업으로 웨이퍼를 소잉하는 과정을 도시한 도면.
도 3 은 도 2 의 소잉 작업 후의 평면도.
도 4 는 고정틀 부착 과정을 설명하는 도면으로, 웨이퍼 고정틀 및 고정틀 접합 테이프를 이용하여 도 3 의 웨이퍼상에 부착하는 과정을 도시한 도면.
도 5 는 웨이퍼 프레임을 제거하는 단계를 도시하는 도면.
도 6 은 도 5 의 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼의 하부에 접착 테이프를 붙이는 과정을 설명하기 위한 도면.
도 7 은 도 6 에 의한 작업 결과를 단면도으로 보여주는 도면.
도 8 은 상하로 적층된 웨이퍼 레벨 칩 스케일 패키지와 반도체 칩에 대한 와이어 본딩 과정을 도시하는 도면.
도 10 은 지금까지의 공정 과정을 처리한 후, 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼의 해당 부분에 솔더 볼을 마운트한 다음, 소잉 작업을 거친 후의 낱개로 분리된 후의 단면도.
도 11 내지 13 은 본 발명에 따른 방열판의 제조 방법을 설명하는 도면.
도 14 는 도 10 에서 완성한 최종 웨이퍼 레벨 칩 스케일 패키지를 도 13 의 방열판에 부착하기 위하여 열전도도가 높은 실버 페이스트 에폭시를 본딩용으로 도포하는 과정을 설명하는 도면.
도 15 는 도 10 에서 완성한 최종 웨이퍼 레벨 칩 스케일 패키지를 도 14 의 방열판에 마운트한 후의 단면 구조를 도시한 도면.
도 16 은 웨이퍼 레벨 칩 스케일 패키지에서 발생하는 열을 효율적으로 방출하기 위하여 방열판에 방열용 솔더 볼을 마운트하기 위하여 방열판에 플럭스를 도포한 모습을 보여주는 도면.
도 17 은 도 16 의 플럭스위에 방열용 솔더 볼을 마운트한 후의 단면도.
도 18 은 도 17 의 사시도.
상기 목적을 달성하기 위하여, 본 발명에 따른 열 방출 스택 패키지는 방열판과, 방열판 내에 둘러싸여 접착되는 반도체 칩을 포함하며, 방열판의 일정부분에 솔더 볼이 형성되어 있다.
여기서, 반도체 칩은 제 1 반도체 칩을 기판으로 하고 상기 제 1 반도체 기판상에 접착되는 복수개의 제 2 반도체 칩을 포함한다.
또한, 복수개의 제 2 반도체 칩은 상기 제 1 반도체 칩의 좌우에 위치하여 그 중간에 창을 형성하며, 상기 창에 의하여 상기 제 1 반도체 칩상에 형성된 본딩 패드가 노출되어 있으며, 상기 복수개의 제 2 반도체 칩의 본딩 패드와 상기 제 1 반도체의 본딩 패드는 상호 와이어 본딩된다.
또한, 복수개의 제 2 반도체의 상부에는 인쇄 회로 부착용 솔더 볼이 형성되며, 상기 와이어 본딩 부분은 봉지제에 의하여 봉지된다.
또한, 제 2 반도체 칩은 웨이퍼 레벨 칩 스케일 패키지이며, 제 2 반도체 칩인 웨이퍼 레벨 칩 스케일 패키지는 상기 웨이퍼 레벨 칩 스케일 패키지가 형성된 웨이퍼를 컬럼 방향으로 소잉 작업한 후, 상기 웨이퍼의 하부면에 접착제를 부착한 후 상기 제 1 반도체 칩을 부착한 다음, 소잉 작업에 으의하여 낱개로 분리한 것이다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 1a, 1b 는 본 발명에 의하여 스택되는 반도체 칩에 대한 웨이퍼 레벨 칩 스케일 패키지의 단면도로서, 여기서의 반도체 칩은 완성된 메모리 소자 칩 등을 포함한다. 도 1a 는 이러한 반도체 칩의 패드 영역(10)과 패시베이션 영역(12)을 간단히 도시한 도면이며, 도 1b 는 반도체 칩의 패드의 위치를 변경한 웨이퍼 레벨 칩 스케일 패키지의 단면도로서 이에 대하여는 본원의 출원인이 기출원한 바 있으며, 본원의 발명에 있어서 핵심적인 요소가 아니므로 그 구체적인 제작 공정은 생략하기로 한다(참고로, 도 1b 에서 번호 14 는 BCB 를 나타내고, 번호 16 은 메탈을 나타내며, 따라서 패드의 위치가 변경됨을 알 수 있다).
도 2 는 본 발명의 기술적 사상에 따라, 소잉용 웨이퍼 프레임(20)상에 호일 테이프(UV foil tape)(22)를 얹은 후 그 위에 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼(24)를 놓고 소잉(sawing) 작업으로 웨이퍼를 소잉하는 과정을 도시한다. 소잉 작업에 의하여 형성되는 스크라이브 레인(Scribe lane)은 후술될 것이지만 적층될 또 다른 반도체 칩과의 와이어 본딩을 위하여 충분히 넓을 것이 요구되므로 소잉 날이 두꺼운 것을 사용하는 것이 바람직하다.
도 3 은 도 2 의 소잉 작업 후의 평면도를 도시한다. 도시된 바와같이, 소잉 날에 의하여 적당한 넓이의 스크라이브 레인(3)이 한쪽 방향으로 복수개 형성되어 있음을 알 수 있다.
도 4 는 고정틀 부착 과정을 설명하는 도면으로, 웨이퍼 고정틀(42) 및 고정틀 접합 테이프(40)를 이용하여 도 3 의 웨이퍼상에 부착하는 과정을 도시한다. 이렇게 하는 이유는 소잉 작업이 완료된 웨이퍼 레벨 칩 스케일 패키지가 소잉된 컬럼별로 분리되는 것을 방지하기 위해서이다.
도 5 는 웨이퍼 프레임을 제거하는 단계를 도시하는 도면으로, 도 4 에서 UV 를 조사하여 프레임을 제거한다. 따라서, 도 5 에서 알 수 있듯이, 웨이퍼는 중앙 부분이 비어있는 웨이퍼 고정틀에 접합되어 있으므로 웨이퍼의 아래면과 상부는 외부로 노출되어 있음을 알 수 있다.
도 6 은 도 5 의 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼(24)의 하부에 접착 테이프(60)를 붙이는 과정을 설명하기 위한 도면으로, 이는 웨이퍼에 테이프를 접척한 후 후술되듯이 웨이퍼 밑에 다른 반도체 칩을 부착하기 위한 것이다.
도 7 은 도 6 에 의한 작업 결과를 단면도으로 보여주는 도면으로, 2 개의 웨이퍼 레벨 칩 스케일 패키지의 하부에 다른 반도체 칩(70)이 접착제(72)에 의하여 부착되어 있음을 알 수 있다. 도 7 은 전체의 일부 단면을 간단히 도시한 도면으로, 전체적인 모양은 도 5 와 참조하여 생각하면 도움이 될 것이다.
도 8 은 상하로 적층된 웨이퍼 레벨 칩 스케일 패키지와 반도체 칩에 대한 와이어 본딩(80) 과정을 도시하며, 도 9 는 수지(90)를 이용하여 이를 봉지하는 과정을 도시한다. 이는 일반적인 과정이므로 구체적인 설명은 생략한다.
도 10 은 지금까지의 공정 과정을 처리한 후, 웨이퍼 레벨 칩 스케일 패키지로 이루어진 웨이퍼의 해당 부분에 솔더 볼(100)을 마운트한 다음, 소잉 작업을 거친 후의 낱개로 분리된 후의 단면도를 도시한다.
이렇게 만들어진 최종적인 웨이퍼 레벨 칩 스케일 패키지는 본 발명에 따른 방열판내에 삽입되게 된다.
도 11 내지 13 은 본 발명에 따른 방열판의 제조 방법을 설명하는 도면이다. 도시된 바와같이, 도 11 은 구리와 같은 방열판 금속(110)을 도 10 에서 완성된 최종 웨이퍼 레벨 칩 스케일 패키지의 형상에 맞는 틀(112)에 삽입하기 전의 단계를 도시하며, 도 12 는 펀치(120)를 이용하여 금속판의 형상을 만드는 과정을 도시하며, 도 13 은 이렇게 하여 완성된 금속 방열판의 외형을 도시한다.
방열판은 열전도가 우수한 구리 또는 그의 합금 등으로 이루어지며, 두께는 200 내지 600 ㎛ 가 바람직하다.
도 14 는 도 10 에서 완성한 최종 웨이퍼 레벨 칩 스케일 패키지를 도 13 의 방열판에 부착하기 위하여 열전도도가 높은 실버 페이스트 에폭시를 본딩용으로 도포하는 과정을 설명하는 도면이다.
도 15 는 도 10 에서 완성한 최종 웨이퍼 레벨 칩 스케일 패키지를 도 14 의 방열판에 마운트한 후의 단면 구조를 도시한 도면이다.
도 16 은 웨이퍼 레벨 칩 스케일 패키지에서 발생하는 열을 효율적으로 방출하기 위하여 방열판에 방열용 솔더 볼을 마운트하기 위하여 방열판에 플럭스(Flux) 를 도포한 모습을 보여주는 도면이다.
도 17 은 도 16 의 플럭스위에 방열용 솔더 볼을 마운트한 후의 단면도로서 이는 본 발명의 특징 중의 하나이며, 도 18 은 도 17 의 사시도이다.
도 18 에서 알 수 있는 바와같이, 본 발명에 따른 열 방출 스택 패키지는 웨이퍼 레벨 칩 스케일 패키지의 형상을 따라서 완전히 에워싸는 방열판을 제공하고 있으며, 또한 방열판의 방열 효율을 극대화하기 위하여 방열용 솔더 볼을 방열판에 부착하였다는 점에 그 특징이 있다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 패키지 구조를 채택하는 경우, 다음과 같은 효과를 얻을 수 있음을 알 수 있다.
1. 정상적인 칩위에 웨이퍼 레벨 칩 스케일 패키지를 수택하여 대용량화된 다기능 복합 칩을 단일 칩 크기로 구현할 수 있다.
2. 뛰어난 열방출 효과로 인하여 고속화, 고전력의 칩을 탑재할 수 있다.
3. 패키지 스택 방식보다 실장 면적이 작은 칩 스케일 스택 방식이라 고집적화된 시스템의 구현이 가능하다,
4. TSOP 또는 이와 유사한 패키지를 이용한 스택보다 짧은 경로를 가질 수 있으므로 시스템의 고속화에 대비할 수 있다.
5. 리드 프레임을 사용하지 않고 미소량의 봉지제로 봉지하므로 가벼워서 모바일 제품에 사용할 수 있다.
6. 기판 대신에 웨이퍼 상태의 웨이퍼 레벨 칩 스케일 패키지를 쓰는 것 이외에는 FBGA 제조 공정과 동일하므로 공정이 단순하고 경제적이다.
7. 칩과 칩의 스택 구조로 되어 있으므로 패키지 스택에서와 같은 워피지에 의해 접합부가 파손되거나 신뢰성이 떨어지는 경우가 없다.
8. 단조 과장에 의하여 방열판을 제작하고 또한 솔더 볼을 방열용으로 이용함으로 방열 비용이 적게 든다.
9. 열방출판으로 칩 내부를 에워싸므로 패키지 전체가 견고하여 모바일 제품에서 요구하는 견고성과 내구성을 충족시킬 수 있다.

Claims (6)

  1. 방열판과,
    상기 방열판 내에 둘러싸여 접착되는 반도체 칩을 포함하며,
    상기 방열판의 일정부분에 솔더 볼이 형성되는 것을 특징으로 하는 열 방출 스택 패키지.
  2. 제 1 항에 있어서, 상기 반도체 칩은 제 1 반도체 칩을 기판으로 하고 상기 제 1 반도체 기판상에 접착되는 복수개의 제 2 반도체 칩을 포함하는 것을 특징으로 하는 열 방출 스택 패키지.
  3. 제 2 항에 있어서, 상기 복수개의 제 2 반도체 칩은 상기 제 1 반도체 칩의 좌우에 위치하여 그 중간에 창을 형성하며, 상기 창에 의하여 상기 제 1 반도체 칩상에 형성된 본딩 패드가 노출되어 있으며, 상기 복수개의 제 2 반도체 칩의 본딩 패드와 상기 제 1 반도체의 본딩 패드는 상호 와이어 본딩되는 것을 특징으로 하는 열 방출 스택 패키지.
  4. 제 3 항에 있어서, 상기 복수개의 제 2 반도체의 상부에는 인쇄 회로 부착용 솔더 볼이 형성되며, 상기 와이어 본딩 부분은 봉지제에 의하여 봉지되는 것을 특징으로 하는 열 방출 스택 패키지.
  5. 제 2 항에 있어서, 상기 제 2 반도체 칩은 웨이퍼 레벨 칩 스케일 패키지인 것을 특징으로 하는 열 방출 스택 패키지.
  6. 제 5 항에 있어서, 제 2 반도체 칩인 웨이퍼 레벨 칩 스케일 패키지는 상기 웨이퍼 레벨 칩 스케일 패키지가 형성된 웨이퍼를 컬럼 방향으로 소잉 작업한 후, 상기 웨이퍼의 하부면에 접착제를 부착한 후 상기 제 1 반도체 칩을 부착한 다음, 소잉 작업에 으의하여 낱개로 분리한 것임을 특징으로 하는 열 방출 스택 패키지.
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* Cited by examiner, † Cited by third party
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KR100851108B1 (ko) * 2007-01-22 2008-08-08 주식회사 네패스 웨이퍼 레벨 시스템 인 패키지 및 그 제조 방법
KR100885918B1 (ko) * 2007-04-19 2009-02-26 삼성전자주식회사 반도체 디바이스 스택 패키지, 이를 이용한 전기장치 및 그패키지의 제조방법
CN101477980B (zh) * 2008-01-02 2012-08-08 海力士半导体有限公司 具有减小尺寸的堆叠晶片水平封装
US8847377B2 (en) 2008-01-02 2014-09-30 SK Hynix Inc. Stacked wafer level package having a reduced size

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