KR20010087444A - 적층형 비엘피 패키지 및 제조방법 - Google Patents

적층형 비엘피 패키지 및 제조방법 Download PDF

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    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body

Abstract

본 발명은 적층형 비엘피 패키지 및 제조방법에 관한 것으로서, 종래의 버틈리드 패키지는 외부리드를 변형시켜 적층하므로 접촉부의 불량률이 증가되고, 상부 및 하부패키지가의 적층시 얼라인을 정확히 유지하기가 곤란하였으며, 대용량 메모리의 경우에 발생되는 열을 원할히 방출시키지 못하므로 디바이스의 성능이 저하되는 문제점이 있었으나, 본 발명에 의한 적층형 비엘피 패키지는 비엘피 형태의 단품패키지를 솔더볼과 에폭시를 이용하여 적층하고, 반도체칩에 히트싱크를 설치함으로써, 적층시 얼라인을 정확히 유지할 수 있으며, 패키지에서 발생되는 열을 효율적으로 방출시켜 디바이스의 성능저하를 방지할 수 있다.

Description

적층형 비엘피 패키지 및 제조방법{STACKED BUTTOM LEADED PLASTIC PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 적층형 비엘피 패키지 및 제조방법에 관한 것으로서, 보다 상세하게는 비엘피 형태의 단품패키지를 솔더볼과 에폭시를 이용하여 적층하고, 반도체칩에 히트싱크를 설치함으로써, 적층시 얼라인을 정확히 할 수 있으며, 패키지에서 발생되는 열을 효율적으로 방출시킬 수 있는 적층형 비엘피 패키지 및 제조방법에 관한 것이다.
최근 많은 투자 없이도 시스템이 요구하는 고집적 메모리 및 다기능 디바이스 등을 출현시키고 있는 적층형 패키지 기술이 크게 부각되고 있는 바, 일반적인 적층형 패키지는 기존의 TSOP, SOJ, BLP 등의 단품패키지를 적층한 후, 외부에 노출된 리드를 전도성 재료로 연결하는 방법으로 제조되고 있다.
도 1은 종래의 적층형 에스오제이 패키지의 구조를 나타내 보인 단면도로서, 도시된 바와 같이, 패들(1) 상면에 칩(2)이 고정 부착되고, 상기 칩(2)의 외측에는 다수개의 리드(4)들이 나열 설치되어 있으며, 상기 리드(4)들과 상기 칩(2)의 상면에 형성된 칩패드(2a)들은 각각 금속와이어(3)로 연결되어 있고, 상기 패들(1), 칩(2), 금속와이어(3), 리드(4)의 일정 부분을 에폭시로 감싸는 몰딩부(5)로 이루어진 상부패키지(11)가 형성되고, 그 상부패키지(11)의 하부에는 동일한 구조로 이루어진 하부패키지(12)가 설치되며, 상기 상부패키지(11)의 리드(4)는 곧게 펴져서 하부패키지(12)의 리드(4)와 연결되어 상기 연결부에는 솔더페이스트(6)로 접착되도록 구성된다.
상기 종래의 적층형 에스오제이 패키지의 제조공정을 순차적으로 설명하면 다음과 같다.
먼저, 패들(1) 상면에 칩(2)을 고정 부착시키고, 상기 칩(2)의 외측에 다수개의 리드를 설치한 후, 상기 칩(2)의 상면에 형성된 칩패드(2a)와 상기 리드(4)를 금속와이어(3)로 연결하고, 상기 리드(4)의 일정 부분만 제외된 상태에서 소정 부분을 몰딩부(5)로 감싸면서 상기 상부패키지(11)와 하부패키지(12)를 형성한다.
다음, 상기 상부패키지(11)를 하부패키지(12)의 위에 적층하며, 상기 상부패키지(11)의 리드(4)를 곧게 펴서 하부패키지(12)의 리드(4)와 연결시킨 후, 상기 연결부는 솔더페이스트(6)로 접착하는 순서로 상기 적층형 에스오제이 패키지를 완성한다.
그러나, 종래의 버틈리드 패키지는 외부리드를 변형시켜 적층하므로 접촉부의 불량률이 증가되고, 상부 및 하부패키지의 적층시 얼라인을 정확히 유지하기가 곤란하였으며, 대용량 메모리의 경우에 발생되는 열을 원활히 방출시키지 못하므로 디바이스의 성능이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 단품패키지를 적층시 얼라인을 정확히 유지할 수 있으며, 반도체칩에서 발생되는 열을 효율적으로 방출시킬 수 있는 적층형 비엘피 패키지 및 제조방법을 제공하는 데 있다.
도 1은 종래의 적층형 에스오제이 패키지의 구조를 나타내 보인 단면도.
도 2는 본 발명에 따른 적층형 비엘피 패키지의 단면도.
도 3a 내지 도 3f는 본 발명에 따른 적층형 비엘피 패키지의 제조공정을 순차적으로 나타내 보인 단면도.
〈 도면의 주요부분에 대한 부호설명〉
20 : 단품패키지 21 : 반도체칩
21a: 칩패드 22 : 리드프레임
22a: 하부리드 22b: 상부리드
23 : 금속와이어 24 : 몰딩부
25 : 솔더볼 26 : 에폭시
27 : 히트싱크 28 : 접착제
상기 목적을 달성하기 위하여, 본 발명인 적층형 비엘피 패키지는 다수개의 칩패드가 부착된 반도체칩과; 상기 각 칩패드의 상면에서 연장되어 하측으로 절곡되는 하부리드와, 상기 하부리드의 끝단에서 상측으로 절곡되는 상부리드로 형성되는 다수개의 리드프레임과; 상기 리드프레임과 반도체칩을 각각 연결하는 금속와이어와; 상기 반도체칩의 저면부, 하부리드의 저면부, 상부리드의 상면부가 노출되도록 감싸는 몰딩부와; 상기 각 하부리드의 저면부에 부착되는 솔더볼과; 상기 상부리드의 상면부에 형성되는 에폭시와; 상기 반도체칩의 저면부에 부착되는 히트싱크로 이루어진 다수개의 단품패키지가 상기 히트싱크와 몰딩부가 접촉되며, 상기 솔더볼과 에폭시가 접촉되면서 적층되도록 구성된 것을 특징으로 한다.
그리고, 상기 적층형 비엘피 패키지의 제조방법은 반도체칩에 부착된 칩패드의 상면에 하부리드와 상부리드를 형성하는 리드프레임을 설치하고, 상기 리드프레임과 반도체칩을 금속와이어로 연결하는 단계와; 상기 반도체칩의 저면부, 하부리드의 저면부, 상부리드의 상면부가 노출되도록 몰딩부를 형성하는 단계와; 상기 노출부에 부착된 이물질을 제거하는 단계와; 상기 반도체칩의 저면부에 히트싱크를 부착하고, 상기 각 하부리드의 저면부에 솔더볼을 부착하는 단계와; 상기 각 상부리드의 상면부에 전도성 에폭시를 형성하여 단품패키지를 완성하는 단계와; 상기 다수개의 단품패키지가 상기 히트싱크와 몰딩부가 접촉되고, 상기 솔더볼과 에폭시가 접촉되면서 상하로 적층시키는 단계의 순서로 제조되는 것을 특징으로 한다.
이하 본 발명의 바람직한 일실시례를 첨부 도면에 의거하여 상세히 설명하면다음과 같다.
도 2는 상기 적층형 비엘피 패키지의 단면도로서, 도시된 바와 같이 다수개의 단품패키지(20)로 구성된다.
상기 단품패키지(20)는 다수개의 칩패드(21a)가 부착된 반도체칩(21)과; 상기 각 칩패드(21a)의 상면에서 연장되어 하측으로 경사지게 절곡되어 평면을 갖는 하부리드(22a)와 상기 하부리드(22a)의 끝단에서 상측으로 수회 절곡되어 상부에 평면을 이루는 상부리드(22b)로 형성되는 다수개의 리드프레임(22)과; 상기 리드프레임(22)과 반도체칩(21)을 각각 연결하는 금속와이어(23)와; 상기 반도체칩(21)의 저면부, 하부리드(22a)의 저면부, 상부리드(22b)의 상면부가 노출되도록 에폭시로 감싸는 몰딩부(24)와; 상기 각 하부리드(22a)의 저면부에 부착되는 솔더볼(25)과; 상기 상부리드(22b)의 상면부에 형성되는 전도성을 갖는 에폭시(26)와; 상기 반도체칩(21)의 저면부에 접착제(28)로 부착되며 상기 반도체칩(21)에서 발생되는 열을 방열시키는 히트싱크(27)로 이루어진다.
그리고 상기 적층형 비엘피 패키지(30)는 다수개의 단품패키지(20)가 상기 히트싱크(27)의 저면부와 몰딩부(24)의 상부가 접촉되며, 상기 솔더볼(25)과 전도성 에폭시(26)가 접촉되면서 적층되도록 구성된다.
이하, 상기와 같이 구성된 본 발명에 따른 적층형 비엘피 패키지의 제조방법을 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 상기 반도체칩(21)에 부착된 칩패드(21a)의 상면에 하부리드(22a)와 상부리드(22b)를 형성하는 리드프레임(22)을 설치하고,상기 리드프레임(22)과 반도체칩(21)을 금속와이어(23)로 전기적으로 연결한다.
다음, 도 3b에 도시된 바와 같이, 상기 반도체칩(21)의 저면부, 하부리드(22a)의 저면부, 상부리드(22b)의 상면부가 노출되도록 몰딩부(24)를 형성한다.
다음, 도 3c에 도시된 바와 같이, 상기 노출부에 부착된 이물질 또는 몰딩부(24)로 부터 생성된 플레쉬(24a)를 제트노즐(101)에서 분사되는 슬러쉬(102)로 제거하며, 상기 단품패키지(20)는 화살표방향으로 이동되면서 도 3d와 같이 이물질과 플레쉬(24a)가 제거된다.
다음, 도 3e에 도시된 바와 같이, 상기 반도체칩(21)의 저면부에 접착제(28)로 히트싱크(27)를 부착하고, 상기 각 하부리드(22a)의 저면부에 솔더볼(25)을 부착한다. 상기 히트싱크(27)는 반도체칩(21)에서 발생되는 열을 외부로 방열시킨다.
다음, 도 3f에 도시된 바와 같이, 상기 각 상부리드(22b)의 상면부에 전도성 에폭시(26)를 형성하여 단품패키지(20)를 완성한다.
마지막으로, 상기 다수개 단품패키지(20)의 상기 히트싱크(27)와 몰딩부(24)가 접촉되고, 상기 솔더볼(25)과 에폭시(26)가 얼라인을 유지하면서 상하로 적층되어 도 2에 도시된 바와 같은 적층형 비엘피 패키지를 완성한다
이상에서 설명한 바와 같이, 본 발명에 의한 적층형 비엘피 패키지 및 제조방법은 비엘피 형태의 단품패키지를 솔더볼과 에폭시를 이용하여 적층하고, 반도체칩에 히트싱크를 설치함으로써, 적층시 얼라인을 정확히 유지할 수 있으며, 패키지에서 발생되는 열을 효율적으로 방출시켜 디바이스의 성능저하를 방지하는 효과가 있다.

Claims (2)

  1. 다수개의 칩패드가 부착된 반도체칩과; 상기 각 칩패드의 상면에서 연장되어 하측으로 절곡되는 하부리드와, 상기 하부리드의 끝단에서 상측으로 절곡되는 상부리드로 형성되는 다수개의 리드프레임과; 상기 리드프레임과 반도체칩을 각각 연결하는 금속와이어와; 상기 반도체칩의 저면부, 하부리드의 저면부, 상부리드의 상면부가 노출되도록 감싸는 몰딩부와; 상기 각 하부리드의 저면부에 부착되는 솔더볼과; 상기 상부리드의 상면부에 형성되는 에폭시와; 상기 반도체칩의 저면부에 부착되는 히트싱크로 이루어진 다수개의 단품패키지가 상기 히트싱크와 몰딩부가 접촉되며, 상기 솔더볼과 에폭시가 접촉되면서 적층되도록 구성된 것을 특징으로 하는 적층형 비엘피 패키지
  2. 반도체칩에 부착된 칩패드의 상면에 하부리드와 상부리드를 형성하는 리드프레임을 설치하고, 상기 리드프레임과 반도체칩을 금속와이어로 연결하는 단계와; 상기 반도체칩의 저면부, 하부리드의 저면부, 상부리드의 상면부가 노출되도록 몰딩부를 형성하는 단계와; 상기 노출부에 부착된 이물질을 제거하는 단계와; 상기 반도체칩의 저면부에 히트싱크를 부착하고, 상기 각 하부리드의 저면부에 솔더볼을 부착하는 단계와; 상기 각 상부리드의 상면부에 전도성 에폭시를 형성하여 단품패키지를 완성하는 단계와; 상기 다수개의 단품패키지가 상기 히트싱크와 몰딩부가 접촉되고, 상기 솔더볼과 에폭시가 접촉되면서 상하로 적층시키는 단계의 순서로제조되는 것을 특징으로 하는 적층형 비엘피 패키지의 제조방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100709175B1 (ko) * 2003-05-06 2007-04-20 가부시키가이샤 히타치세이사쿠쇼 반도체모듈
US7368810B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Invertible microfeature device packages
KR20220036724A (ko) * 2020-09-16 2022-03-23 (주)파트론 패키지 모듈

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