KR100709175B1 - 반도체모듈 - Google Patents

반도체모듈 Download PDF

Info

Publication number
KR100709175B1
KR100709175B1 KR1020040031069A KR20040031069A KR100709175B1 KR 100709175 B1 KR100709175 B1 KR 100709175B1 KR 1020040031069 A KR1020040031069 A KR 1020040031069A KR 20040031069 A KR20040031069 A KR 20040031069A KR 100709175 B1 KR100709175 B1 KR 100709175B1
Authority
KR
South Korea
Prior art keywords
semiconductor
package
semiconductor package
mounting substrate
semiconductor element
Prior art date
Application number
KR1020040031069A
Other languages
English (en)
Other versions
KR20040095655A (ko
Inventor
타니에히사시
히사노나에
호소카와코지
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
엘피다 메모리, 아이엔씨.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼, 엘피다 메모리, 아이엔씨. filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20040095655A publication Critical patent/KR20040095655A/ko
Application granted granted Critical
Publication of KR100709175B1 publication Critical patent/KR100709175B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체모듈은 반도체소자와 상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과 상기 반도체소자의 상기 배선기판측면과 반대측면에 형성되는 제1유기막을 갖는 반도체패키지와 상기 반도체패키지가 탑재되는 실장기판을 가지고, 제1의 상기 반도체패키지와 제2반도체패키지가 적층되고, 상기 제1반도체패키지의 상기 배선기판과 상기 제2반도체패키지의 유기막과의 사이에 제2유기막을 갖는다.

Description

반도체모듈{SEMICONDUCTOR MODULE}
도 1은 본 발명을 구비한 반도체모듈의 제1의 실시예를 설명하는 도이다.
도 2는 본 발명의 효과를 설명하는 반도체모듈의 변형도이다.
도 3은 본 발명의 효과를 모식적으로 설명한 도이다.
도 4는 본 발명을 구비한 반도체모듈의 제1, 2, 3에 이용되는 반도체패키지를 설명하는 도이다.
도 5는 본 발명을 구비한 반도체패키지를 설명하는 도이다.
도 6은 본 발명을 구비한 반도체패키지의 제조방법을 설명하는 도이다.
도 7은 본발명의 제4의 실시예를 설명하는 도이다.
도 8은 본발명의 제5의 실시예를 설명하는 도이다.
도 9는 본발명의 제6의 실시예를 설명하는 도이다.
도 10은 본발명의 제7의 실시예를 설명하는 도이다.
도 11은 본발명의 제8의 실시예를 설명하는 도이다.
도 12는 본발명의 제9의 실시예를 설명하는 도이다.
본 발명은 반도체모듈에 관한 것이다.
반도체메모리는 대형컴퓨터, 펄스널컴퓨터, 휴대기기등 다양한 정보기기에 사용되고 있으며, 필요한 용량은 매년 증가하고 있다. 대용량화에 수반하여 반도체메모리의 실장면적은 증대하고, 기기의 소형화를 저해하는 요인이 되고 있다. 그래서 반도체메모리를 고밀도로 실장하는 기술이 개발되어 왔다. 한정된 실장기판면적상에 많은 패키지를 실장하는 기술로서 실장기판상에 복수의 패키지를 적층하여 실장하는 기술이 개발되고 있다.
일본국 특개2002-176135호 공보, 일본국 특개평8-236694호 공보, 일본국 특개2000-286380호 공보에는 패이스트를 통해 반도체모듈을 스택한 구성이 개시되어 있다.
그러나, 고밀도로 실장한 모듈을 형성하는 경우, 반도체모듈은 외형수치가 소형화 혹은 고밀도실장된다. 이때문에, 반도체패키지를 실장기판상 혹은 다른 반도체패키지상에 실장하는 경우, 전체를 얇게 하여 모듈을 형성하는 것이 바람직하다. 그러나, 패키지가 얇은 경우, 휨강성이 작아지기 때문에 패키지 조립시에 휨이 발생하고, 그 후의 실장공정이나 검사시에 불편함이 생기는 것을 억제할 필요가 있다.
또 반도체조자를 탑재한 실장패키지에서는 탑재부의 신뢰성을 계속 확보하고 방열성이 뛰어난 구조로 하는 것이 바람직하다.
본 발명은 이 과제들 중 적어도 1개를 해결하는 것이다.
본원 발명은 예를 들면 이하의 형태를 가질 수 있다.
복수의 반도체패키지가 유기막을 통해 적층되는 형태를 갖는 반도체모듈이다. 구체적으로는 반도체소자와 상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과 상기 반도체소자의 상기 배선기판측면과 반대측면에 형성되는 제 1유기막을 갖는 반도체패키지와, 상기 반도체패키지가 탑재되는 실장기판과, 를 가지고, 제 1의 상기 반도체패키지와 제2의 상기 반도체패키지가 적층되고, 상기 제1반도체패키지의 상기 배선기판과 상기 제2반도체패키지의 상기 제 1유기막과의 사이에 제 2유기막을 갖는 것을 특징으로 하는 반도체모듈이다.
상기에 있어서, 반도체패키지의 상기 배선기판은 상기 외부단자와 같은 측에 상기 반도체소자가 탑재되는 것을 특징으로 하는 반도체모듈이다.
또 반도체소자와, 상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판을 갖는 반도체패키지와, 상기 반도체패키지가 탑재되는 실장기판을 가지고, 제 1의 상기 반도체패키지와 제 2의 상기 반도체패키지가 적층되고, 상기 제 1반도체패키지의 상기 배선기판과 상기 제 2반도체패키지의 상기 반도체소자와의 사이에 제 1유기막과 제 2유기막을 갖는 것을 특징으로 하는 반도체모듈일 수 있다.
또한, 상기 배선기판은 2층이상의 배선층을 구비하는 것이 바람직하다.
또한, 상기 제 1유기막을 반도체패키지형성시에 작성하고, 제 2유기막을 모듈형성시에 작성한다. 구체적으로는 이하의 공정을 갖는다.
상기 반도체소자의 일주면에, 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과 상기 일주면의 반대측면에 제 1유기막을 형성하여 반도체패키지를 형성하는 반도체패키지형성공정과, 실장기판에 제 1반도체패키지를 설치하고, 상기 제 1반도체패키지의 상기 배선기판상에 제2반도체패키지를 설치하는 실장공정을 가지고, 상기 실장공정은 상기 제1반도체패키지의 상기 배선기판과 상기 제 2반도체패키지의 상기 제1유기막과의 사이에 제2유기막을 형성하는 공정을 갖는 것을 특징으로 한다.
실장전의 패키지단체상태에서의 휨의 저감은 패키지의 반도체소자이면에 적절한 물성치와 두께를 갖는 부재를 배치함으로써 억제된다. 또, 실장후의 열부하에 대한 반도체소자의 깨짐 방지와 납땜접합부의 수명확보는 반도체소자이면에 배치한 부재를 근접하는 실장기판에 접합하여 반도체소자의 휨변형을 저감시킴으로써 억제된다. 또, 반도체소자이면과 실장기판을 접착함으로써 방열성도 향상하고 동작시의 소자온도가 저하한다.
이와 같이 본 발명은 특히 반도체패키지의 휨등을 억제하여 실장되는 구성으로 하기 때문에, 모듈내의 응력집중부발생 등을 효과적으로 억제할 수 있다.
이때문에, 패키지 조립시에 휨이 발생하고, 그 후의 실장공정이나 검사시에 불편함이 생기는 것을 억제할 수 있고, 또, 반도체소자를 탑재한 실장 패키지에서는 탑재부의 신뢰성을 계속 확보해서 발열성이 뛰어난 실장모듈을 제공할 수 있다.
또, 실장후의 모듈에 온도사이클 실험등의 열부하를 주는 경우, 반도체소자와 실장기판의 선팽창계수차에 의해 반도체소자에 휨변형이 생기고 반도체소자의 깨짐이 생길 우려가 있다. 본 발명에서는 반도체소자의 이면측에 유기층을 구비한 반도체패키지를 적층한 구성으로 하고, 인접하는 패키지간에 있어서의 상기 유기층과 인접하는 패키지기판을 연결하는 부재를 배치하는 구성으로 함으로써 실장전의 패키지단체상태에서의 휨 저감이나 실장후의 열부하에 대한 반도체소자의 깨짐 억제를 꾀할 수 있다.
또, 고밀도로 실장된 모듈에서는 반도체소자와 실장기판의 선팽창계수차에 의한 변형을 납땜접합부에서 흡수함으로써 열부하에 대한 납땜접합부 수명이 심해져도 납땜수명의 확보에 기여할 수 있고, 신뢰성이 높은 모듈을 구성할 수 있다.
또한, 고밀도로 실장된 메모리모듈이어도 모듈의 방열성을 향상하고 동작시의 소자온도를 저하시킬 수 있기 때문에, 동작시에 소자의 온도가 상승하고 소자의 오동작이나 성능저하를 억제할 수 있다.
본 발명의 다른 목적, 특성 및 이점은 첨부도면에 관한 이하의 본 발명의 실시예의 기재로부터 분명해질 것이다.
이하, 본 발명의 실시예를 설명하겠다.
도 1은 본 발명에 의한 반도체모듈의 제1실시예를 설명하는 도이다. 도 1(a)는 반도체모듈의 측면도, 도 1(b)는 반도체모듈의 평면도, 도 1(c)는 반도체모듈의 측면도의 패키지 근방을 확대한 도이다.
본 실시예에서는 유리에폭시기판인 실장기판(1)의 한쪽면에 하단의 패키지(11)이 실장되고, 더욱 하단의 패키지(11)의 외측에 상단의 패키지(12)가 실 장되어 있다. 또, 도에는 나타나 있지 않지만, 실장기판(1)의 반대측의 면에도 똑같이 하단의 패키지(11)와 상단의 패키지(12)가 배치되어 있을 수 있다. 즉, 실장기판의 두께방향으로 4개의 패키지가 적층실장되어 있는 구조일 수 있다. 실장기판(1)상에는 도 1(b)에 나타나 있는 것과 같이 패키지(11, 12)를 구비한 패키지가 병렬로 복수배치되어 있고, 더욱 실장기판(1)상에 반도체패키지(11, 12)이외의 탑재부품(13)을 실장함으로써 고밀도적층실장을 실현하고 있다.
상단의 패키지(12)는 열전도부재(9)를 통해 방열판(10)과 접속하고 있는 것이 바람직하다. 여기서 방열판(10)에는 열전도율이 높은 Cu합금이 이용되고 있다. 방열판(10)에 SUS등을 이용하는 것도 가능하지만, Cu와 비교하면 열전도율이 낮기 때문에 모듈의 열저항은 Cu와 비교하면 증가한다.
또, 열전도부재(9)에 종탄성계수가 낮은 탄성체를 이용함으로써 방열판(10)이나 상단의 패키지(12)와의 극간을 줄이고, 열전달을 향상시킴과 동시에 방열판(10)에 가해지는 외압이 상단의 패키지(12)에 전달되는 것을 방지하고 있다.
하단의 패키지(11)와 상단의 패키지(12)는 동일의 구조일 수 있다. 그 구조는 이하와 같다. 두께 40㎛정도의 폴리이미드로 이루어지는 절연체(2)와 두께 20㎛정도의 Cu로 이루어지는 배선층(3) 및 배선층(4)로 구성되는 데이프상의 배선부재를 구비한 배선기판과 반도체소자(7)가 두께 50㎛정도의 엘라스트머로 이루어지는 접합부재(6)을 통해 접합되어 있다. 반도체소자에는 512MB의 DRAM이 이용되고 있고, 평면수치는 1변이 약10mm, 두께는 150㎛이다.
이와 같이 반도체소자의 두께에 대한 장변이 60배 이상 정도의 박형으로 대 형의 소자를 탑재하는 모듈인 것이 본 발명의 실효를 얻는 관점에서 바람직하다. 보다 바람직하게는 100배 이상이다.
배선부재에는 금속의 배선층을 2층 가지게 해서 특성인피던스를 정합하고, 전기적인 노이즈를 저감함으로써 고속에서의 신호전송을 가능하게 하고 있다. 반도체소자(7)는 절연체(2)와 배선층(3, 4)로 이루어지는 배선부재나 접합부재(6)보다도 평면수치나 면적이 작고, 반도체소자(7)의 회로면이 접합부재(6)에 면하는 방향으로 배치되어 있다. 절연체(2)와 배선층(3, 4)로 이루어지는 배선부재에 있어서 반도체소자(7)의 외측에서 접합부재(6)이 접합하고 있지 않는 배선부재의 단부근방에는 외부단자를 구비하고, 외부단자에는 직경 약 300㎛의 납땜볼(5)이 배치되어 있다. 상기 구조의 반도체모듈에 있어서는 각각의 반도체패키지(11, 12)의 반도체소자(7)의 이면, 각 배선기판과의 반대측면, 예를 들면 실장기판(1)에 가까운 면에 두께 약100㎛의 이면부재(8)를 배치하고 있다. 실장기판(1)과 하단의 패키지(11) 및 하단의 패키지(11)와 상단의 패키지(12)의 접합을 납땜볼(5)과 이면부재(8)를 이용하여 행하고 있는 예를 여기에서 나타내고 있다. 여기서, 납땜볼(5)은 배선층(3, 4)와 접속되고 있고, 실장기판(1)과 반도체패키지(11, 12)와의 전기적인 도통은 납땜볼(5)을 통해 행해지고 있다. 이면부재(8)는 실장기판(1)과는 역학적으로 접속되어 있지만, 전기적인 도통은 취해지고 있지 않을 수 있다. 또, 납땜볼(5)의 실장방향의 길이는 반도체소자(7)의 두께보다 크다.
본 실시예와 같이 하단의 패키지(11)과 실장기판(1) 및 하단의 패키지(11)와 상단의 패키지(12)를 납땜볼(5)과 이면부재(8)상에 형성되는 접착층(14)에서 접합 되어 있다. 이면부재(8)이나 접착층은 예를 들면 에폭시계레진과 같은 유기막을 이용한다.
이와 같이 함으로써 납땜볼(5)만으로 접합하는 경우에 비해 온도사이클실험 등의 열부하에 대한 납땜수명향상과 반도체소자(7)의 깨짐불량방지의 효과가 크고, 신뢰성이 높은 반도체모듈을 제공할 수 있다. 또, 반도체소자(7)의 발열에 의한 반도체소자(7)의 온도상승을 저감할 수 있기 때문에 온도상승에 의한 반도체소자의 고장이나 오동작 혹은 성능저하를 방지한 열적으로도 신뢰성이 높은 반도체모듈을 제공할 수 있다.
하단의 패키지(11)과 실장기판(1) 및 하단의 패키지(11)와 상단의 패키지(12)를 납땜볼(5)과 이면부재(8)상에 형성한 접착층(14)을 통해 접합함으로써 납땜볼(5)만으로 접합하는 경우에 비해 열부하시의 납땜수명이 향상하는 메카니즘을 이하에 나타낸다. 도2에 온도저하시의 반도체모듈의 변형해석도를 나타낸다.
도 2(a)가 반도체패키지와 실장기판을 납땜볼만으로 접합한 조건, 도 2(b)가 반도체패키지와 실장기판을 납땜볼과 이면부재로 접합한 조건이다. 해석대상은 형상의 대칭성을 고려한 전체의 1/4모델이고, 변형은 확대해서 나타내고 있다. 또한, 도 2(a)에 있어서 반도체소자(7)와 실장기판(1)이 겹쳐져 있는 것은 변형을 확대해서 표시했기 때문이고, 실제로는 반도체소자(7)와 실장기판(1)은 겹쳐지는 일이 없다. 도 2(a)의 납땜볼만으로 접합한 조건에서는 반도체소자(7)에 휨변형이 생겨 있다. 이것은 실장기판(1)은 반도체소자(7)보다도 선팽창계수가 크고, 온도저하시에 생기는 열변형량의 차를 반도체소자(7)의 휨변형에 의해 흡수하고 있기 때문이다. 본 실시예와 같이 살장기판상에 복수의 반도체패키지를 적층하는 경우, 반도체패키지를 얇게 할 필요가 있지만 얇을수록 휨강성이 저하해서 용이하게 휨변형한다.
도 2(a)에 나타나는 것과 같이 반도체소자(7)가 아래로 볼록한 휨변형을 하면, 휨변형을 하는 반도체패키지(11)와 휨변형을 거의 하지않는 실장기판(1)을 접합하고 있는 납땜볼(5)에는 큰 소성변형이 발생한다. 납땜의 저사이클 피로수명은 온도사이클마다의 소성변형범위의 값에 지배되는 것이 알려져 있고, 소성변형범위가 클수록 수명은 짧아진다. 따라서, 반도체소자(7)의 휨변형에 의해 납땜볼에 큰 소성변형범위가 생김으로써 납땜수명이 저하한다. 또, 도 2(a)에 나타나는 것과 같이 반도체소자(7)가 아래로 볼록한 휨변형을 할 경우, 반도체소자이면(도에 있어서의 하측면)에는 인장응력이 생기고, 반도체소자회로면(도에 있어서의 상측면)에는 압축응력이 생긴다. 반도체소자의 휨변형이 크고, 반도체소자이면에 생기는 인장응력이 재료가 갖는 저항강도이상 발생하면 반도체소자에 깨짐이 발생한다.
이것은 외부단자가 연결된 측의 배선기판에 반도체소자(7)가 설치되어 있는 구조에 있어서 현저해진다. 반도체소자(7)가 스턱되어 있는 것과 같은 박측의 모듈에 있어서는 보다 현저해진다.
한편, 도 2(b)의 납땜볼과 이면부재로 접합하는 조건에서는 반도체소자의 이면이 이면부재에 의해 실장기판과 접합되어 있기 때문에, 반도체소자의 휨변형을 억제할 수 있다. 따라서 반도체소자의 이면에 큰 인장응력이 발생하는 일 없이, 반도체소자의 깨짐을 방지할 수 있다. 또, 반도체소자의 휨변형에 의해 납땜볼에 생기는 소성변형범위가 작아지고, 납땜수명이 향상한다. 본 실시예와 같이 반도체소 자의 휨변형을 구속한 경우, 반도체소자와 실장기판의 선팽창계수차에 의한 열변형량의 차이는 주로 접합부재(6)의 첨단변형과, 절연체(2)의 압축변형에 의해 흡수된다. 본 실시예에서는 접합부재(6)에 엘라스트머를 이용하고 절연체(2)에 폴리이미드를 이용하고 있다. 이 재료들은 반도체소자(7)나 납땜볼과 비교해서 탄성계수가 1/10 이상으로 작고, 이 부재들이 변형함으로써 납땜볼에 가해지는 열응력을 저감하고 있다. 이상의 효과에 의해 납땜볼과 이면부재를 이용해서 반도체패키지와 실장기판을 접합함으로써 납땜수명의 향상과 칩깨짐방지의 효과가 나타난다.
또한 본 실시예에서는 배선부재에 폴리이미드로 이루어지는 절연체(2)와 동배선을 이용하는 것이 바람직하지만, 유리에폭시기판이나 빌드업기판을 이용하는 것도 가능하다. 유리에폭시기판이나 빌드업기판은 폴리이미드와 비교해서 종탄성계수가 큰 재료이지만, 배선부재와 실장기판의 선팽창계수가 거의 같아지는 것으로부터 납땜접합부에 생기는 소성변형은 폴리이미드 테이프를 이용한 경우와 동등이상으로 저감하는 것도 가능하다. 단, 배선부재에 유리에폭시기판을 이용한 경우, 폴리이미드를 이용한 경우와 비교해서 반도체모듈이 두껍게 된다. 또, 유리에폭시기판은 폴리이미드 테이프보다도 강성이 크기 때문에 휨저감을 위해 반도체소자이면에 배치하는 이면부재는 폴리이미드 테이프를 이용하는 경우와 비교해서 종탄성계수나 선팽창계수가 큰 재료를 이용할 필요가 있다.
또, 본 실시예에서는 반도체소자(7)의 이면부재(8)는 반도체소자(7)의 이면전면에 배치되고, 더욱 실장기판(1)에도 전면접합되어 있다. 그러나 상기의 효과는 반도체소자(7)와 실장기판을 역학적으로 접합함으로써 반도체소자(7)의 휨변형을 구속하면 좋다. 그래서 반도체소자의 이면부재(8)를 반도체소자(7)의 이면의 각부근방을 포함하는 일부에만 배치해도 납땜수명향상이나 반도체소자의 깨짐방지효과는 나타난다. 단, 반도체소자의 각부의 휨변형의 구속이 약한 경우는, 얻어진 효과도 작아져 버린다.
다음으로 방열성능의 향상에 관해 설명하겠다. 반도체소자에서 발생한 열은 주로 실장기판표면과 방열판으로부터 공기중으로 방출된다. 이 때, 반도체패키지를 납땜볼만으로 실장하는 경우는 열은 공기중의 전도나 복사에 의해 실장기판이나 방열판에 전해지거나 배선부재나 납땜볼을 경유해서 전해질 필요가 있지만, 모두 고체중을 직접 열이 전도되는 경우와 비교해서 열의 전달이 나쁘기 때문에 반도체모듈의 열저항이 증가한다.
한편, 반도체패키지를 납땜볼과 이면부재로 접합하는 경우는 반도체소자에서 발생한 열이 이면부재를 통해 실장기판이나 방열판에 전달된다. 이 경우, 공기와 비교해서 열전달율이 큰 고체중을 열이 직접 전달하기 때문에 반도체모듈의 열저항이 작아진다. 따라서 반도체소자의 발열량이 같아도 반도체소자의 온도상승은 작아지고, 반도체소자의 고장이나 오동작 성능저하를 방지할 수 있다. 이것으로부터 발열량이 큰 반도체소자의 사용도 가능한다.
또, 이면부재(8)가 반도체소자(7)의 이면전면에서가 아니라 일부만에 배치되어 있는 경우에도 이면부재(8)가 없는 경우와 비교해서 모듈의 열저항은 저감한다. 단, 그 효과는 이면부재(8)가 반도체소자의 이면전면에 배치되어 있는 경우보다는 작은 것이 된다.
다음으로 패키지단체의 휨저감의 효과에 관해 설명하겠다. 패키지의 휨은 주로 반도체소자(7)와 절연체(2)나 배선층(3, 4), 접합부재(6)와의 선팽창계수차에 의해 생기고, 패키지단체의 휨변형이 크면 실장시나 패키지 검사시 등에 불편함이 생기는 것이 염려된다. 이 반도체패키지단체의 휨은 반도체소자의 이면에 이면부재(8)를 배치함으로써 저감할 수 있다.
도 3에 이면부재가 반도체패키지의 휨에 미치는 영향을 모식적으로 나타낸다. 이면부재가 없을 때, 반도체패키지는 실온에 있어서 칩이면을 볼록하게 하는 휨변형이 생긴다. 이것은 각 부재를 접합하는 온도는 실온보다도 높고, 그 후의 온도저하에 의해 생기는 각 부재간의 열변형량의 차가 휨으로서 나타나기 때문이다. 여기서, 칩이면을 볼록하게 하는 휨변형을 정(正), 칩이면이 오목해지는 휨변형을 부(負)로 표시한다. 따라서 이면부재가 없을 때에는 실온에 있어서 정의 휨변형이 생기게 된다. 칩이면에 부재를 배치하면 반도체패키지의 휨은 감소한다. 이것은 반도체소자와 절연체(2)나 배선(3, 4)등에 의해 생기는 정의 휨변형과 반도체소자와 이면부재에 의해 생기는 부의 휨변형이 말살되기 때문이다. 여기서 이면부재의 종탄성계수가 클수록 패키지의 휨은 감소해서 휨은 0이 된다. 이면부재의 종탄성계수를 크게 하면 패키지는 역의 부의 휨변형을 한다. 또 이면부재의 선팽창계수가 클수록 작은 종탄성계수로 휨이 0이 된다. 이것으로부터 패키지의 휨은 이면부재의 선팽창계수와 종탄성계수에 의해 제어할 수 있는 것을 알 수 있다. 그런데 패키지의 휨에는 이면부재의 두께도 큰 영향을 가지고, 이면부재가 두꺼울수록 선팽창계수, 종탄성계수도 함께 작은 값으로 패키지의 휨은 0이 된다. 그러나 이면부재의 두께는 반도체소자의 두께나 납땜볼의 높이등에 의해 종속적으로 결정되기 때문에, 도 3에서는 두께를 일정하게 한 조건에서의 관계를 나타냈다. 또 반도체패키지단체의 휨은 0으로 할 필요는 없고, 실장시나 검사시 등에 문제를 발생하지 않는 범위로 휨이 저감되도록 이면부재를 선정하면 좋다.
이것들로부터 본 실시예와 같이 반도체패키지의 반도체 휨이면에 적절한 물성식을 가지는 부재를 배치애서, 이면부재와 실장기판을 접합하는 구조로 함으로써 온도사이클실험 등의 열부하에 대한 납땜수명의 향상, 칩깨짐이 방지, 방열성의 향상, 패키지의 휨저감이란 문제를 만족하는 신뢰성이 높은 구조가 된다.
본 실시예와 같이 에폭시계 실렌등의 이면부재를 휨억제기구로서 구비한 패키지를 적층해서 실장하는 경우, 각각의 패키지의 휨이 저감되고 있는 것으로부터 일반도체패키지의 반도체소자와 인접하는 패키지 혹은 실장기판과의 사이의 간격의 뒤틀림을 억제할 수 있기 때문에, 적층실장한 후의 이면부재의 두께를 균일하게 할 수 있다. 반도체소자가 동작함으로써 발생하는 열은 이면부재를 통해 실장기판이나 방열판에 전해져서 방열된다. 그 때문에, 실장후의 이면부재의 두께에 흐트러짐이 있는 경우, 이면부재의 얇은 개소에서는 반도체소자로부터 실장기판이나 방열판까지의 열저항이 작아지기 때문에 발열시의 온도가 내려가지만, 이면부재의 두꺼운 개소에서는 반대로 발열시의 온도가 상승한다. 그 때문에 반도체소자의 온도분포가 커짐과 동시에 반도체소자의 최고온도는 이면부재의 두께가 균일한 경우보다도 높아져 버린다. 따라서 본 실시예와 같이 패키지의 휨을 저감함으로써 반도체모듈 동작시의 반도체소자의 최고온도의 상승을 저감하는 효과가 있다.
도 4에 본 발명의 제1, 제2, 제3 실시예에 있어서 반도체모듈을 구성하는 반도체패키지의 단면모식도를 나타낸다. 반도체패키지의 배선기판에는 외부단자에 연결하는 접속부재(도에서는 납땜부재)와 같은 측에 반도체소자가 탑재되는 형태를 나타내고 있다. 스턱을 위한 반도체패키지의 배선기판의 외부단자는 양측에 배치되지만, 납땜범프자체 등의 패키지실장기판 혹은 패키지-패키지간을 접속하는 부재와 같은 측에 반도체소가 탑재되어 있다.
도 4(a)는 반도체소자(7)의 이면에 이면부재(8)를 배치한 실시예 1에서 나타낸 반도체패키지이다. 도 4(b)는 본발명의 실시예 2에서 이용하는 반도체패키지의 단면모식도이다. 반도체패키지의 이면부재(8)이외는 도 4(a)에서 나타낸 실시예1의 반도체패키지와 같은 구조이다. 실시예 1의 반도체패키지와의 차이는 이면부재(8)를 이용하지 않고 몰드수지(41)를 이용해서 반도체소자(7)의 이면과 측면을 몰드하고 있는 점이다. 본 발명의 효과인 납땜수명의 향상, 칩깨짐 방지, 방열성능의 향상, 패키지단체의 휨저감이란 효과는 칩이면에 몰드수지(41)를 설치함으로써 달성할 수 있다. 단, 이 경우, 패키지의 휨을 저감시키기 위해서는 이면부재를 이용한 경우와 같이 적절한 물성의 몰드수지를 이용할 필요가 있다. 도 4(c)는 본 발명의 실시예2에서 이용하는 반도체패키지의 단면모식도이다. 실시예 1에서 이용한 반도체패키지와의 상이점은 실장기판과의 전기적인 도통을 취하는 수단에 리드를 이용하고 있는 점이다. 칩이면을 실장기판에 접합하는 구조에서는 납땜접합부에 생기는 열응력은 작기 때문에, 리드에 의해 패키지와 실장기판을 접합한 경우의 납땜접합부 불량이나 리드끊어짐 등의 불량을 방지할 수 있다. 또 도에는 나타내고 있지 않 지만, 실시예 2에서 나타낸 것과 같이 이면부재(8)를 대신해서 봉지수지(41)를 이용하고, 실시예 3에서 나타낸 것과 같이 패키지와 실장기판과의 전기적인 도통으로 리드를 이용하는 것도 물론 가능하다.
도 5에 본 실시예 1 및 실시예 2에 있어서 반도체패키지에 있어서의 납땜볼의 배치도를 나타낸다. 납땜볼의 수는 탑재되는 반도체소자 등에 따라 다르다. 필요한 납땜볼의 수가 적을 경우는 도 5(a)와 같이 패키지단부에 2열로 배치할 수 있다. 또, 필요한 납땜볼의 수가 많고 2열로 나열하는 것이 곤란한 경우는 도 5(b)에 나타내는 것과 같이 4열에 납땜볼을 배열하는 것이나 3열로 배치할 수 있다. 또, 실장조건에 따라서는, 도 5(c)에 나타내는 것과 같이 2열씩 좌우로 배치할 수 있다. 본 발명과 같이 반도체소자와 실장기판을 이면부재를 통해 접합하는 구조에서는 온도사이클시에 생기는 반도체소자의 구부림 변형은 작다. 또, 패키지단체의 휨도 경감할 수 있기 때문에, 실장시나 검사시에 패키지의 평탄도가 문제가 되는 것은 적다. 따라서, 납땜볼은 강도적으로나 열적인 신뢰성을 고려하지 않고, 자유로 배치하는 것이 가능하다. 또한 도에는 대표적인 납땜볼배치를 3점 나타냈지만, 도시한 3점 이외에도 앞의 설명과 같이 납땜볼은 자유로 배치하는 것이 가능하다. 이 특장에 의해서 반도체패키지의 외형수치의 자유도가 높고 고밀도실장에 맞는 구조임과 동시에 배선부재나 실장기판에서의 배선의 인도하기 쉬운 구조로 생각할 수 있다.
도 6에 실시예1에 이용하는 반도체모듈의 제도방법을 나타낸다. 처음에 도 6(a)~(d)를 이용해서 반도체패키지의 제조방법을 나타낸다. 도 6(a)에 나타낸 것과 같이 절연체(2)의 양면에 엣칭에 의해 작성한 회로층(3, 4)을 배치하고, 반도체소자의 범프와 접합하는 개소근방의 절연체(2)를 제거함으로써 이너리드(61)을 설치한 테이프상의 배선부재에 접합부재(6)를 접합한다. 이 때, 접합부재(6)도 절연체(2)와 똑같이 반도체소자의 범프와 접합하는 개소근방에는 설치하지 않는다. 또한, 도에서는 1개의 패키지에 관해 나타내고 있지만, 복수의 테이프상의 배선부재를 이어둠으로써 제조시의 취급을 용이하게 할 수 있다.
다음으로 도 6(b)에 나타나 있는 것과 같이 반도체소자(7)를 접합부재(6)와 접합한다. 이 때, 반도체소자(7)는 회로면이 접합부재(6)와 접합하고, 반도체소자(7)의 범프(62)가 이너리드(61)의 하부에 위치하도록 배치된다. 다음으로 본딩에 의해 반도체소자의 범프와 배선층을 접합함으로써 반도체소자와 배선층의 도통을 취한다.
다음으로 도 6(c)에 나타나 있는 것과 같이 본딩한 개소에 에폭시계레진을 흘려 넣어 이너와이어(61) 및 범프(62)를 봉지함과 동시에 반도체소자의 이면에 에폭시계레진을 도포함으로써 이면부재(8)를 구성한다. 본 실시예에서는 이너와이어나 범프의 봉지에 이용하는 레진과 이면부재의 레진에는 동일재료를 이용함으로써 한번의 공정으로 봉지와 이면부재의 생성을 동시에 행할 수 있다. 또, 레진의 도포는 레진의 경화온도인 160℃정도의 온도조건하에서 행해지지만, 반도체소자와 배선부재의 봉지와 이면부재의 생성을 동일공정에서 행함으로써 레진도포후에 실온까지 온도강하할 때, 반도체소자와 배선부재의 선팽창계수차로 생기는 패키지의 휨변형과 반도체소자와 이면부재의 선팽창계수차로 생기는 패키지의 휨변형이 서로 말살 되고, 고온시에서 실온에 이르기까지 모든 온도역에 있어서 패키지의 휨을 저감할 수 있다.
최후로 도 6(d)에 나타나 있는 것과 같이 납땜볼을 접합함으로써 패키지가 완성된다. 이 때, 배선층(3)에 패이스트는 납땜을 도포하고, 패이스트는 납땜을 도포한 위치에 납땜볼(5)을 배치함으로써 납땜볼(5)은 패이스트는 납땜의 점성에 의해 배선층(3)에 붙인 상태가 된다. 그 후, 반도체패키지를 납땜의 융점이상까지 온도상승하고 그후 실온까지 온도강하함으로써 납땜볼은 반도체패키지에 접합된다. 본 실시예에서는 납땜재료에 납을 포함하지 않는 주석과 은과 동의 화합물을 이용하기 때문에, 그 융점을 넘는 250℃정도까지 온도상승을 하고 있다. 납땜볼을 접합하기 위한 온도상승, 온도강하 공정에 있어서도 반도체소자와 배선부재의 선챙창계수차로 생기는 패키지의 휨변형과 반도체소자와 이면부재의 선팽창계수차에서 생기는 패키지의 휨변형이 서로 말살되기 때문에 패키지의 휨은 작고 공정에 불편함이 생기는 일은 없다. 또한, 복수의 반도체패키지의 테이프상 배선부재가 연결되어 있는 경우는 이 단계에서 각개편으로 절단함으로써 반도체패키지를 완성한다.
여기까지 제 1실시예인 반도체모듈을 구성하는 반도체패키지의 제조방법을 기술했지만 다른 공정에서 제조된 반도체패키지여도 본 발명의 특장을 가지는 구조라면 본 발명의 효과가 얻어지는 것은 말할 것도 없다. 예를 들면, 이면부재로서 에폭시계레진을 도포하는 대신에 다이본딩용 수지시트를 붙임으로써 이면부재를 구성해도 좋다. 단, 이면부재에 수지시트를 이용하는 경우는 레진을 도포하는 경우와 비교해서 이면부재의 두께를 균일하게 할 수 있는 한편 시트붙임공정이 필요해진 다. 또, 배선부재로서 폴리이미드테이프를 대신해서 유리에폭시기판이나 빌드업기판을 이용하는 경우에는 반도체소자와 배선부재와의 전기적인 도통을 본딩이 아니라 금범프접합 등을 이용하는 것이 가능하다. 금범프 접합을 이용하는 경우에는 접합부에 언더휠재료를 충진함으로써 접합부의 신뢰성을 향상시키고, 그 언더휠재료를 반도체소자 이면에도 도포함으로써 이면부재를 구성할 수 있다.
실장기판측의 패키지와 방열판측의 패키지를 연속해서 배치하고, 그 후는 납땜재료의 융점이상까지 온도상승시킨 후에 실온까지 온도강하함으로써 실장기판과 반도체의 전기적도통을 취해도 좋다. 이 경우 반도체모듈에 가해지는 열이력은 1회로 끝난다.
다음으로 반도체모듈의 제조방법을 나타낸다. 도 6(e), (f)를 이용해서 제1 반도체모듈의 제조방법을, 도 6(g)~(i)를 이용해서 제2 반도체모듈의 제조방법을 나타낸다. 제 1제조방법에서는 도 6(g)에 나타나 있는 것과 같이 처음으로 실장기판측의 반도체패키지의 이면부재표면에 접착층을 설치하고, 실장기판상에 배치한다. 그 후, 납땜재료의 융점이상까지 온도상승시킨 후에 실온까지 온도하강함으로써 실장기판과 반도체패키지의 전기적인 도통을 취함과 동시에 이면부재표면에 설치한 접착층이 경화해서 이면부재와 실장기판이 역학적으로 접합된다.
다음으로, 방열판측의 반도체패키지의 이면부재표면에 접착층을 설치한 후에 실장기판측의 반도체패키지상에 배치하고, 납땜재료의 융점이상까지 온도상승함으로써 적층구조의 반도체모듈을 구성한다. 반도체모듈의 제조공정에 있어서 조립과정의 반도체모듈에는 복수의 온도이력이 가해지지만, 각각의 반도체패키지의 휨은 이면부재에 의해 저감되고 있기 때문에 공정과정에 있어서는 납땜볼의 접합불량이나 이면부재접착층의 벗겨져 떨어짐 등의 불량을 방지할 수 있다. 또, 반도체모듈의 반도체소자와 실장기판의 사이에는 이면부재와 접착층의 2개의 층이 구성되게 된다.
다음으로 제 2의 반도체모듈의 제조방법을 나타낸다. 도 6(g)에 나타난 것과 같이, 처음에 실장기판측의 반도체패키지를 실장기판상에 배치한다. 이 때, 제 1반도체모듈의 제조방법과는 달리 이면부재표면에 접착층은 설치하지 않는다. 그리고, 납땜재료의 융점이상까지 온도상승시킨 후에 실온까지 온도강하함으로써 실장기판과 반도체패키지의 전기적인 도통을 취한다. 다음으로, 방열판측의 반도체패키지를 실장기판측의 반도체패키지상에 배치하고, 납땜재료의 융점이상까지 온도상승함으로써 실장기판상에 2개의 반도체패키지를 실장한다. 그 후, 실장기판과 실장기판측패키지의 이면부재와의 극간과 실장기판측패키지와 방열판측패키지의 이면부재와의 극간에 침투성이 높은 언더휠재료 등을 흘려 넣어 언더휠재료의 경화온도이상으로 승온함으로써 반도체모듈을 구성한다.
제 2반도체모듈의 제조공정에 있어서도 조립과정의 반도체모듈에는 다양한 온도이력이 생기지만, 각각의 반도체패키지의 휨은 이면부재에 의해 저감되고 있기 때문에 공정과정에 있어서는 납땜볼의 접합불량 등의 불량을 방지할 수 있다. 제 2반도체모듈의 제조방법에서는 반도체모듈의 반도체소자와 실장기판의 사이에는 이면부재와 언더휠재료의 2개의 층이 구성되게 된다.
실장기판측의 패키지와 방열판측의 패키지를 연속해서 배치하고, 그 후는 납 땜재료의 융점이상까지 온도상승시킨 후에 실온까지 온도강하함으로써 실장기판과 반도체의 전기적도통을 취해도 좋다. 이 경우 반도체모듈에 가해지는 열이력은 1회로 끝난다.
제 1반도체모듈의 제조방법에서는 제 2반도체모듈의 제조방법에 비해 언더휠재료의 경화공정을 생략할 수 있다. 한편, 제 2반도체모듈의 제조방법에서는 납땜볼의 접합시에 이면부재와 실장기판이 접착되어 있지 않기 때문에 패키지의 탑재위치의 흐트러짐을 납땜의 표면장력에 의해 자동적으로 수정할 수 있다. 또, 제1 제조방법에서는 열가소성의 접합제를 이용하는 것, 제 2제조방법에서는 리페어가능한 언더휠재료를 이용함으로써 반도체모듈제조후에 실장기판으로부터 반도체패키지를 떼어내거나 교환하는것이 가능하다.
또한, 본 제조공정은 다양하게 생각되는 본 발명의 실시예의 1개의 제조방법을 나타낸 것이고, 다른 공정에서 제조된 반도체모듈이어도 본 발명의 특장을 갖는 구조라면 본 발명의 효과가 얻어지는 것은 말할 것도 없다.
도 7은 제 4의 실시예를 나타내는 반도체모듈의 단면모식도이다. 본 실시예에서는 실장기판 한쪽 측에 반도체패키지를 적층에는 없고 1개의 패키지가 실장되어 있다. 본 실시예에서는 실장기판상에 실장되는 반도체패키지의 수는 감소하지만 반도체모듈의 두께가 작아지기 때문에 적층실장을 한 반도체모듈보다도 작은 스페이스에 설치할 수 있다. 반대로 보다 큰 스페이스에 설치하는 것이 가능하고 큰 용량을 필요로 하는 반도체모듈에서는 두께방향의 수치증가가 허용되는 범위에서 실장기판3단 이상의 적층구조로 하는 것도 가능하다.
도 8에 제 5의 실시예를 나타내는 반도체모듈의 단면모식도를 나타낸다. 본 실시예에서는 반도체소자 이면에 이면부재를 설치하지 않고, 반도체소자를 직접 실장기판에 수지(81)을 이용해서 접합하고 있다. 또한, 반도체소자와 실장기판의 접합에는 언더휠제를 이용하고 있다. 이면부재를 설치하지 않기 때문에 반도체패키지단체의 휨변형을 저감하는 효과는 보이지 않지만, 반도체패키지를 실장한 후의 반도체소자의 구부러짐변형은 다른 실시예와 똑같이 저감할 수 있기 때문에, 납땜수명의 향상이나 칩깨짐의 방지에는 효과가 나타난다. 또, 반도체소자에서 발생한 열은 수지(81)를 통해 실장기판이나 방열판에 전도되기 때문에 수지(81)를 설치하지 않는 경우에 비해서 방열성능도 향상된다. 즉, 본 실시예는 본 발명이 해결하려고 하는 과제에 있어서 납땜수명의 향상과 칩깨짐의 방지 및 방열성능의 향상을 해결하는 실시예이다. 또한, 본 실시예에 있어서 반도체소자뿐 아니라 납땜볼(5)까지도 언더휠제로 덮으면 납땜수명을 더욱 향상된다.
도 9에 제 6의 실시예를 나타내는 반도체모듈의 단면모식도를 나타낸다. 본 실시예에서는 실시예1과 비교해서 반도체이면의 이면부재를 실장기판에 접합하고 있지 않는 점이 상이점이다. 본 실시예에서는 반도체패키지단체의 구조는 실시예 1과 같고, 반도체패키지의 휨변형저감의 효과는 나타난다. 그러나 실장후의 반도체소자의 구부러짐변형은 납땜볼만으로 지지되기 때문에 납땜수명의 향상이나 칩깨짐 방지효과는 작다. 또, 반도체소자에서 발생한 열은 공기층을 통해 실장기판이나 방열판에 전도되기 때문에, 실시예 1과 같이 공기층을 통하지 않는 구조와 비교하면 방열성능은 저하된다. 단, 이면부가 없는 구조와 비교하면 이면부재의 두께에 따라 공기층의 두께가 얇아져 있고 방열성능은 향상되고 있다. 즉, 본 실시예는 본 발명이 해결하려고 하는 과제에 있어서 반도체 패키지의 휨저감 및 방열성능의 향상을 해결하는 실시예이다.
도 10에 제 7의 실시예를 나타내는 반도체모듈의 단면모식도를 나타낸다. 본 실시예에서는 반도체패키지와 실장기판의 전기적인 도통을 리드에 의해 행하고 있다. 리드는 실장기판과 납땜으로 접합되고 있다. 본 실시예에서는 반도체소자와 실장기판이 이면부재에 의해 접합되어 있고, 온도사이클 등의 열부하에 의해 리드와 실장기판의 납땜접합부에 생기는 뒤틀림은 경감된다. 또, 반도체소자와 실장기판의 선팽창계수차에 의한 열변형량의 차이는 리드자체의 변형에 의해서도 흡수되기 때문에 납땜접합부의 뒤틀림은 작아지고 납땜수명을 확보할 수 있다. 또, 반도체소자의 이면에 부재를 설치하고 있기 때문에 반도체패키지의 휨저감, 반도체소자의 깨짐방지, 방열성능의 향상효과도 나타난다. 즉, 본 실시예는 본 발명이 해결하려고 하는 과제에 있어서 반도체패키지의 휨저감, 납땜수명의 향상, 반도체소자의 깨짐방지 및 방열성능의 향상을 해결하는 실시예이다.
도 11에 제 8의 실시예를 나타내는 반도체모듈의 단면모식도를 나타낸다. 본 실시예에서는 제 5의 실시예와 똑같이 반도체소자의 이면에 이면부재(10)을 배치하지 않는다. 제 5의 실시예와의 상이점은 각각의 패키지의 반도체소자가 배선층(3, 4)보다도 상부에 배치되어 있는 점이다. 또, 실장기판측패키지(11)와 실장기판(1)의 극간 및 방열판측패키지와 실장기판측패키지의 극간에는 언더휠재(111)가 층진되어 있다. 본 실시예에서는 다른 실시예와 비교해서 반도체모듈의 두께가 반도체 소자의 두께분만큼 증가하고 있으나, 그 한편에서 실장기판측패키지(11)와 실장기판(1)의 극간이 크게 확보되기 때문에 언더휠재의 충진이 용이해지고 가장 수명이 문제가 되는 실장기판측패키지와 실장기판을 접합하고 있는 납땜을 보다 보호할 수 있다는 이점이 있다. 언더휠재의 충진이 용이하기 때문에 언더휠재료에는 충진성은 떨어지지만 싼 레진등의 재료를 이용하는 것이 가능하다.
도 12에 제 9의 실시예를 나타내는 반도체모듈의 단면모식도를 나타낸다. 본 실시예에서는 제 8의 실시예와 똑같이 각각의 패키지의 반도체소자가 배선층(3, 4)보다도 상부에 배치되어 있다. 제8의 실시예와의 상이점은 방열판측패키지와 실장기판측패키지의 극간에는 언더휠재를 충진하지 않고, 방열판측패키지의 반도체소자와 방열판을 접합부재(121)를 통해 접합하고 있는 점이다. 방열판과 반도체소자를 접합함으로써 방열판측패키지의 휨변형을 구속함으로써 공간이 작은 방열판측패키지와 실장기판측패키지의 극간에 언더휠재를 충진하는 일 없이 방열판측패키지와 실장기판측패키지를 접합하고 있는 납땜의 신뢰성을 확보할 수 있다. 또한, 접합부재(121)를 배치한 후에 실시예 9와 같이 방열판측패키지와 실장기판측패키지의 극간에 언더휠재를 충진함으로써 납땜의 신뢰성을 더욱 향상할 수 있다.
또, 지금까지 도를 이용해서 나타낸 실시예에서는 방열판(10) 및 열전도부재(9)를 설치하고 있지만, 반도체소자의 발열량이 작아서 반도체소자의 온도상승이 문제가 되지 않는 경우나 냉각에 맞는 환경하에서 이용되는 경우에는 열전도부재를 설치하지 않는 것이나 방열판과 열전도부재를 함께 설치하지 않는 것도 가능하다. 이 경우, 반도체모듈은 방열판을 설치한 것 보다도 얇게할 수 있다.
이상, 상기 기재는 실시예에 관해 행해졌지만, 본 발명은 그것에 한정되지 않고, 본 발명의 정신과 첨부의 클레임의 범위내에서 다양한 변경 및 수정을 할 수 있는 것은 당업자에게 분명하다.
본 발명에 의해 모듈내의 응력집중부 발생 등을 효과적으로 억제할 수 있고, 탑재부의 신뢰성을 계속 확보하고 방열성이 뛰어난 실장 모듈을 제공할 수 있다.

Claims (9)

  1. 반도체소자와,
    상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과, 상기 반도체소자의 상기 배선기판측면과 반대측면에 형성되는 유기막으로 이루어지는 이면부재를 각각 가지고 실장기판상에 적층해서 탑재되는 제1 반도체패키지 및 제2 반도체패키지와;
    상기 반도체패키지가 탑재되는 실장기판을 가지고;
    상기 제1 반도체패키지의 상기 배선기판과 상기 제2 반도체패키지의 상기 이면부재와를 접착하는 접착층을 갖는 것을 특징으로 하는 반도체모듈.
  2. 반도체소자와,
    상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과 상기 반도체소자의 상기 배선기판의 측면과 반대측면에 형성되는 유기막으로 이루어지는 이면부재를 가지는 제1 반도체패키지와;
    상기 반도체패키지가 탑재되는 실장기판을 가지고;
    상기 제1 반도체패키지의 이면부재와 상기 실장기판을 접착하는 접착층을 갖는 것을 특징으로 하는 반도체모듈.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제1 반도체패키지의 상기 배선기판에는 상기 외부단자에 연결하는 접속부재와 같은 측에 상기 반도체소자가 탑재되는 것을 특징으로 하는 반도체모듈.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 배선기판은 양면에 배선층을 구비하는 것을 특징으로 하는 반도체모듈.
  5. 청구항 1 또는 청구항 2에 있어서,
    상기 이면부재와 상기 접착층의 적어도 한쪽은 에폭시수지를 포함하는 것을 특징으로 하는 반도체모듈.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 외부단자는 납땜부재로 연결되고, 제1 반도체패키지와 제2 반도체패키지를 연결하는 납땜부재의 길이는 상기 반도체소자의 두께보다 큰 것을 특징으로 하는 반도체모듈.
  7. 반도체소자의 일주면에 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판을 형성하고, 상기 일주면의 반대측면에 유기막으로 이루어지는 이면부재를 형성하여 제1 및 제2 반도체패키지를 각각 형성하는 반도체 패키지 형성공정과;
    실장기판에 제1 반도체패키지를 설치하고, 상기 제1 반도체패키지의 상기 배선기판상에 제2 반도체패키지를 설치하고, 상기 제1 반도체패키지의 상기 배선기판과 상기 제2 반도체패키지의 상기 이면부재와의 사이 및 상기 실장기판과 상기 반도체패키지와의 사이에 접착층을 형성하는 실장공정을 갖는 것을 특징으로 하는 반도체모듈의 제조방법.
  8. 반도체소자와,
    상기 반도체소자에 연결하는 배선부재와 상기 배선부재에 연결하는 외부단자를 갖는 배선기판과, 상기 반도체소자의 상기 배선기판 측면과 반대측면에 형성되는 유기막으로 이루어지는 이면부재를 각각 갖고, 실장기판상에 적층하여 탑재되는 제1 반도체패키지 및 제2 반도체패키지와;
    상기 반도체패키지가 탑재되는 실장기판을 가지고;
    상기 제1 반도체패키지의 상기 배선기판과 상기 제2 반도체패키지의 상기 이면부재와의 사이에 간극을 갖는 것을 특징으로 하는 반도체모듈.
  9. 청구항 8에 있어서,
    상기 제1 반도체패키지는 상기 실장기판에 실장되고, 상기 배선기판의 상기 실장기판측면에 상기 반도체소자가 탑재되는 것을 특징으로 하는 반도체모듈.
KR1020040031069A 2003-05-06 2004-05-03 반도체모듈 KR100709175B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2003-00127640 2003-05-06
JP2003127640A JP2004335624A (ja) 2003-05-06 2003-05-06 半導体モジュール

Publications (2)

Publication Number Publication Date
KR20040095655A KR20040095655A (ko) 2004-11-15
KR100709175B1 true KR100709175B1 (ko) 2007-04-20

Family

ID=33504062

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040031069A KR100709175B1 (ko) 2003-05-06 2004-05-03 반도체모듈

Country Status (5)

Country Link
US (1) US7573128B2 (ko)
JP (1) JP2004335624A (ko)
KR (1) KR100709175B1 (ko)
CN (1) CN100424870C (ko)
TW (1) TWI255031B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4199724B2 (ja) * 2004-12-03 2008-12-17 エルピーダメモリ株式会社 積層型半導体パッケージ
JP4802679B2 (ja) * 2005-11-18 2011-10-26 パナソニック株式会社 電子回路基板の実装方法
EP1963678B1 (en) 2005-12-12 2011-07-13 Johnson Controls Denmark ApS A screw compressor
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
CN101394341B (zh) * 2007-09-17 2011-08-03 华为技术有限公司 维护路由的方法、系统及装置
JP6732118B2 (ja) * 2017-09-14 2020-07-29 新電元工業株式会社 電子モジュール及び電子モジュールの製造方法
CN108257927B (zh) * 2018-01-17 2020-02-07 深圳市晶存科技有限公司 一种半导体存储器件

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236694A (ja) * 1995-02-24 1996-09-13 Nec Corp 半導体パッケージとその製造方法
KR20010087444A (ko) * 1999-12-31 2001-09-21 박종섭 적층형 비엘피 패키지 및 제조방법
JP2001332580A (ja) 2000-05-23 2001-11-30 Nec Corp 半導体装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP2000286380A (ja) 1999-03-30 2000-10-13 Nec Corp 半導体の実装構造および製造方法
JP2002176135A (ja) 2000-12-07 2002-06-21 Toshiba Corp 積層型の半導体装置とその製造方法
JP2003100947A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置及び半導体装置モジュール

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236694A (ja) * 1995-02-24 1996-09-13 Nec Corp 半導体パッケージとその製造方法
KR20010087444A (ko) * 1999-12-31 2001-09-21 박종섭 적층형 비엘피 패키지 및 제조방법
JP2001332580A (ja) 2000-05-23 2001-11-30 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
KR20040095655A (ko) 2004-11-15
TWI255031B (en) 2006-05-11
TW200425461A (en) 2004-11-16
CN1574343A (zh) 2005-02-02
US20050001302A1 (en) 2005-01-06
CN100424870C (zh) 2008-10-08
US7573128B2 (en) 2009-08-11
JP2004335624A (ja) 2004-11-25

Similar Documents

Publication Publication Date Title
US6218728B1 (en) Mold-BGA-type semiconductor device and method for making the same
US6552430B1 (en) Ball grid array substrate with improved traces formed from copper based metal
US6897090B2 (en) Method of making a compliant integrated circuit package
JP4504798B2 (ja) 多段構成半導体モジュール
JP5543086B2 (ja) 半導体装置及びその製造方法
US7586187B2 (en) Interconnect structure with stress buffering ability and the manufacturing method thereof
KR20060064518A (ko) 반도체적층모듈과 그 제조방법
US11239223B2 (en) Semiconductor device and manufacturing method thereof
US8980692B2 (en) Semiconductor device manufacturing method
JP2009212315A (ja) 半導体装置及びその製造方法
JP2010199148A (ja) 半導体センサデバイス及びその製造方法、パッケージ及びその製造方法、モジュール及びその製造方法、並びに電子機器
US8836102B2 (en) Multilayered semiconductor device, printed circuit board, and method of manufacturing multilayered semiconductor device
JP5012612B2 (ja) 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JP2008181977A (ja) パッケージ、そのパッケージの製造方法、そのパッケージを用いた半導体装置、そのパッケージを用いた半導体装置の製造方法
KR100709175B1 (ko) 반도체모듈
JP6128993B2 (ja) 積層型半導体装置、プリント回路板、電子機器及び積層型半導体装置の製造方法
JP5115269B2 (ja) 半導体デバイスの実装構造体及び実装構造体を用いた電子機器
JP4370513B2 (ja) 半導体装置
JP4227971B2 (ja) 半導体装置及びその製造方法
JP4654971B2 (ja) 積層型半導体装置
JP5489454B2 (ja) 積層型半導体パッケージ
JP2007165836A (ja) 半導体装置
JP2005197538A (ja) 半導体装置
JP2004200665A (ja) 半導体装置およびその製造方法
JPH0331086Y2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130321

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160401

Year of fee payment: 10