TWI255031B - Semiconductor module - Google Patents

Semiconductor module Download PDF

Info

Publication number
TWI255031B
TWI255031B TW093111674A TW93111674A TWI255031B TW I255031 B TWI255031 B TW I255031B TW 093111674 A TW093111674 A TW 093111674A TW 93111674 A TW93111674 A TW 93111674A TW I255031 B TWI255031 B TW I255031B
Authority
TW
Taiwan
Prior art keywords
semiconductor
package
substrate
wiring
semiconductor element
Prior art date
Application number
TW093111674A
Other languages
English (en)
Other versions
TW200425461A (en
Inventor
Hisashi Tanie
Nae Hisano
Koji Hosokawa
Original Assignee
Hitachi Ltd
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Elpida Memory Inc filed Critical Hitachi Ltd
Publication of TW200425461A publication Critical patent/TW200425461A/zh
Application granted granted Critical
Publication of TWI255031B publication Critical patent/TWI255031B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/107—Indirect electrical connections, e.g. via an interposer, a flexible substrate, using TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

1255031 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係關於半導體模組。 [先前技術】 半導體記憶體係在大型電腦、個人電腦、攜帶型機器 等各種資訊機器所使用，必要的容量年年增加。伴隨大容 纛化，半導體記憶體的構裝面積增加，成爲阻礙機器小型 化之原因。因此，高密度構裝半導體記憶體之技術被開發 出來。作爲在有限的構裝基板面積上構裝多數的封裝之技 術，有開發出在構裝基板上積層複數封裝而構裝的技術。 在曰本專利特開 2 0 0 2 - 1 7 6 1 3 5號公報、特開平 8 _ 236694號公報、特開2000-286380號公報中，揭示了藉 由導電糊以堆疊半導體模組之構造。 [發明內容】 〔發明所欲解決之課題〕 但是，在形成高密度構裝之模組的情形，半導體模組 係以外型尺寸小型化或高密度所構裝。因此，再將半導體 封裝構裝於構裝基板上或其他的半導體封裝上之情形，以 整體很搏地形成模組最好。但是，在封裝薄之情形，彎曲 HJ L*小之故，在4裝組裝時，會產生變形，需要在之後的 構裝工程或檢查時，抑制產生不良之狀況。 另外，在搭載有半導體元件之構裝封裝中，期望一面 (2) 1255031 確保搭載部的可靠性，一面作成散熱性優異之構造。 本發明係解決這些課題中之至少其中一種的發明。 〔解決課題之手段〕 本發明例如可具有以下之形態。 一種具有複數之半導體封裝藉由有機膜所積層之形態 之半導體模組。具體特徵爲：具有，具半導體元件，和具 與前述半導體元件聯繫之配線構件和與前述配線構件聯繫 之外部端子之配線基板，和形成在前述半導體元件之與前 述配線基板側面相反側面的第1有機膜之半導體封裝，和 搭載有前述半導體封裝之構裝基板，第1之前述半導體封 裝和第2之前述半導體封裝被積層，在前述第1半導體封 裝之前述配線基板和前述第2半導體封裝之前述第1有機 膜之間係具有第2有機膜。 在前述中，半導體封裝之前述配線基板係在與前述外 部端子相同側搭載有前述半導體元件。 另外，一種半導體模組，其特徵爲具有：具半導體元 件，和具與前述半導體元件聯繫之配線構件和與前述配線 構件聯繫之外部端子之配線基板之半導體封裝，和搭載有 前述半導體封裝之構裝基板，第1之前述半導體封裝和第 2之前述半導體封裝被積層，在前述第1半導體封裝之前 述配線基板和前述第2半導體封裝之前述半導體元件之間 具有第1有機膜和第2有機膜。 另外，前述配線基板最好具備2層以上之配線層。 -6- (3) 1255031 另外，在半導體封裝形成時作成前述第]有機膜’在 模組形成時作成第2有機膜。具體係具有以下之工程。 具有：在前述半導體元件的一主面’於與具有配線構 件以及與前述配線構件聯繫之外部端子之配線基板的前述 一主面之相反側面形成第1有機膜，以形成半導體封裝之 半導體封裝形成工程，和在構裝基板設置第1半導體封裝 ，在前述第1半導體封裝的前述配線基板之上設置第2半 導體封裝之構裝工程，前述構裝工程係具有在前述第1半 導體封裝的前述配線基板和前述第2半導體封裝的前述第 1有機膜之間形成第2有機膜之工程。 在構裝前之封裝單體狀態的變形之降低，係藉由在封 裝的半導體元件背面配置具有適當物性和厚度的構件以加 以抑制。另外，對於構裝後之熱負荷的半導體元件之斷裂 防止和焊錫接合部的壽命確保，係皆合於接近配置在半導 體元件背面之構件的構裝基板，以令半導體元件的彎曲變、 形降低而得以控制。另外，藉由接著半導體元件背面和構 裝基板，散熱性也提升，動作時的元件溫度降低。 如此，本發明特別是做成爲抑制半導體封裝的變开多_ 所構裝而構成故，可以有效抑制模組內之應力集中部產± 等。 因此，可以抑制在封裝組裝時產生變形，於^ 2彳麦@ _ 裝工程或檢查時產生不良，另外，在搭載半導體元件之構 裝封裝中，可以提供確保搭載部的可靠性，且散熱彳生彳憂帛 的構裝模組。 (4) 1255031 另外，在構裝後的模組施以溫度循環試驗等之熱負荷 時，由於半導體元件和構裝基板的線性膨脹係數差，半導 體元件產生彎曲變形’會有半導體元件產生斷裂之虞。在 本發明中，做成在半導體元件的背面側積層具有有機層之 半導體封裝的構造，藉由做成配置聯繫鄰接封裝間的前述 有機層和鄰接封裝的基板之構件的構造，可以謀求降低在 構裝前的封裝單體狀態之變形，或抑制半導體元件對於構 裝後的熱負荷的斷裂。 另外，在高密度構裝的模組中，成爲以焊錫接合部來 吸收半導體元件和構裝基板之線性膨脹係數差所致之變形 ’即使焊錫接合部對於熱負何之壽命變得嚴苛，也有助於 焊錫壽命的確保，可構成可靠性高的模組。 另外，即使是高密度所構裝的記憶體模組，提升模組 之散熱性，可令動作時之元件溫度降低故，可以抑制動作 時元件的溫度提升，元件的誤動作或性能降低。 本發明之其他目的、特徵以及優點，由關於所附圖面 之以下的本發明的實施例之記載理應可變得淸楚。 以下，說明本發明之實施例。 【實施方式】 第1圖第說明依據本發明之半導體模組之第一實施例 之圖。第1 ( a )圖係半導體模組的側面圖，第1 ( b )圖 係半導體模組的平面圖，第1 ( c )圖係放大半導體模組 之側面圖的封裝附近圖。 (5) 1255031 在本實施例中，係在玻璃環氧樹脂基板之構裝基板】 的單面構裝有下段封裝1 1，進而在下段封裝11的外側構 裝有上段封裝1 2。另外，雖未圖示出，但是，在構裝基 板1的相反側之面也同樣可配置有下段封裝]1和上段封 裝1 2。即在構裝基板的厚度方向可積層構裝有4個封裝 而構成。如第1 ( b )圖所示般，在構裝基板1上並排配 置有複數個具備封裝1 1、1 2之封裝，進而，藉由在構裝 基板1上構裝半導體封裝1 1、1 2以外的搭載零件1 3，以 實現高密度積層構裝。上段封裝1 2最好藉由熱傳導構件 9而與散熱板1 0連接。此處，散熱板1 〇係使用熱傳導率 高的C u合金。散熱板1 〇雖也可使用s U S (不銹鋼）等， 但是，與CII比較，熱傳導率低故，模組的熱阻與C u比 較會增加。另外，藉由令熱傳導構件9使用縱彈性係數低 的彈性體，可降低散熱板1 0或上段封裝1 2的間隙，令熱 的傳導提升的同時，可防止施加於散熱板1 〇的外力傳達 到上段封裝1 2。 下段封裝1 1和上段封裝1 2可以係相同構造。該構造 如下：具備由厚度4 0 // m程度的聚亞醯胺所成之絕緣膜2 和由厚度20 // m程度之Cii所成之配線層3以及配線層4 所構成的捲帶狀之配線構件之配線基板和半導體元件7， 係藉由由厚度5 0 // m程度之彈性體所成之接合構件6而 接合。半導體元件係使用512MB之DRAM，平面尺寸爲1 邊約1 0 m m，厚度約1 5 0 " m。 如此，搭載對於半導體元件的厚度，長邊在60倍以 -9- (6) 1255031 上程度之薄型而大型的元件之模組，由獲得本發明之效果 上較爲理想。更好在1 00倍以上。 配線構件係令具有2層的金屬配線層，藉由整合特性 阻抗以降低電氣雜訊，可高速地傳送訊號。半導體元件7 之平面尺寸或面積係比由絕緣膜2和配線層3、4所成之 配線構件或接合構件6小，半導體元件7的電路面可佩至 於面向接合構件6之方向。在由絕緣膜2和配線層3、4 所成的配線構件中，在半導體元件7的外側沒有接合接合 構件6之配線構件的端部附近，具備外部端子，外部端子 係配置有直徑約3 0 0 // m之焊錫球5。在前述構造的半導 體模組中，在各別之半導體封裝1 1、1 2的半導體元件7 之背面、各配線基板的相反側面，例如接近構裝基板1之 面配置厚度約1 0 0 // m之背面構件8。此處係顯示構裝基 板1和下段封裝1 1，以及下段封裝1 1和上段封裝12的 接合係使用焊錫球5和背面構件8所進行之例。此處，焊 錫球5係與配線層3、4連接，構裝基板1和半導體封裝 1 1、1 2之電性導通係藉由焊錫球5所進行。背面構件8 雖與構裝基板1係力學性連接，但是，可以是不取得電性 導通者。另外，焊錫球5之構裝方向的長度係比半導體元 件7之厚度長。 如本實施例般，下段封裝1 1和構裝基板1、以及下 段封裝1 1和上段封裝1 2係以焊錫球5和形成在封裝的背 面構件8之上的接著層1 4所接合。背面構件8或接著層 例如使用環氧系樹脂之有機膜。 >10- (7) 1255031 藉由如此，與只以焊錫球5接合之情形相比，對於溫 度循環試驗等之熱負荷之焊錫壽命提升與半導體元件7之 斷裂不良防止效果大，可以提供可靠性高的半導體模組。 另外’可以降低由於半導體元件7之發熱所引起的半導體 元件7之溫度上升故，可以提供防止由於溫度上升所致之 半導體元件的故障或誤動作，或性能降低之熱可靠性也高 的半導體模組。 藉由以透過焊錫球5和形成在背面構件8之上的接著 層1 4以接合下段封裝1 1和構裝基板1、以及下段封裝i】 和上段封裝1 2，與只以焊錫球5接合之情形相比，熱負 荷時之焊錫壽命獲得提升之機制顯示於下。第2圖係顯示 溫度降低時之半導體模組的變形解析圖。 第 2 ( a )圖係只以焊錫球接合半導體封裝和構裝基 板之條件，弟 2 ( b )圖係以焊錫球和背面構件接合半導 體封裝和構裝基板之條件。解析對象係考慮形狀的對稱性 之整體的1 /4模型，變形係放大顯示。另外，第2 ( a )圖 中，半導體元件7和構裝基板1重疊，是放大顯示變形之 故。實際上，半導體元件7和構裝基板1並無重疊。第2 (a )圖之只以焊錫球接合之條件中，半導體元件7產生 彎曲變形。此係構裝基板1的線性膨脹係數比半導體元件 7大，溫度降低時所產生的熱變形量之差由半導體元件7 的彎曲變形所吸收故。如本實施例般，在構裝基板上積層 複數之半導體封裝的情形，雖需要令半導體封裝變薄，但 是，愈薄彎曲剛性愈低，可以容易彎曲變形。 -11 ~ (8) 1255031 $Π ^ 2 ( a )圖所示般，半導體元件7如往下產生凸 白勺糸s糸 &形時，在接合有了彎曲變形之半導體封裝I 1和 幾乎户右 x ’彎曲變形之構裝基板1之焊錫球5會產生大的塑 性變开5 / °知道焊錫之低循環疲勞壽命是由每一溫度循環之 塑性_ Μ ^ & I軺圍値所支配，塑性變形範圍愈大，壽命愈短。 S & ’基於半導體元件7之彎曲變形，焊錫球產生大的塑 性戀、@ ^勒義，焊錫壽命降低。另外，如第2 ( a )圖所示 ’在半導體元件7產生向下之凸的彎曲變形時，於半導 s π件背面（圖之下側面）產生拉伸應力，在半導體元件 ® @面（圖之上側面）產生壓縮應力。半導體元件的彎曲 ΜI #'大’產生於半導體元件背面之拉伸應力如產生至大 方令材*料所具有之抗.拉強度以上時，半導體元件則產生斷裂 〇 lit在聯繫有外部端子側之配線基板設置半導體元件7 之構造中，變得顯著。在堆疊有半導體元件7之薄側的模 組中，更爲顯著。 另一方面，第2 ( b )圖之以焊錫球和背面構件接合 之條件中，半導體元件的背面係藉由背面構件與構裝基板 接合故，可以抑制半導體元件的彎曲變形。因此，不會在 半導體元件的背面產生大的拉伸應力，可以防止半導體元 件的斷裂。另外，基於半導體元件之彎曲變形，產生於焊 錫球之塑性變形範圍小，焊錫壽命得以提升。如本實施例 般，在拘束半導體元件之彎曲變形的情形，基於半導體元 件和構裝基板之線性膨脹係數差的熱變形量之不同，主要 - 12 - (9) 1255031 由接合構件6的剪斷變形和絕緣膜2的壓縮變形所吸收。 在本實施例中’接合構件6係使用彈性體，絕緣膜2係使 用聚亞醯胺。這些材料與半導體元件7和焊錫球相比，彈 性係數小至1 /] 0以下，藉由這些構件變形，可降低施加 在焊錫球之熱應力。基於以上之效果，藉由使用焊錫球和 背面構件以接合半導體封裝和構裝基板，可顯現焊錫壽命 的提升和晶片斷裂防止的效果。 另外’在本實施例中，配線構件雖以使用由聚亞醯胺 所成之絕緣膜2和銅配線爲佳，但是，也可以使用玻璃環 氧基板或堆積基板。玻璃環氧基板或堆積基板與聚亞醯胺 比較’雖係縱彈性係數大之材料，但是，配線構件和構裝 基板之線性膨脹係數幾乎相等故，產生於焊錫接合部之塑 性變形也可降低爲與使用聚亞醯胺捲帶之情形同等以上。 但是’配線構件使用玻璃環氧基板之情形，與使用聚亞醯 胺之情形比較，半導體模組變厚。另外，玻璃環氧基板剛 性大於聚亞醯胺故，爲了變形降低而配置在半導體元件背 面之背面構件與使用聚亞醯胺捲帶之情形相比，需要使用 縱彈性係數或線性膨脹係數大的材料。 另外’在本實施例中，半導體元件7之背面構件8係 配置在半導體元件7的背面整面，進而，也全面接合在構 裝基板]°但是，前述效果只要藉由力學性接合半導體元 件7和構裝基板以拘束半導體元件7之彎曲變形即可。因 此’即使紙漿半導體元件的背面構件8配置在包含半導體 元件7之背面的角落附近之一部份，也可顯現焊錫壽命提 > 13- (10) 1255031 升或半導體元件之斷裂防止的效果。但是，在半導體元件 之角落的彎曲變形拘束弱之情形，所獲得之效果也變小。 接著，說明散熱性能的提升。在半導體元件所產生之 熱’主要由構裝基板表面和散熱板而釋放於空氣中。此時 ’只以焊錫球構裝半導體封裝之情形，熱藉由空氣中的傳 導或輻射而傳達於構裝基板或散熱板，或需要經由配線夠 間或焊錫球而傳達，兩者都與熱直接在固體中傳導之情形 相比’其熱傳導變差故，半導體模組的熱阻增加。另一方 面’在以焊錫球和背面構件接合半導體封裝之情形，在半 導體元件所產生之熱係藉由背面構件而傳達給構裝基板或 散熱板。在此情形，與空氣比較，熱直接傳導於熱傳導率 大的固體中故，半導體模組的熱阻變小。因此，即使半導 體元件的發熱量相同，半導體元件的溫度上升也變小，可 以防止半導體元件的故障或誤動作、性能降低。由此，也 可使用發熱量大的半導體元件。另外，即使是背面構件8 不是配置在半導體元件7的背面整面而只是一部份之情形 ’與沒有背面構件8之情形相比，模組的熱阻也降低。但 是’其效果變成比背面構件8配置在半導體元件的背面整 面之情形小。 接著，說明封裝單體之變形降低的效果。封裝的變形 主要由半導體元件7和絕緣膜2或配線層3、4、接合構 件6之線性膨脹係數差所產生，封裝單體的彎曲變形如大 ’構裝時或封裝檢查時等，會有產生不良之顧慮。此半導 體封裝單體的變形可藉由在半導體元件的背面配置背面構 -14 - (11) 1255031 件8而降低。 第3圖係模型地顯示背面構件對半導體封裝的變形所 造成的影響。沒有背面構件時，半導體封裝在室溫中，產 生令晶片背面凸起之彎曲變形。此係接合各構件的溫度比 室溫高，由於之後的溫度降低所產生的各構件間的熱變形 量之差，以變形所顯示之故。此處，將晶片背面凸起之彎 曲變形設爲正，將晶片背面凹陷之彎曲變形設爲負。因此 ，在沒有背面構件時，在室溫中，變成產生正的彎曲變形 。如在晶片背面配置構件時，半導體封裝的變形減少。此 係由於半導體元件和絕緣膜2或配線3、4等所產生的正 彎曲變形，和由於半導體元件和背面構件所產生的負彎曲 變形相抵消故。此處，背面構件的縱彈性係數愈大，封裝 的變形減少而變形成爲0。進而，如令背面構件的縱彈性 係數變大，封裝呈現相反之負彎曲變形。另外，背面構件 的線性膨脹係數愈大，以小的縱彈性係數以令變形成爲〇 。由此，知道封裝的變形可藉由背面構件的線性膨脹係數 和縱彈性係數加以控制。且說，封裝的變形中，背面構件 的厚度也具有大的影響，背面構件愈厚，線性膨脹係數、 縱彈性係數都以小的値可令封裝的變形成爲0。但是，胃 面構件的厚度係由半導體元件的厚度或焊錫球的高度等戶斤 附屬決定故，第3圖中，係顯示令厚度一定之條件的關係 。另外，半導體封裝單體的變形不需要成爲〇，可選擇背 面構件令變形降低至在構裝時或檢查時等不產生問題之H 圍即可。 - 15_ (12) 1255031 由這些事情，如本竇施例般，藉由做成在半導體封裝 的半導體變形背面配置具有適當物性値之構件，以接合背 面構件和構裝基板之構造，會成爲滿足對於溫度循環試驗 等之熱負荷的焊錫壽命提升、晶片斷裂的防止、散熱性的 提升 '封裝的變形降低等課題之可靠性高的構造。 如本貫施例般，在積層而構裝具備環氧系樹脂等背面 構件當作變形抑制機構之封裝的情形，由於各別之封裝的 變形得以降低故，可以抑制與一個半導體封裝的半導體元 件鄰接之封裝或構裝基板間的間隔之偏差故，可令積層構 裝後的背面構件的厚度成爲均勻。半導體元件動作所產生 的熱藉由背面構件而傳達於構裝基板或散熱般而被散熱。 因此’構裝後的背面構件的厚度有偏差之情形，在背面構 件的薄處所，由半導體元件至構裝基板或散熱板之熱阻變 小故，發熱時的溫度降低，但是，在背面構件的厚處所， 反之，發熱時的溫度上升。因此，半導體元件的溫度分布 變大的同時，半導體元件的最高溫度比起背面構件的厚度 均勻的情形還高。因此，如本實施例般，藉由降低封裝的 變形，具有降低半導體模組動作時之半導體元件的最高溫 度的上升之效果。 第4圖係顯示在本發明之第I、第2、第3實施例中 ，構成半導體模組之半導體封裝的剖面模型圖。係顯示在 半導體封裝的配線基板中，在與外部端子聯繫之連接構件 (圖中，爲焊錫構件）相同側搭載有半導體元件之形態。 堆疊之半導體封裝的配線基板之外部端子雖配置在兩側， -16- (13) 1255031 但是’在連接焊錫凸塊本身等之封裝一構裝基板或封裝一 封裝間之構件相同側搭載有半導體元件。 第4 ( a )圖係在半導體元件7的背面配置背面構件$ 之實施例1所示之半導體封裝。第4 ( b )圖係在本發明 之實施例2所使用的半導體封裝的剖面模型圖。半導體封 裝的面構件8以外係與第4 ( a )圖所示之實施例1的 半導體封裝爲相同的構造。與實施例1的半導體封裝的不 同是’不使用背面構件8，使用模鑄樹脂4 ]以模鑄半導 體元件7的背面和側面之點。本發明之效果的焊錫壽命提 升、晶片斷裂的防止、散熱性能的提升、封裝單體的變形 降低等效果，藉由在晶片背面設置模鑄樹脂4 1也可以達 成。但是，在此情形下，爲了令封裝的變形降低，與使用 背面構件的情形相同，需要使用適當物性的模鑄樹脂。第 4 ( c )圖係在本發明的實施例2所使用的半導體封裝的剖 面模型圖。與實施例1所使用的半導體封裝的不同點是， 在取得與構裝基板的電性導通上，使用接腳之點。在將晶 片背面接合於構裝基板之構造中，產生於焊錫接合部之熱 應力小之故，可以防止藉由接腳以接合封裝和構裝基板之 情形的焊錫接合部不良或接腳斷掉等之不良。另外，雖然 未圖示出’但是，當然也可以如實施例2所示般，使用密 封樹脂4 1以代替背面構件8，如實施例3所示般，在封 裝和構裝基板的電性導通上使用接腳。 第5圖係顯示在本實施例1、以及實施例2中，半導 Μ 3 ·裝的焊錫球之配置圖。焊錫球的數目係因所搭載的半 -17- (14) 1255031 導體元件等而不同。在需要的焊錫球數目少之情形，如第 5 ( a )圖般，可在封裝端部配置2列。另外，需要的焊錫 球數多’排列2列有困難之情形，如第5 ( b )圖所示般 ’可將焊錫球排列爲4列或3列而配置。另外，依據構裝 條件’如第5 ( c )圖所示般，也可左右各2列配置。如 本發明般’在藉由背面構件以接合半導體元件和構裝基板 之構造中，在溫度循環時所產生的半導體元件之彎曲變形 小。另外，封裝單體的變形也可以減輕故，構裝時或檢查 時，封裝的平坦度很少成爲問題。因此，焊錫球不須考慮 強度或熱可靠性，可以自由地配置。另外，圖中，雖代表 性地以3點顯示焊錫球配置，但是，在圖示之3點以外， 如先前說明般，可以自由地配置焊錫球。依據此特長，半 導體封裝的外形尺寸的自由度®，可適合於高密度構裝的 同時，也可思考爲在配線構件或構裝基板之配線的引繞也 成爲很容易的構造。 第6圖係顯示實施例1所使用之半導體封裝的製造方 法。首先，使用第6 ( a )〜（d )圖，顯示半導體封裝的 製造方法。如第6 ( a )圖所示般，在絕緣體2的兩面配 置藉由蝕刻所製作之電路層3、4，藉由去除與半導體元 件的凸塊接合處附近的絕緣體2，於設置內引腳6 1之捲 帶狀的配線構件接合接合構件6。此時’接合構件6也與 絕緣體2相同，不設置在與半導體元件的凸塊接合處附近 。另外，圖中，雖顯示1個封裝，但是，藉由連接複數的 捲帶狀之配線構件，可令製造時的處理上變得容易。 -18- (15) 1255031 接著’如第6 ( b )圖所示般，將半導體元件7和接 合構件6接合。此時，半導體元件7係電路面與接合構件 6接合’半導體元件7的凸塊62係配置爲位於內引腳6 j 白勺T部°接著，藉由接合，以接合半導體元件的凸塊和配 線層’取得半導體元件和配線層的導通。 接著’如第6 ( C )圖所示般，在接合處流入環氧系 樹脂’密封內引腳6 1以及凸塊62的同時，藉由在半導體 元件的背面塗佈環氧矽樹脂，構成背面構件8。在本實施 例中’內引腳或凸塊的密封所使用的樹脂和背面構件的樹 脂係使用相同材料，可以一次的工程同時進行密封和背面 構件的產生。另外，樹脂的塗佈雖係在樹脂的硬化溫度之 1 6 0 °C程度的溫度條件下進行，但是，藉由以同一工程進 行半導體元件和配線構件的密封與背面構件的產生，在樹 脂塗佈後，溫度降低至室溫時，由半導體元件和配線構件 的線性膨脹係數差所產生的封裝之彎曲變形，和半導體元 件與背面構件的線性膨脹係數差所產生的封裝的彎曲變形 相互抵消，在由高溫至室溫的全部溫度範圍中，可以降低 封裝的變形。 最後，如第6 ( d )圖所示般，藉由接合焊錫球’完 成封裝。此時，在配線層3塗佈導電糊焊錫，在塗佈導電 糊焊錫的位置配置焊錫球5 ’焊錫球5藉由導電糊焊錫的 黏性而成爲附著在配線層3之狀態。之後’將半導體封裝 升溫至焊錫的融點以上，之後，降溫至室溫，焊錫球與半 導體封裝接合。在本實施例中，焊錫材料係使用不含鉛之 -19- (16) 1255031 錫與銀與銅之化合物故，溫度升至超過其融點之2 5 0 °C。 在接合焊錫球之溫度上升、溫度降低工程中，由於半導體 元件和配線構件的線性膨脹係數差所產生的封裝的彎曲變 形，和由於半導體元件和背面構件的線性膨脹係數差所產 生的封裝之彎曲變形相互抵消故，封裝的變形小，工程不 會產生不良。進而，在複數的半導體封裝之捲帶狀配線構 件相聯繫之情形，藉由在此階段，切斷爲各片，完成半導 體封裝。 至此，雖記載構成第1實施例之半導體模組的半導體 封裝之製造方法，但是，即使在以其他工程所製造的半導 體封裝，只要是具有本發明之特長的構造，不用說都可獲 得本發明之效果。例如，作爲背面構件，也可貼合黏晶用 的樹脂薄片以代替塗佈環氧樹脂，以構成背面構件。但是 仕㈢面構件使用樹β曰簿片之情形，與塗佈樹脂之情形相 比，雖可令背面構件的厚度變得均勻，卻需要薄片貼合工 L。为外，作爲配線構件，在使用玻璃環氧基板或堆積基 板以代替聚亞醯胺之情形，可使用金凸塊接合而非接合以 進行半導體元件和配線構件的電性導通。在使用金凸塊 情形’藉由在接合部塡充塡膠材料，可令接合部的可靠性 提升’藉由也在半導體元件背面塗佈該塡膠材料，可以構 成背面構件。 也可以連續配置構裝基板側的封裝和散熱板側的封裝 ’之後’令溫度上升至焊錫材料的融點以上後，降溫至去 溫’以取得構裝基板和半導體的電性導通。在此情形，施 - 20‘ (17) 1255031 加在半導體模組之熱履歷可以只是]次。 接著，顯示半導體模組的製造方法。使用第6(e) 、（f)圖，顯示第1半導體模組的製造方法，使用第6 (g )〜（i )圖，顯示第2半導體模組的製造方法。在第 ]製造方法中，如第6 ( g )圖所示般，首先，在構裝基板 側的半導體封裝的背面構件表面設置接著層，配置於構裝 基板上。之後，在升溫至焊錫材料的融點以上後，降溫至 室溫’取得構裝基板和半導體封裝的電性導通的同時，設 置於背面構件表面的接著層硬化，背面構件和構裝基板被 力學性接合。接著，在散熱板側之半導體封裝的背面構件 表面設置接著層後，配置於構裝基板側之半導體封裝之上 ’升溫至焊錫材料的融點以上，構成積層構造的半導體模 組。在半導體模組的製造工程中，於組裝過程之半導體模 組雖施加複數次的溫度履歷，但是，各別之半導體封裝的 變形藉由背面構件而被降低故，在工程過程中，可以防止 焊錫球的接合不良或背面構件接著層之剝離等的不良。另 外’在半導體模組的半導體元件和構裝基板之間，係成爲 背面構件和接著層之2層構造。 接著，顯示第2半導體模組的製造方法。如第6 ( g )圖所示般，首先，在構裝基板上配置構裝基板之半導體 模組。此時，與第1半導體模組之製造方法不銅，在背面 構件表面不設置接著層。而且，藉由在升溫至焊錫材料的 融點以上後，降溫至室溫，以取得構裝基板和半導體模組 的電性導通。接著，將散熱板側之半導體模組配置於構裝 -21 - (18) 1255031 基板側之半導體模組之上’升溫至焊錫材料的融點以上， 在構裝基板上構裝2個半導體模組。之後，在構裝基板和 杨裝基板側封裝的背面構件之間隙，和構裝基板側封裝和 目女#板側封裝的背面構件之間隙流入滲透性高的塡膠材料 等’藉由升溫至塡膠材料的硬化溫度以上，構成半導體模 ’t§。在桌2半導體模組的製造工程中，組裝過程之半導體 模ώ雖也產生種種的溫度履歴，但是，各別的半導體模組 的變形係藉由背面構件而被降低故，在工程過程中，也可 防止焊錫球的接合不良等不良。在第2半導體模組的製造 方法中’在半導體模組的半導體元件和構裝基板之間變成 背面構件和塡膠材料之2層構造。 也可以連續配置構裝基板側之封裝和散熱板側之封裝 ’之後’升溫至焊錫球之融點以上，降溫至室溫，以取得 構裝基板和半導體的電性導通。在此情形，施加於半導體 模組之熱履歷可以只是1次。 在第1半導體模組的製造方法中，和第2半導體模組 的製造方法相比，可以省略塡膠材料的硬化工程。另一方 面，在第2半導體模組的製造方法中，在焊錫球的接合時 ’背面構件和構裝基板未被接著故，可令封裝的搭載位置 之偏差藉由焊錫的表面張力而自動地修正。另外，在第} 製造方法中，使用熱可塑性的接著劑，在第2製造方法中 ’使用可修護的塡膠材料，可於半導體模組製造後，由構 裝基板取下半導體模組、或予以更換。 另外’本製造工程係顯示各種可考慮之本發明的實施 -22- (19) 1255031 例之1種製造方法，即使是在其他工程所製造的半導體模 組’只要是具有本發明之特長的構造，不用說可以獲得本 發明之效果。 第7圖係顯示第4實施例之半導體模組的剖面模型圖 。在本實施例中，並非在構裝基板單側積層而是構裝1個 數半導體封裝。在本實施例中，構裝於構裝基板上之半導 體封裝的數目雖減少，但是，半導體模組的厚度變小故， 可以設置在比做了積層構裝之半導體模組小的空間。反之 ’也可設置在更大的空間，在需要大容量的半導體模組中 ’在厚度方向的尺寸增加可被容許之範圍內，也可設構裝 基板爲3段以上之積層構造。 第8圖係顯示第5竇施例之半導體模組的剖面模型圖 。在實施例中，不於半導體元件背面設置背面構件，直接 使用樹脂8 1以將半導體元件接合於構裝基板。另外，在 半導體元件和構裝基板之接合上，使用塡膠劑。不設置背 面構件故，雖然見不到降低半導體封裝單體的彎曲變形之 效果，但是，構裝半導體封裝後的半導體元件之彎曲變形 也與其他實施例相同可以降低故，在焊錫壽命的提升或晶 片斷裂的防止上，還是會顯現效果。另外，在半導體元件 所產生的熱藉由樹脂8 1而傳達於構裝基板或散熱板故， 與不設置樹脂8 ]之情形相比，散熱性能也提升。即本實 施例在本發明想要解決之課題中，爲可以解決焊錫壽命提 升和晶片斷裂之防止、以及散熱性能的提升之實施例。另 外，在本實施例中，不單半導體元件，連焊錫球5也以塡 -23- (20) 1255031 膠劑所覆蓋的話，焊錫壽命更爲提升。 第9圖係顯示第6實施例之半導體模組的剖面模型圖 。在本實施例中，與實施例1相比，不將半導體背面的背 面構件與構裝基板接合，此係不同點。在本實施例中，半 導體封裝單體的構造係與實施例1相同，顯現半導體封裝 的彎曲變形降低效果。但是，構裝後的半導體元件之彎曲 變形只以焊錫球支撐故，焊錫壽命提升或晶片斷裂防止之 效果小。另外’在半導體兀件所產生之熱，係藉由空氣層 而傳導於構裝基板或散熱板故，如實施例1般，與不透過 空氣層之構造相比，散熱性能降低。但是，與無背面部的 構造相比，基於背面部的厚度，空氣層的厚度變薄，散熱 性能提升。即本實施例在本發明想要解決的課題中，爲解 決半導體封裝的彎曲變形、以及散熱性能提升的實施例。 第]〇圖係顯示第7實施例之半導體模組的剖面模型 圖。在本實施例中，半導體封裝和構裝基板的電性導通係 藉由接腳而進行。接腳係以焊錫和構裝基板接合。在本實 施例中’半導體元件和構裝基板係藉由背面構件所接合， 基於熱循環等之熱負荷，接腳和構裝基板之焊錫接合部所 產生的變形得以減輕。另外，半導體元件和構裝基板的線 性膨脹係數差所產生的熱變形量之不同，也可藉由接腳本 身的變形而加以吸收故，焊錫接合部的變形變小，可以確 保焊錫壽命’另外，在半導體元件的背面設置構件故，半 導體封裝的變形降低、半導體元件斷裂的防止、散熱性能 的提计效果也得以顯現。即本實施例係在本發明想要解決 - 24- (21) 1255031 的課題中，爲解決半導體封裝的變形彎曲、焊錫壽命的提 升、半導體元件斷裂的防止、以及散熱性能的提升之實施 例。 第1 1圖係顯示第8實施例之半導體模組的剖面模型 圖。在本實施例中，與第5實施例相同，在半導體元件的 背面不配置背面構件1 〇。與第5實施例不同點是，各別 之封裝的半導體元件係配置在比配線層3、4還更上方。 另外，在構裝基板側封裝11和構裝基板1之間隙以及散 熱板側封裝和構裝基板側封裝之間隙塡充有塡膠材料1 u 。在本實施例中，與其他實施例相比，半導體模組的厚度 雖只增加半導體元件的厚度份，另一方面，構裝基板側封 裝11和構裝基板1之間隙可確保大些故，塡膠材料的塡 充變得容易，具有更可保護接合壽命成爲最重要課題之構 裝基板側封裝和構裝基板之焊錫的優點，塡膠材料的塡充 容易故，塡膠材料可以使用塡充性雖差但是便宜的樹脂等 之材料。 第1 2圖係顯不第9實施例之半導體模組的剖面模型 圖。在本實施例中，與第8實施例相同，各別的封裝之半 導體元件係配置在比配線層3、4還更上方。與第8實施 例之不同點是，在散熱板側封裝和構裝基板側封裝之間隙 个塡充塡膠材料，藉由接合構件〗2丨以接合散熱板側封裝 的半“ Us兀件和散熱板。藉由接合散熱板和半導體元件， 以拘束散熱板側封裝的彎曲變形，不在空間小的散熱板側 封裝和構裝基板側封裝的間隙塡充塡膠材料，也可以確保 -25- (22) 1255031 接合散熱板側封裝和構裝基板側封裝之焊錫的可靠性。另 外，在配置接合構件:m後’如實施例"[在散熱板側 *寸裝和構裝基板側封裝之間隙塡充塡膠材料，可以更提升 焊錫的可靠性。 另外’在至目前爲止使用圖所示之實施例中，雖設置 了散熱板1 〇以及熱傳導構件9，但是，在半導體元件的 發熱量小’半導體元件的溫度上升不成爲問題之情形，或 在適合冷卻之環境下使用之情形，也可不設置熱傳導構件 或都不設置散熱板與熱傳導構件。在此情形，半導體模組 可比設置有散熱板者薄。 以上，前述記載雖就實施例而完成，但是，本發明並 不限定於此，在本發明之精神和所附之申請專利範圍內， 可以做種種變更以及修正，此對該業者而言係不言自明的 〔發明效果〕 依據本發明，可以提供：有效抑制模組內的應力集中 部之產生等，能確保搭載部的可靠性，且散熱性優異的構 裝彳吴組。 【圖式簡單說明〕 第]圖係說明具備本發明之半導體模組的第〜實施例 圖。 第2圖係說明本發明之效果的半導體模組之變形圖。 -26- (23) 1255031 第3圖係模型地說明本發明之效果圖。 第4圖係說明具備本發明之半導體模組的第一、二、 三所使用的半導體封裝圖。 第5圖係說明具備本發明之半導體封裝圖。 第6圖係說明具備本發明之半導體封裝的製造方法圖 〇 第7圖係說明本發明之第四實施例圖。 第8圖係說明本發明之第五實施例圖。 第9圖係說明本發明之第六實施例圖。 第1 〇圖係說明本發明之第七實施例圖。 第1 1圖係說明本發明之第八實施例圖。 第1 2圖係說明本發明之第九實施例圖。 符號說明 1 :構裝基板 2 :彈性體 3 :配線層 4 :配線層 5 :焊錫球 6 :半導體元件和配線層的接合構件 7 :半導體元件 8 :背面構件 9 :熱傳導構件 1 〇 :散熱板 -27- (24) (24)1255031 1 1 :構裝基板側封裝 1 2 :散熱板側封裝 1 3 :半導體封裝 ]1、1 2 :以外的搭載零件 1 3 :搭載零件 4 1 :密封樹脂 42 :外接腳 61 :內接腳 6 2 :凸塊 63 :接合樹脂 8 1 :塡膠材料 1 0 1 :導電糊焊錫接合部 1 1 1 :塡膠材料 1 2 1 :接合構件 -28-

Claims (1)

1255031 (1) 拾、申請專利範圍 1 · 一種半導體模組，其特徵爲：具有 具半導體元件，和具與前述半導體元 件和與前述配線構件聯繫之外部端子之配 在前述半導體元件之與前述配線基板側面 有機膜之半導體封裝， 和搭載有前述半導體封裝之構裝基板 第1之前述半導體封裝和第2之前述 層， 在前述第1半導體封裝之前述配線基 導體封裝之前述第1有機膜之間係具有第 2 . —種半導體模組，其特徵爲：具有 具半導體元件，和具與前述半導體元 件和與前述配線構件聯繫之外部端子之配 封裝’ 和搭載有前述半導體封裝之構裝基板 第1之前述半導體封裝和第2之前述 層， 在前述第1半導體封裝之前述配線基 導體封裝之前述半導體元件之間具有第1 機膜。 3 .如申請專利範圍第1或第2項中任 導體模組，其中，在半導體封裝之前述配 前述外部端子聯繫之連接構件相同側搭載 件聯繫之配線構 線基板，和形成 相反側面的第1 半導體封裝被積 板和前述第2半 2有機膜。 件聯繫之配線構 線基板之半導體 半導體封裝被積 板和前述第2半 有機膜和第2有 一項所記載之半 線基板中，於與 有前述半導體元 -29- (2) 1255031 件。 4. 如申請專利範圍第1或第2項中任一項所 導體模組，其中，前述配線基板係具備2層以上 〇 5。 如申請專利範圍第1或第2項中任一項所 導體模組，其中，前述第1有機膜和前述第2有 少其中一方係包含環氧樹脂。 6 .如申請專利範圍第1或第2項中任一項所 導體模組，其中，前述外部端子係與焊錫構件聯 第1半導體模組和第2半導體模組之焊錫構件的 前述半導體元件的厚度長。 7 · —種半導體模組之製造方法，其特徵爲：： 在前述半導體元件的一主面，於與具有配線 與前述配線構件聯繋之外部端子之配線基板的前 之相反側面形成第1有機膜，以形成半導體封裝 封裝形成工程， 和在構裝基板設置第1半導體封裝，在前述 體封裝的前述配線基板之上設置第2半導體封裝 程； 前述構裝工程係具有在前述第丨半導體封裝 線基板和前述第2半導體封裝的前述第1有機膜 及前述構裝基板和前述半導體模組之間形成第2 工程。 8 · —種半導體模組，其特徵爲：具有， 記載之半 的配線層 記載之半 機膜之至 記載之半 繋，聯繫 長度係比 氧有， 構件以及 述一主面 之半導體 第1半導 之構裝工 的前述配 之間，以 有機膜之 -30- (3) 1255031 具半導體元件，和具與前述半導體元件聯繫之配線構 件和與前述配線構件聯繫之外部端子之配線基板，和形成 在前述半導體元件之與前述配線基板側面相反側面之第1 有機膜之半導體封裝， 和搭載有前述半導體封裝之構裝基板； 第1之前述半導體封裝和第2之前述半導體封裝被積 層， 在前述第1半導體封裝之前述配線基板和前述第2 _ 導體封裝之前述第1 有機膜之間具有間隙。 9 ·如申請專利範圍第8項所記載之半導體模組，其中 ，前述第1半導體封裝係構裝在前述構裝基板，在前述配 線基板之前述構裝基板側面搭載有前述半導體元件。 -31 -
TW093111674A 2003-05-06 2004-04-27 Semiconductor module TWI255031B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003127640A JP2004335624A (ja) 2003-05-06 2003-05-06 半導体モジュール

Publications (2)

Publication Number Publication Date
TW200425461A TW200425461A (en) 2004-11-16
TWI255031B true TWI255031B (en) 2006-05-11

Family

ID=33504062

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093111674A TWI255031B (en) 2003-05-06 2004-04-27 Semiconductor module

Country Status (5)

Country Link
US (1) US7573128B2 (zh)
JP (1) JP2004335624A (zh)
KR (1) KR100709175B1 (zh)
CN (1) CN100424870C (zh)
TW (1) TWI255031B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4199724B2 (ja) * 2004-12-03 2008-12-17 エルピーダメモリ株式会社 積層型半導体パッケージ
JP4802679B2 (ja) * 2005-11-18 2011-10-26 パナソニック株式会社 電子回路基板の実装方法
US7878782B2 (en) 2005-12-12 2011-02-01 Johnson Controls Denmark Aps Screw compressor
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
CN101394341B (zh) * 2007-09-17 2011-08-03 华为技术有限公司 维护路由的方法、系统及装置
US11437298B2 (en) * 2017-09-14 2022-09-06 Shindengen Electric Manufacturing Co., Ltd. Electronic module and method for manufacturing electronic module
CN108257927B (zh) * 2018-01-17 2020-02-07 深圳市晶存科技有限公司 一种半导体存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP2000286380A (ja) 1999-03-30 2000-10-13 Nec Corp 半導体の実装構造および製造方法
KR20010087444A (ko) * 1999-12-31 2001-09-21 박종섭 적층형 비엘피 패키지 및 제조방법
JP2001332580A (ja) 2000-05-23 2001-11-30 Nec Corp 半導体装置及びその製造方法
JP2002176135A (ja) 2000-12-07 2002-06-21 Toshiba Corp 積層型の半導体装置とその製造方法
JP2003100947A (ja) * 2001-09-20 2003-04-04 Mitsubishi Electric Corp 半導体装置及び半導体装置モジュール

Also Published As

Publication number Publication date
TW200425461A (en) 2004-11-16
KR100709175B1 (ko) 2007-04-20
US20050001302A1 (en) 2005-01-06
CN1574343A (zh) 2005-02-02
JP2004335624A (ja) 2004-11-25
KR20040095655A (ko) 2004-11-15
CN100424870C (zh) 2008-10-08
US7573128B2 (en) 2009-08-11

Similar Documents

Publication Publication Date Title
TWI423418B (zh) 半導體裝置及其製造方法、與印刷電路基板及電子設備
TWI328423B (en) Circuit board structure having heat-dissipating structure
US5866949A (en) Chip scale ball grid array for integrated circuit packaging
TWI295497B (en) Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
KR101153693B1 (ko) 반도체 장치
JP4992904B2 (ja) 半導体装置の製造方法
KR100669830B1 (ko) 이방성 도전막을 이용한 적층 패키지
JPH01227444A (ja) 接続構造
JPH10294423A (ja) 半導体装置
JP2006165320A (ja) 半導体積層モジュールとその製造方法
TWI587415B (zh) 半導體裝置之製造方法
JP2006516832A (ja) 薄い多重半導体ダイ・パッケージ
TW579560B (en) Semiconductor device and its manufacturing method
JP2012074497A (ja) 回路基板
TWI234827B (en) Semiconductor device and manufacturing method thereof
TWI255031B (en) Semiconductor module
US8217517B2 (en) Semiconductor device provided with wire that electrically connects printed wiring board and semiconductor chip each other
JP2012015225A (ja) 半導体装置
TWI332694B (en) Chip package structure and process for fabricating the same
TW200839996A (en) Stacked packing module
US20070114672A1 (en) Semiconductor device and method of manufacturing the same
TW200841429A (en) IC chip package
CN113257766A (zh) 半导体装置及其制造方法
TWI250597B (en) Method for manufacturing multi-chip package having encapsulated bond-wires between stack chips
JP2018207015A (ja) 電子装置、電子装置の製造方法及び電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees