JP4199724B2 - 積層型半導体パッケージ - Google Patents

Description

本発明は、積層型半導体パッケージに関し、特に高速データ転送が可能な積層型ＤＲＡＭパッケージに関する。

近年、ＤＲＡＭに代表される半導体メモリ分野において、省スペースを維持しつつ更なる大容量化を達成するため、複数の半導体チップを積層する実装技術について種々研究が行われている。

特許文献１に示されるように複数のパッケージを単純に積み上げると、下側のパッケージの方が上側のパッケージよりも信号源に近くなる。つまり、パッケージ間で信号線路長に差ができることとなる。この信号線路長の差は、信号の高速化に伴いジッタ等の問題を引き起こす。

特許文献２は、特許文献１における問題を解決すべく、上側パッケージへの信号線路長と下側パッケージへの信号線路長とを等しくするように配線する等長配線という考え方を積層型半導体パッケージの分野に導入している。特許文献２の積層型半導体パッケージにおいては４層の配線層を備えるテープが採用されている。テープの一端近傍領域の表面上及び裏面上には上側パッケージ用の接続部及び下側パッケージ用の接続部が形成されており、上側パッケージと下側パッケージとは対向配置されて、それぞれ半田ボールを介して対応する接続部に対して接続されている。テープは一端から他端にかけて下側パッケージに沿うようにして曲げられ、テープの他端近傍領域は下側パッケージの底部に配されている。テープの他端近傍領域には積層型半導体パッケージの外部端子として機能する複数の半田ボールが形成されている。

特開平１１−２２００８８号公報 特開２００４−２８２０５７号公報

特許文献２ではテープを下側パッケージに沿って折り曲げている。省スペース要求を満たすためにはテープの折曲部におけるＲはキツくならざるを得ないことから、折曲部では断線及び／又はショートが起こる可能性がある。即ち、特許文献２の技術は電気的接続の信頼性が低い。加えて、かかる電気的接続の信頼性の問題は、容易に想像できるように、配線総数が増えるに連れて顕著になる。

そこで、本発明は、電気的接続の信頼性を低くすることなく等長配線を達成してなる積層型半導体パッケージを提供することを目的とする。

本発明によれば、外部接続端子と；第１半導体チップと；該第１半導体チップを搭載する第１テープであって、前記外部接続端子から分岐点に至る共通配線と該分岐点から第１半導体チップに至る第１半導体チップ用配線とが形成された第１テープと；前記分岐点に接続される仲介接続手段と；第２半導体チップと；該第２半導体チップを搭載する第２テープであって、前記仲介接続手段から前記第２半導体チップに至る第２半導体チップ用配線が形成された第２テープと；を備える積層型半導体パッケージであって：前記第１テープは、前記第１半導体チップを搭載するチップ搭載領域と該チップ搭載領域の外側に位置する外側領域とを有しており；前記分岐点は前記外側領域に配置され；前記第１半導体チップ用配線の電気的長さは、前記第２半導体チップ用配線の電気的長さと実質的に等しい；積層型半導体パッケージが得られる。

本発明の積層型半導体パッケージは、テープを過度に折り曲げることなく等長配線を達成していることから、ストレスによるショート／断線が生じることはなく、特許文献２の技術と比較して高い電気的接続信頼性を有する。

外部接続端子及び仲介接続手段のいずれも半田ボールとした場合、ボールの段数は２段となり、特許文献２の積層型半導体パッケージよりも低背性を実現できる。

特許文献２の積層型半導体パッケージにおいて用いられていたテープは４層の配線層を備えるものであったが、本発明の第１及び第２テープは、例えば、２層の配線層を備えるものでよい。このように、本発明によれば、量産性が高いテープを用いることができるため、コストの低減を図ることができる。

図１は本発明の実施の形態による積層型半導体パッケージを示す分解斜視図であり、図２は参照符号１４ｃで示される配線部に沿った断面図である。図１及び図２のいずれにおいても発明のポイントが明確になるよう実際の構造を簡略化又は省略している。例えば、実際の配線は数十組あるが、図示された配線は２組だけであり、他は省略してある。また、図１においては紙面左側における配線のみが示され、右側における配線は省略されている。更には、図１及び図２を比較すると明らかなように、図１においては参照符号７０，８０で示されるエラストマーシートなどが省略されている。加えて、図２においても、重要な内部配線の位置的関係が理解しやすくなるように、エラストマーシートを部分的に省略してある。なお、図２において、純粋に断面を示す部分にはハッチングが施してある。図３は、図１及び図２に示される積層型半導体パッケージにおける配線構造のみを概念的に抽出して示した図である。以下、これらの図面を参照しつつ、本発明の実施の形態による積層型半導体パッケージについて詳細に説明する。

図１及び図２に示されるように、本実施の形態による積層型半導体パッケージは、第１テープ１０、第１半導体チップ２０、第２テープ３０、第２半導体チップ４０、外部接続端子として機能する第１半田ボール５０ａ，５０ｂ及び仲介接続手段として機能する第２半田ボール６０ａ，６０ｂを備えている。図示された第１及び第２半導体チップ２０，４０はいずれもセンターパッド構造を有する同一のＤＲＡＭチップであり、積層型半導体パッケージはＤＲＡＭパッケージである。なお、ＤＲＡＭチップのパッド群については図示を省略してある。

第１テープ１０はチップ搭載領域１１及びその外側に位置する外側領域１２を有している。図１及び図２から理解されるように、チップ搭載領域１１上には緩衝材として機能するエラストマーシート７０を介して第１半導体チップ２０が搭載されている。本実施の形態においてはチップ搭載領域１１はエラストマーシート７０の大きさも考慮して第１半導体チップ２０の底面積よりも大きく設定されている。

第１テープ１０には複数の配線１４，１５が形成されている。本実施の形態において、第１テープ１０のテープ基体はポリイミドテープであり、配線１４，１５の材料は銅である。配線１４，１５がポリイミドテープ上に形成された後、ポリイミドテープに開口部１３を設けることにより、配線１４，１５の端部は自由端１４ｆ、１５ｆとなる。この自由端１４ｆ、１５ｆはＤＲＡＭチップのセンターパッドにボンディングされる。

配線１４，１５は、以下に詳述するように、部分的に第１テープ１０のテープ基体の裏面にも通じているが、概略、テープ基体の表面上に形成されている。第１テープ１０のテープ基体の裏面には、ほぼ全面に亘って、リファレンスプレーン１６が形成されている。リファレンスプレーン１６は実使用時において例えばグランドのような固定電位を供給されるものであり、本実施の形態においては銅で形成されている。このリファレンスプレーン１６と配線１４，１５は、基本的にマイクロストリップ線路構造を構成しており、信号伝達の信頼性向上に寄与している。

詳しくは、配線１４は、テープ基体の裏面に形成されたボールランド１４ａ、ボールランド１４ａをテープ基体の表面まで導通するビア１４ｂ、ビア１４ｂに接続された配線部１４ｃ、配線部１４ｃの端部に形成されたボールランド１４ｄ、及びボールランド１４ｄから自由端１４ｆまで延びる第１半導体チップ用配線１４ｅを備えている。ボールランド１４ａには第１半田ボール５０ａが接続され、ボールランド１４ｄには第２半田ボール６０ａが接続される。同様に、配線１５は、ボールランド１５ａ、ビア１５ｂ、配線部１５ｃ、ボールランド１５ｄ、及び第１半導体チップ用配線１５ｅを備えている。ボールランド１５ａには第１半田ボール５０ｂが接続され、ボールランド１５ｄには第２半田ボール６０ｂが接続される。なお、ボールランド１４ａ及びボールランド１５ａはテープ基体の裏面に形成されているが、同じくテープ基体の裏面に形成されているリファレンスプレーン１６とは電気的に分離されている。第１半導体チップ用配線１４ｅ，１５ｅの自由端１４ｆ、１５ｆは第１半導体チップ２０のパッドにそれぞれ接続され、樹脂７５にて保護されている。

ボールランド１４ａ、ビア１４ｂ及び配線部１４ｃは第１及び第２半導体チップ２０，４０に共通する共通配線を構成しており、ボールランド１４ｄは共通配線と第１半導体チップ用配線１４ｅとの分岐点として機能する。同様に、ボールランド１５ａ、ビア１５ｂ及び配線部１５ｃは第１及び第２半導体チップ２０，４０に共通する共通配線を構成しており、ボールランド１５ｄは共通配線と第１半導体チップ用配線１５ｅとの分岐点として機能する。

ボールランド１４ａ及びボールランド１５ａに接続される第１半田ボール５０ａ，５０ｂは、前述の通り、外部接続端子として機能するものであり、ＤＲＡＭパッケージに関して言えばＪＥＤＥＣなどにより規格化されている。これに伴い、ボールランド１４ａ及びボールランド１５ａの位置もその規格に従うことになり、配置の自由度は殆どない。一方、第２半田ボール６０ａ，６０ｂは外部接続端子ではないため、規格による位置的制限を受けることはなく、共通配線と第１半導体チップ用配線１５ｅとの分岐点たるボールランド１４ｄ、１５ｄも自由に配置することができる。

図１から明らかなように、本実施の形態においては共通配線と第１半導体チップ用配線との分岐点（ボールランド１４ｄ、１５ｄ）は外側領域１２上にある。そのため、分岐点上に仲介接続手段である第２半田ボール６０ａ，６０ｂを直接配置することができる。

第１テープ１０と同様に、第２テープ３０も開口部３３を有するポリイミドテープをテープ基体として備えており、第２テープ３０には、銅からなる第２半導体チップ用配線３４，３５並びにリファレンスプレーン３６が形成されている。第２半導体チップ用配線３４，３５は、以下に詳述するように、部分的に第２テープ３０のテープ基体の裏面にも通じているが、その殆どがテープ基体の表面上に形成されている。一方、リファレンスプレーン３６は、テープ基体の裏面のほぼ全面に亘って形成されている。これにより、第２半導体チップ用配線３４，３５とリファレンスプレーン３６とは基本的にマイクロストリップ線路構造を構成している。なお、図示された第２テープ３０上には、第２半導体チップ用配線３４，３５と第１テープ１０上に形成された配線１４，１５との位置的関係を明確に示すために、第１テープ１０上におけるチップ搭載領域１１と同じ領域を示す点線が描かれている。

第２半導体チップ用配線３４は、テープ基体の裏面に形成されたボールランド３４ａ、ボールランド３４ａをテープ基体の表面まで導通するビア３４ｂ、及びビア３４から自由端３４ｄまで延びる配線部３４ｃを備えている。同様に、第２半導体チップ用配線３５は、ボールランド３５ａ、ビア３５ｂ、及び配線部３５ｃを備えている。ボールランド３４ａには第２半田ボール６０ａが接続され、ボールランド３５ａには第２半田ボール６０ｂが接続されている。なお、ボールランド３４ａ及びボールランド３５ａはテープ基体の裏面に形成されているが、同じくテープ基体の裏面に形成されているリファレンスプレーン３６とは電気的に分離されている。

第２テープ３０上には、緩衝材として機能するエラストマーシート８０を介して、第２半導体チップ４０が設けられている。第２半導体チップ４０のパッドには第２半導体チップ用配線３４，３５の自由端３４ｄ，３５ｄがボンディングされており、それらの接続点は樹脂８５により保護されている。また、第２半導体チップ４０の周辺にも樹脂９０が設けられている。

本実施の形態において、第２テープ３０上に形成された配線部３４ｃ，３５ｃの長さは第１テープ１０上に形成された第１半導体チップ用配線１４ｅ，１５ｅに等しくなるように構成されている。これにより、第１半田ボール５０ａ，５０ｂから第１半導体チップ用配線１４ｅ，１５ｅの自由端１４ｆ、１５ｆまでの配線長と、第１半田ボール５０ａ，５０ｂから第２半導体チップ用配線３４，３５の自由端３４ｄ，３５ｄまでの配線長とは、実質的に等しくなる。すなわち、第１半導体チップ２０までの信号線路長と第２半導体チップ４０までの信号線路長とを実質的に等しくすることができる。図３に示されるように、正確には、両者の間には、第２半田ボール６０ａ（６０ｂ）の高さとビア３４ａ（３５ａ）の長さとの和に相当する線路長差が存在するが、信号線路長と比較して線路長差は非常に小さいものであるので、上記のように、実施上は実質的に等しいと考えることができる。このようにして、本実施の形態においては、配線テープに対して過度なストレスを加えることなく等長配線を実現していることから、当該ストレスに起因して起こり得ると予想される断線／ショートなどの問題を回避することができる。

なお、上述した本実施の形態による積層型半導体パッケージは、実際には以下に説明するようにして製造される。

まず、第１テープ１０の表面上にエラストマーシート７０を介して第１半導体チップ２０を搭載する一方で、裏面上に第１半田ボール５０ａ，５０ｂを配置してなる第１半導体パッケージを形成する。ここで、第１半導体チップ２０のパッドと第１半田ボール５０ａ，５０ｂとは上述したようにして電気的に接続されている。同様にして、第２テープの表面上にエラストマーシート８０を介して第２半導体チップ４０を搭載する一方で、裏面上に第２半田ボール６０ａ，６０ｂを配置してなる第２半導体パッケージを形成する。第２半導体パッケージにおいても、第２半導体チップ４０のパッドと第２半田ボール６０ａ，６０ｂとは上述したようにして電気的に接続されている。この時点で、第１及び第２半導体パッケージは、別個独立したパッケージとして、個別に電気的接続等の検査することができる。検査後、第１半導体パッケージ上に第２半導体パッケージを積み、既存のボール接続技術により、これらを接続して、上述した積層型半導体パッケージが得られる。

本実施の形態においてはコマンド／アドレス信号よりもデータ信号の方が高速なシステムを想定しているので、第１及び第２半導体チップ２０，４０に接続されるデータ（ＤＱ）信号線はすべて前述したような等長配線構造を備えている。一方、コマンド／アドレス（Ｃ／Ａ）信号線に関しては、第１及び第２テープ１０，３０上における配線レイアウトを考慮して、従来の単純配線（非等長配線）を採用している。しかし、Ｃ／Ａ信号線に関しても、高速化が進みジッタ等の問題が発生する場合や、テープ上における配線レイアウトに余裕がある場合には、ＤＱ信号線と同様に等長配線構造を採用することができる。加えて、クロック信号線及びその反転信号たるクロックバー信号線は、前述したようなマイクロストリップ線路構造に代えて、クロックバー信号線をリファレンスプレーンとは電気的に分離しつつテープ基体の裏面上に形成し、その上部に対向するようにしてクロック信号線を配置することにより、両者間のカップリングを強め、対ノイズ特性の強化を図ることとしても良い。

なお、本実施の形態においては第１及び第２半導体パッケージからなる２段構造の積層型半導体パッケージについて説明してきたが、本発明の概念は、事実上、等長配線とみなすことのできる限り、３段以上の積層型半導体パッケージにも採用することもできる。例えば、３段構造の積層型半導体パッケージの場合、第２半導体パッケージと同様の構造を有する第３半導体パッケージを用意し、第２半導体パッケージの上に搭載すれば良い。すなわち、第３半導体パッケージは第２テープ３０及び第２半導体チップ４０と同構成の第３テープ及び第３半導体チップを備えている。この場合、第２半導体パッケージにおいては図２に示されるエラストマーシート８０の大きさに変更を加え且つ樹脂９０を除くことにより、ビア３４ｂ、３５ｂを露出させ、その上部にボールランドを形成しておく。そして、そのボールランドと第３テープの下部に形成されたボールランドとを付加的な半田ボールにて接続することにより、３段構造の積層型半導体パッケージを得ることができる。４段以上のパッケージについても同様にして積層することができる。

本発明の実施の形態による積層型半導体パッケージの概略を示す分解斜視図である。エラストマーシートなどは省略されている。 図１の積層型半導体パッケージの概略を示す断面図である。 図１の積層型半導体パッケージにおける等長配線構造を模式的に示す図である。

符号の説明

１０ 第１テープ
１１ チップ搭載領域
１２ 外側領域
１３ 開口部
１４，１５ 配線
２０ 第１半導体チップ
３０ 第２テープ
３３ 開口部
３４，３５ 配線
４０ 第２半導体チップ
５０ａ，５０ｂ 外部接続端子（第１半田ボール）
６０ａ，６０ｂ 仲介接続手段（第２半田ボール）
７０，８０ エラストマーシート
７５，８５，９０ 樹脂

Claims (11)

1. . 第１テープに搭載された第１半導体チップと、
   前記第１半導体チップの上部に積層された第２テープに搭載された第２半導体チップと、
   前記第１テープに接する外部接続端子と、
   前記第１テープに設けられ、前記外部接続端子と分岐点とを接続する共通配線と、
   前記第１テープに設けられ、前記分岐点と前記第１半導体チップのパッドとを接続する第１半導体チップ用配線と、
   前記分岐点及び前記第２テープに接して配置される仲介接続手段と、
   前記第２テープに設けられ、前記仲介接続手段と前記第２半導体チップのパッドとを接続する第２半導体チップ用配線と、を備え、
   前記分岐点は、前記第１半導体チップ用配線の長さと前記第２半導体チップ用配線の長さとが等しくなるように配置されていることを特徴とする積層型半導体パッケージ。
2. 第１主面側に搭載された第１半導体チップと、第２主面側に設けられた外部接続端子接続部と、前記外部接続端子接続部に接する外部接続端子と、前記外部接続端子接続部から前記第１主面側に貫通する第１ビアと、前記第１ビアと分岐点とを接続するために第１主面側に設けられた共通配線と、前記分岐点と前記第１半導体チップのパッドとを接続するために前記第１主面側に設けられた第１半導体チップ用配線と、を備える第１テープと、
   前記第１主面側に搭載された第２半導体チップと、前記第２主面側に設けられた仲介接続手段接続部と、前記仲介接続手段接続部から前記第１主面側に貫通する第２ビアと、前記第２ビアと前記第２半導体チップのパッドとを接続するために前記第１主面側に設けられた第２半導体チップ用配線と、を備える第２テープと、
   前記分岐点及び前記仲介接続手段接続部に接して前記第１テープと前記第２テープとの間に配置される仲介接続手段と、を含み、
   前記分岐点は、前記第１半導体チップ用配線の長さと前記第２半導体チップ用配線の長さとが等しくなるように配置されていることを特徴とする積層型半導体パッケージ。
3. 前記分岐点が、前記第１テープにおける前記第１半導体チップが位置する領域の外側に設けられたことを特徴とする請求項１又は請求項２に記載の積層型半導体パッケージ。
4. 第１テープ上に搭載された第１半導体チップと、
   第２テープ上に搭載された第２半導体チップと、
   外部接続端子と、を備え、
   前記第１半導体チップの上層に前記第２半導体チップを積層した積層型半導体パッケージであって、
   前記外部接続端子と前記第１テープ上の前記第１半導体チップが位置する領域の外側に設けられた分岐点とを接続するように前記第１テープに配置された共通配線と、
   前記分岐点と前記第１半導体チップのパッドとを接続するように前記第１テープに配置された第１半導体チップ用配線と、
   前記分岐点に接続し、前記第１テープ上の配線と前記第２テープ上の配線を接続するための仲介接続手段と、
   前記仲介接続手段と前記第２半導体チップ上のパッドとを接続するように前記第２テープに配置された第２半導体チップ用配線と、を備え、
   前記第１半導体チップ用配線の長さと前記第２半導体チップ用配線の長さとが等しいことを特徴とする積層型半導体パッケージ。
5. 前記外部接続端子は半田ボールである、ことを特徴とする請求項１から請求項４のいずれか一項に記載の積層型半導体パッケージ。
6. 前記仲介接続手段に半田ボールを含む、ことを特徴とする請求項１から請求項５のいずれか一項に記載の積層型半導体パッケージ。
7. 前記第１テープは表面及び裏面を有する第１テープ基体を備えており、
   前記共通配線は前記第１テープ基体の表面に形成されており、
   前記第１テープ基体の裏面には、全面に亘り固定電位を供給され、前記共通配線とは絶縁された第１リファレンスプレーンが形成されており、
   前記第２テープは表面及び裏面を有する第２テープ基体を備えており、
   前記第２半導体チップ用配線は前記第２テープ基体の表面に形成されており、
   前記第２テープ基体の裏面には、全面に亘り固定電位を供給され、前記第２半導体チップ用配線とは絶縁された第２リファレンスプレーンが形成されていることを特徴とする請求項１から請求項６のいずれか一項に記載の積層型半導体パッケージ。
8. 前記第１および第２半導体チップが共にＤＲＡＭチップである、ことを特徴とする請求項１から請求項７のいずれか一項に記載の積層型半導体パッケージ。
9. 前記第１および第２半導体チップはいずれもチップの中央部分に前記パッドが配列されている、ことを特徴とする請求項８に記載の積層型半導体パッケージ。
10. 前記第１半導体チップと前記第１テープとの間又は前記第２半導体チップと前記第２テープとの間にはエラストマーシートが設けられている、ことを特徴とする請求項１から請求項９のいずれか一項に記載の積層型半導体パッケージ。
11. 前記第２半導体チップの上層に、さらに別の半導体チップが積層され、前記仲介接続手段と導通する配線によって接続する、ことを特徴とする請求項１から請求項１０のいずれか一項に記載の積層型半導体パッケージ。

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