JP2009231383A - 半導体装置及び半導体装置接続手段 - Google Patents

Abstract

【課題】パッケージ装置の実装面積の効率化を図ることができる。
【解決手段】半導体装置は、第１のパッケージ基板１０の一方の面上に設けられる複数の第１の外部接続端子３と、第１のパッケージ基板１０の他方の面上に搭載される少なくとも１つの第１の半導体チップ２０と、第１の半導体チップ２０の第１のパッケージ基板と接する面と反対の面上に設けられる複数の第１のパッド２１と、第２のパッケージ基板１１の一方の面上に設けられる複数の第２の外部接続端子４と、第２のパッケージ基板１１の他方の面上に搭載される少なくとも１つの第２の半導体チップ３０と、第２の半導体チップ３０の第２のパッケージ基板１１と接する面と反対の面上に設けられる複数の第２のパッド３１とを具備し、第１及び第２の半導体チップ２０，３０は、第１及び第２の複数のパッド２１，３１が設けられた面同士が互いに対向して積層されることを備える。
【選択図】図２

Description

本発明は、半導体装置に係り、特に、パッケージ装置に関する。また、パッケージ装置の接続手段に関する。

半導体パッケージ装置において、チップサイズパッケージ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ：ＣＳＰ）と呼ばれるパッケージ装置が、様々な電子機器に用いられている。このＣＳＰによれば、パッケージ基板に実装した際のサイズがほぼ半導体チップのサイズと同等になり、パッケージ装置の面積効率を大幅に向上できる。

ＣＳＰの一種として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのパッケージ装置がある。このＢＧＡタイプのパッケージ装置は、その底面に外部接続端子としての半球形状のボール電極がアレイ状に複数配置されており、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）やＴＳＯＰ（Ｔｈｉｎ−ｔｙｐｅ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）といったパッケージ装置のように、外部接続端子としてのリードフレームがパッケージ装置の側面方向に広がってパッケージの外側に引き出されるのを無くすことで、実装面積の縮小を図っている。

ＣＳＰの一種として、１つのパッケージ内に複数の半導体チップが積層されたＳｔａｃｋｅｄ ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）装置があり、これによって、パッケージ装置の面積効率の向上がさらに図られている。即ち、１つの半導体チップから構成される１つのパッケージ装置が複数個隣接してパッケージ基板上に搭載される場合と異なり、ＭＣＰ装置では、複数の半導体チップが積層されて１つのパッケージ装置が構成されているため、実装用のパッケージ基板上の１箇所に複数のチップを実装でき、面積効率を向上できる。

しかし、このようなＭＣＰ装置によっても、パッケージ基板が配置される場所には、１つのパッケージ装置しか搭載できないことから、さらにパッケージ装置の面積効率の向上を図るのは、困難となっていた。

尚、特許文献１には、１つのパッケージ基板の上面及び下面に、導体回路（配線層）及び外部接続端子（半田ボール）を形成し、ワイヤボンディングの配線密度を向上させる技術が開示されている。
特開２００４−２６５９５６号公報

本発明の例は、パッケージ装置の実装面積の効率化を図ることができる技術を提案する。

本発明の例に関わる半導体装置は、第１のパッケージ基板と、前記第１のパッケージ基板の一方の面上に設けられる複数の第１の外部接続端子と、前記第１のパッケージ基板の他方の面上に搭載される少なくとも１つの第１の半導体チップと、前記第１の半導体チップの前記第１のパッケージ基板と接する面と反対の面上に設けられる複数の第１のパッドと、第２のパッケージ基板と、前記第２のパッケージ基板の一方の面上に設けられる複数の第２の外部接続端子と、前記第２のパッケージ基板の他方の面上に搭載される少なくとも１つの第２の半導体チップと、前記第２の半導体チップの前記第２のパッケージ基板と接する面と反対の面上に設けられる複数の第２のパッドとを具備し、前記第１及び第２の半導体チップは、前記第１及び第２の複数のパッドが設けられた面同士が互いに対向するように積層されることを備える。

本発明の例に関わる半導体装置接続手段は、複数の半導体チップを接続するための半導体装置接続手段であって、絶縁性フィルムの一方の面上の一端に設けられる複数の第１のチップ接続端子と、前記絶縁性フィルムの一方の面上の他端に設けられる複数の第２のチップ接続端子と、前記絶縁性フィルムの他方の面上に設けられる複数の外部接続端子と前記絶縁性フィルム内に設けられ、前記第１、第２のチップ接続端子及び外部接続端子をそれぞれ電気的に接続する複数の内部配線層とを具備し、屈曲性を有することとを備える。

本発明の例に関わる半導体装置は、第１のパッケージ基板と、前記第１のパッケージ基板の一方の面上に設けられる複数の第１の外部接続端子と、前記第１のパッケージ基板の他方の面上に搭載される少なくとも１つの第１の半導体チップと、前記第１の半導体チップの前記第１のパッケージ基板と接する面と反対の面上に設けられる第１の複数のパッドと、第２のパッケージ基板と、前記第２のパッケージ基板の一方の面上に搭載される複数の第２の外部接続端子と、前記第２のパッケージ基板の他方の面上に設けられる少なくとも１つの第２の半導体チップと、前記第２の半導体チップの前記第２のパッケージ基板と接する面と反対の面上に設けられる第２の複数のパッドと、一方の面上の一端及び他端にそれぞれ第１、第２のチップ接続端子を有し、他方の面上に第３の外部接続端子を有し、前記第１、第２のチップ接続端子及び前記第３の外部接続端子を接続する内部配線層を有する半導体装置接続手段とを具備し、前記第１及び第２の半導体チップは、前記複数の第１及び第２のパッドが設けられた面同士が互いに対向するように積層され、前記第１及び第２の外部接続端子は、前記第１及び第２のチップ接続端子にそれぞれ電気的に接続されることを備える。

本発明の例によれば、パッケージ装置の実装面積の効率化を図ることができる。

以下、図面を参照しながら、本発明の例を実施するためのいくつかの形態について詳細に説明する。

１． 実施形態
図１乃至図１８を参照して、本発明の実施形態について説明する。尚、以下の説明において、全図にわたりほぼ同一の機能及び構成を有する構成要素については、同一の参照符号を付し、重複説明は必要な場合にのみ行う。但し、図面は模式的なものであり、厚みと平面寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。

（Ａ） 両面実装型パッケージ装置
（１） 基本構成
図１及び図２を用いて、本発明の実施形態で述べるパッケージ装置の基本構成について、説明する。

図１は、本発明の実施形態のパッケージ装置の基本構成を示す斜視図である。本発明の実施形態のパッケージ装置１は、絶縁性のパッケージ２内部に複数の半導体チップ（図示せず）が設けられている。外部接続端子３，４はパッケージ装置１の上部側及び底部側にそれぞれ設けられ、この外部接続端子３，４によって、パッケージ材２に封止された半導体チップは外部装置と接続される。

図２は、図１に示されるパッケージ装置内部の基本構成を示している。尚、図２おいては、図１に図示されているパッケージ２の図示は省略する。図２に示すように、本実施形態のパッケージ装置１では、その装置１の上部側及び底部側にパッケージ基板１０，１１がそれぞれ設けられる。この２つのパッケージ基板１０，１１裏面には、外部接続端子として、例えば、半田ボールがアレイ状に配置され、パッケージ基板１０，１１上面には、少なくとも１つの半導体チップ２０，３０がそれぞれ設けられる。尚、以下では、外部接続端子が設けられる面をパッケージ基板の裏面と定義し、半導体チップが設けられる面をパッケージ基板の上面と定義する。

ここで、図３を参照して、パッケージ装置に用いられる半導体チップについて、説明する。図３は、１つの半導体チップの構造を示す斜視図である。半導体チップは、シリコンウェハから切り出された直方体又は立方体形状の小片であり、その内部には、ＭＯＳトランジスタ、メモリセル及び抵抗素子などの複数の素子が形成されている。これらの素子によって構成される集積回路の入出力は、半導体チップのある１面に設けられた複数のパッド（以下、チップパッドと呼ぶ）により行われ、そのパッドの配置スペースは、図３の破線に囲まれた領域Ｓ内で確保される。複数のパッドは長辺Ｌ又は短辺Ｗに沿って設けられ、１つの辺に沿ってのみ設けられてもよいし、上面の４つの辺に沿って設けられてもよい。尚、以下では、パッドが設けられた面を半導体チップの上面と定義し、それと反対側の面を半導体チップの裏面と定義する。
１つの半導体チップは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリ、フラッシュメモリのような不揮発性メモリなどのメモリチップ、複数の回路から構成されるＬＳＩチップ、又メモリチップとＬＳＩチップが１つのチップに搭載された混載チップのいずれか１つである。

図２に示すように、半導体チップ２０，３０上面にはそれぞれパッド２１，３１が設けられている。これらのパッド２１，３１は、ボンディングワイヤ（図示せず）及びパッケージ基板１０，１１表面又は内部に設けられた配線層（図示せず）を介して、外部接続端子３，４にそれぞれ接続される。

２つの半導体チップ２０，３０は、パッドが設けられた面同士が対向するように、例えば、絶縁体からなるスペーサー１００を介して、積層される。スペーサー１００によって、２つの半導体チップ２０，３０間の厚み方向のワイヤボンディングのためのスペースが確保される。尚、ワイヤボンディングのために確保されるスペースのことを、以下では、ボンディングスペースと呼ぶ。

上記のように半導体チップ２０，３０を積層させるとパッケージ基板１０，１１上面と半導体チップ２０，３０の裏面とが接しているため、パッケージ基板１０，１１裏面の外部接続端子３，４が、パッケージ装置１の上部側と底部側との２面に設けられた構造となる。

このように、パッケージ装置の底部側に加えて、上部側にも外部接続端子を設け、実装用のパッケージ基板（図示せず）及び外部装置（図示せず）との接続面を２箇所に増やした構造のパッケージ装置のことを、以下では、両面実装型パッケージ装置と呼ぶ。尚、この両面実装型パッケージ装置１に対し、従来のように、底面にのみ外部接続端子（半田ボール）が設けられるパッケージ装置のことを、本実施形態においては、片面実装型パッケージ装置と呼ぶ。

上述のように、本発明の実施形態のパッケージ装置（両面実装型パッケージ装置）１は、２つのパッケージ基板１０，１１上面にそれぞれ設けられた半導体チップの上面（パッドが設けられた面）同士が対向するように積層されることを特徴とし、その積層された半導体チップ及びパッケージ基板からなる積層体の上部側及び底部側に、２つのパッケージ基板１０，１１裏面にそれぞれ設けられた外部接続端子３，４が位置するパッケージ装置となる。

これによって、複数の半導体チップ２０，３０を、１つのパッケージ装置１として実装することができ、パッケージ装置を搭載するのに必要な面積を縮小できる。それゆえ、パッケージ装置の実装面積の効率化を図ることができる。

また、本発明の実施形態の両面実装型パッケージ装置１によれば、１つのパッケージ装置１の上部側と底部側の２つの面に外部接続端子を有することで、パッケージ装置全体の端子数を増加させることができる。そのため、高機能なパッケージ装置を提供できる。その一方で、外部接続端子３，４は２つの面に分けて設けられているため、装置全体の端子数が増加しても、１つのパッケージ基板あたりの外部接続端子の個数は減少させるができる。そのため、外部接続端子間のショートを防止できる端子間ピッチを確保するために、パッケージ基板１０，１１のサイズを大きくせずともよく、これによっても実装面積の効率化を図ることができる。

さらに、１つの基板当たりの端子数の減少により、半導体チップと外部接続端子とを接続するためにパッケージ基板に形成される配線層のレイアウトが複雑になることはなく、配線レイアウトの簡単化も図ることができるとともに、外部接続端子間ピッチの確保、パッケージ基板１０，１１に形成される配線層の大きな配線ピッチの確保ができるため、パッケージ装置１の製造歩留まりを向上できる。

以上のように、本発明の実施形態の両面実装型パッケージ装置１によれば、パッケージ装置の実装面積の効率化を図ることができる。

（２） 実施例
以下、図４及び図５を用いて、図１及び図２に示した両面実装型パッケージ装置の実施例について説明する。尚、図４及び図５においても、パッケージ装置を封止するパッケージ材の図示は省略する。

図４は、本発明の実施形態の両面実装型パッケージ装置１の一例を示し、４つの半導体チップが積層されて、パッケージ（図示せず）内に搭載された場合の断面構造を示している。図４に示すように、パッケージ装置１の上部側及び底部側にパッケージ基板１０，１１が設けられており、上部側のパッケージ基板１０上面には、２つの半導体チップ２０，２５が設けられ、底部側のパッケージ基板１１上面には、２つの半導体チップ３０，３５が設けられている。

半導体チップ２０，３０は、例えば、接着剤などの薄い絶縁膜を介して、パッケージ基板１０，１１上にそれぞれ搭載される。半導体チップ２５は、パッケージ基板１０上の半導体チップ２０上に、例えば、絶縁性の接着剤などの薄い絶縁膜を介して搭載される。同様に、半導体チップ３５は、パッケージ基板１１上の半導体チップ３０上に搭載される。２つの半導体チップが薄い絶縁膜を介して積層される場合、基板上のチップのワイヤボンディングのためのスペースを確保するために、上側の半導体チップ２５，３５には、基板上の半導体チップ２０，３０のサイズよりも小さなサイズのチップが用いられる。

半導体チップ２０，２５，３０，３５の上面には、チップパッド２１，２６，３１，３６がそれぞれ設けられる。チップパッド２１，２６，３１，３６は、ボンディングワイヤ１０１，１０２によってパッケージ基板１０，１１上に設けられたパッド（以下、基板パッドと呼ぶ）１２Ａ，１２Ｂ，１３Ａ，１３Ｂとそれぞれ接続され、さらに、基板パッド１２Ａ，１２Ｂ，１３Ａ，１３Ｂは、パッケージ基板１０，１１表面上及び内部に設けられた配線層（図示せず）を介して、外部接続端子としてのＢＧＡ構造となるように配置された複数の半田ボール３，４と接続されている。尚、本発明の実施形態においては、ＢＧＡを採用した外部接続端子について述べるが、これに限定されるものではなく、例えば、複数の平面電極がアレイ状に配置されたＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）やフリップチップ接続のための半田バンプを採用してもよい。また、本例では、チップパッド２１，２６は上部側のパッケージ基板１０に接続されているが、底部側のパッケージ基板１１に接続されてもよいし、チップパッド３１，３６が上部側のパッケージ基板１０に接続されてもよい。

そして、半導体チップ２５と半導体チップ３５とが、その上面同士が対向するようにスペーサー１００を介して積層され、上部側と底部側の両面に半田ボール３，４を有し、４つの半導体チップが搭載される１つの両面実装型パッケージ装置が構成される。これによって、本発明の実施形態の両面実装型パッケージ装置１が提供される。

次に、図５を参照し、図４とは異なる実施例を説明する。図５では、両面実装型パッケージとして、パッケージ基板１０上に搭載された４つの半導体チップ２０Ａ，２０Ｂ，２５Ａ，２５Ｂとパッケージ基板１１上に搭載された３つの半導体チップ３０，３３，３６とが、チップ上面が対向するように積層された実施例を示している。

パッケージ基板１０上面には、基板パッド１２Ａ，１３Ａ，１４Ａ，１５Ａが設けられるとともに、半導体チップ２０Ａが搭載される。この半導体チップ２０Ａ上面には、チップサイズが半導体チップ２０Ａのチップサイズより小さな半導体チップ２５Ａが搭載される。さらに、半導体チップ２５Ａ上面には、スペーサー１０６を介して、チップサイズが半導体チップ２５Ａのチップサイズより大きな半導体チップ２０Ｂが搭載される。この半導体チップ２０Ｂ上面には、チップサイズが半導体チップ２０Ｂのチップサイズより小さな半導体チップ２５Ｂが搭載される。半導体チップ２０Ｂはそのサイズが半導体チップ２５Ａのサイズよりも大きいため、半導体チップ２５Ａのボンディングスペースを確保するために、スペーサー１０６が用いられている。

半導体チップ２０Ａ，２０Ｂ，２５Ａ，２５Ｂは、その上面にパッド２１Ａ，２１Ｂ，２６Ａ，２６Ｂをそれぞれ有している。パッド２１Ａは基板パッド１５Ａに、パッド２１Ｂは基板パッド１３Ａに、パッド２６Ａは基板パッド１４Ａに、パッド２６Ｂは基板パッド１２Ａにそれぞれ接続される。

パッケージ基板１１上面には、基板パッド１２Ｂ，１３Ｂ，１４Ｂが設けられるとともに、半導体チップ３０が搭載される。半導体チップ３０Ａの上面には、チップサイズが半導体チップ３０のチップサイズより小さな半導体チップ３３が搭載される。さらに、半導体チップ３３上面には、スペーサー１０５を介して、チップサイズが半導体チップ３３のチップサイズより大きな半導体チップ３６が搭載される。半導体チップ３０，３３，３６は、その上面にパッド３１，３４，３７をそれぞれ有している。パッド３１は基板パッド１４Ｂに、パッド３４は基板パッド１３Ｂに、パッド３７は基板パッド１２Ｂにそれぞれ接続される。

そして、半導体チップ２５Ｂと半導体チップ３６とが、その上面同士が対向するようにスペーサー１００を介して積層されて、パッケージ装置の上部側と底部側の両面に半田ボール３，４を有し、７つの半導体チップが搭載された１つの両面実装型パッケージ装置が構成される。

パッケージ基板１０，１１に搭載される半導体チップは、例えば、一方のパッケージ基板１０と他方のパッケージ基板１１とで、搭載される複数の半導体チップを同一の構成としてもよい。例えば、図４に示す構成において、半導体チップ２０，２５，３０，３５にメモリチップを用いることで、記憶容量の大きいパッケージ装置を提供できる。

また、一方のパッケージ基板１０と他方のパッケージ基板１１とで、搭載される複数の半導体チップの構成を異ならせてもよい。例えば、図５に示す構成において、一方のパッケージ基板１０に搭載される半導体チップ２０Ａ，２０Ｂ，２５Ａ，２５Ｂにはメモリチップを用い、他方のパッケージ基板１１に搭載される半導体チップ３０，３３，３６には、そのメモリチップに記憶されたデータを用いて演算処理を実行するＬＳＩチップを用いることで、１つのパッケージ装置で高機能なモジュールを提供できる。

以上のように、本発明の実施形態のパッケージ装置によれば、パッケージ装置の実装面積の効率化を図ることができる。

（Ｂ） 半導体装置接続手段
図２、図４及び図５のように、上部及び底部に外部接続端子（半田ボール）３を設けた両面実装型パッケージ１は、他の装置（図示せず）との接続ためのパッケージ基板（以下、実装用基板と呼ぶ）に実装した場合、上部側のパッケージ基板１０の半田ボール３に対する接続手段がないので、上部側のパッケージ基板１０に搭載された半導体チップの動作させることが不可能な場合が生じる。

そのため、本発明の実施形態では、図６乃至図１０を用いて、両面実装型パッケージ装置の接続手段についても説明する。

（１） 第１実施例
図６乃至図８を用いて、本実施形態の半導体装置接続手段の第１実施例について説明する。

図６は、本実施例の半導体装置接続手段５０の断面構造を示す。また、図７は接続端子５２，５３が設けられた面の平面図を示し、図８は接続端子５６が設けられた面の平面図を示している。尚、本実施例においては、図７に示す面を半導体装置接続手段５０の上面と定義し、図８に示す面を半導体装置接続手段５０の裏面と定義して、説明する。また、図７及び図８においては、フィルム内部の配線層及び上面側の接続端子を破線で示している。但し、図示される配線層は模式的に表されたものであり、各端子間を接続する配線層のレイアウトは、搭載されるパッケージ装置の仕様に合わせて適宜変更されるのは勿論である。

図６乃至図８に示す例では、絶縁性且つ柔軟性を有するフィルム５１（以下、フレキシブルフィルムと呼ぶ）の内部に１層構造の配線層５５を有する構造を示している。配線層５５は、フレキシブルフィルム５１内に設けられた複数のコンタクト部５７を介して、フレキシブルフィルム５１上面の一端及び他端にアレイ状に配置された接続端子（チップ接続端子）５２，５３及びフレキシブルフィルム５１裏面にアレイ状に配置された接続端子（外部接続端子）５６に接続される。接続端子５２，５３は、例えば、図２の両面実装型パッケージ装置１の上部及び底部の外部接続端子（半田ボール）にそれぞれ接続され、接続端子５２，５３と配線層５５によって、パッケージ内の上部側の半導体チップ２０と底部側の半導体チップ３０が電気的に接続され、信号の入出力が行われる。以下では、この接続端子５２，５３のことを、チップ間接続端子と呼ぶ。また、接続端子５６は、実装用基板や他のパッケージ装置に接続するための外部接続端子であり、両面実装型パッケージ装置と他の装置との信号の入出力を行う。尚、図６においては、１層構造の配線層を図示しているが、これに限定されず、配線層が２層以上設けられてもよい。

このフレキシブルフィルム５１には、例えば、ポリイミド系、ポリエチレン系、エポキシ系又は塩化ビニル系などのように、絶縁性を有し、また、柔軟性・屈曲性を有する有機物系絶縁フィルムを用いられる。また、配線層５５には、例えば、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）及びチタン（Ｔｉ）などの金属のうち、少なくとも１つを含む単層膜、多層膜或いは合金膜が用いられる。このフレキシブルフィルム５１及び配線層５５の膜厚は、折りたたむことが可能であると共に、折りたたむことによって、配線層５５の断線などの破損が生じない膜厚で形成される。また、チップ間接続端子５２，５３及び外部接続端子５６には、例えば、ＢＧＡタイプとなるように複数の半田ボールが設けられる。

上記の半導体装置接続手段５０を用いて、図１に示される両面実装型パッケージ装置をパッケージ基板上に実装する場合、半導体装置接続手段５０は、両面実装型パッケージ１を包み込むように折り曲げられて、フィルム５１上に配置された半田ボール５２，５３によってパッケージ装置１の上部側及び底部側の半田ボール３，４を電気的に接続し、外部接続端子５６を介してパッケージ装置１とそれを実装するためのパッケージ基板（図示せず）とを接続する。

この半導体装置接続手段５０において、それに用いられるフレキシブルフィルム５１の幅・長さ、外部端子（半田ボール）のレイアウトなどの仕様は、実装するパッケージ装置のサイズ、外部端子数やそのレイアウト、実装用基板の配線レイアウトに応じて、フレキシブルに対応することができる。また、それによって、半導体装置接続手段５０の一端の外部端子に接続されるパッケージ装置の端子のレイアウトと、他端の外部端子に接続されるパッケージの端子のレイアウトとが異なっていても、対応することが可能である。

さらに、フレキシブルフィルム５１上面上の一端及び他端の半田ボール５２，５３にそれぞれ接続される半導体チップ間の配線はフィルム５１内に形成されているので、パッケージ装置を実装する実装用基板上に配線層を別途形成する必要はない。それゆえ、実装用基板の配線レイアウトの複雑化が抑制され、実装用基板の配線幅や配線ピッチに対する十分なマージンの確保や、実装用基板の配線レイアウトの自由度の向上及び設計期間の短縮を図ることができる。また、実装用基板の配線数が減少するので、実装用基板の配線に起因する発熱を抑制することができる。さらに、パッケージ装置の電源電流・信号電流の一部は、フレキシブルフィルム５１内の配線層５５を流れる。そのため、パッケージ基板よりも薄いフレキシブルフィルム５１内に配線層５５を形成することによって、配線層の放熱効率を向上できる。

以上のように、本実施例に示す半導体装置接続手段５０を用いることによって、図１に示すような両面実装型パッケージ装置１の上部側の接続端子を、下部側の接続端子、実装用基板及び他の装置に接続することができる。

（２） 第２実施例
以下、図９及び図１０を用いて、半導体装置接続手段の第２実施例について説明する。

図９は半導体装置接続手段５０Ａの断面図を示し、図１０は半導体装置接続手段５０Ａの裏面側の平面図を示している。尚、本例においては、半導体装置接続手段５０Ａの上面側の構造は、図７に示す構造とほぼ同一であるため、その図示は省略する
第１実施例においては、フレキシブルフィルム５１内に１層の配線層を有する場合を示したが、本例の半導体装置接続手段５０Ａは、図９及び図１０に示すように、フィルム５１内に２層の配線層を有する構造となっている。配線層を多層構造とすることで、配線層の線幅や隣接する配線層間の配線ピッチを大きくでき、フレキシブルフィルム５１内での配線レイアウトの自由度の向上を図れ、さらには半導体装置接続手段５０の製造歩留まりを向上できる。

また、第１実施例ではフィルム５１裏面上の一端にのみ半田ボールを設けたが、本例では、フィルム５１上面と同様に、フィルム５１裏面上の一端及び他端に接続端子５６，５８を設けている。この場合、一端の外部接続端子５８を実装用基板（図示せず）と接続すると、他端側の外部接続端子５８はフィルム５１によって包まれるパッケージ装置の上部側に位置するので、パッケージ装置の上部にさらに、他のパッケージ装置を実装することができる。

したがって、図９及び図１０に示す本実施例の半導体装置接続手段５０Ａを用いることによって、両面実装型パッケージ装置を実装できると共に、さらに他のパッケージ装置を実装でき、パッケージ装置の実装面積の効率化を図ることができる。

また、半導体装置接続手段５０Ａの端子数及び配線数を増加させることができるため、半導体装置接続手段５０Ａの配線レイアウトの自由度を向上できる。

（３） 変形例
第１及び第２実施例の半導体装置接続手段５０，５０Ａにおいて、配線層５５はフレキシブルフィルム５１内に封止された構造になっているが、それに限定されず、フレキシブルフィルム５１表面に配線層を形成し、その配線層の一端及び他端と接続端子５２，５３とを直接接続し、フィルム５１裏面に設けられる接続端子５６，５８に関しては、上述の例と同様にコンタクト部５７を介して、接続してもよい。

また、第１及び第２の実施例においては、各端子５２，５３，５６，５８として、半田ボールを例に説明したが、これに限定されるものではなく、ＬＧＡや半田バンプでもよいのは勿論である。

これによっても、上述の第１及び第２実施例と同様の効果が得られる。

尚、半導体装置接続手段５０，５０Ａを用いて、両面実装型パッケージ装置の上面側の外部接続端子と外部装置（図示せず）とを接続する例を説明したが、それに限定されるものではない。一例としては、図２のパッケージ装置１の上部側のパッケージ基板１０裏面には半田ボール３を設けずに、パッケージ基板１０，１１の半導体チップが設けられる上面にそれぞれ基板パッドを新たに設け、その新たに設けた基板パッドをワイヤボンディングによって接続してもよい。この場合には、パッケージ２内部の配線で２つのパッケージ基板（半導体チップ）が接続され、上面側のパッケージ基板１０及び半導体チップ２０は、下面側のパッケージ基板１１裏面の半田ボール４を介して、実装用基板及び外部装置と接続される。また、他の例としては、半田ボール３の代わりに、上側のパッケージ基板１０裏面に基板パッドを新たに設け、それと実装用基板とをワイヤボンディングによって接続することで、下側のパッケージ基板とは別途に外部装置と接続される。

以上の構成によっても、パッケージ装置の上部側及び底部側の外部接続端子を外部装置に接続することができる。

２． 適用例
以下、図１１乃至図１８を用いて、上述の両面実装型パッケージ装置１と半導体装置接続手段５０，５０Ａとの適用例について説明する。

（１） 第１適用例
図１１及び図１２を用いて、本発明の実施形態に第１適用例について、説明する。図１１は第１適用例のパッケージ装置の斜視図を示し、図１２はその断面図を示す。図１１及び図１２は、図６乃至図８に示される半導体装置接続手段５０を用いて、１つの両面実装型パッケージ装置１を実装用基板２００上に実装した例を示している。

両面実装型パッケージ装置１は、パッケージ１２内に半導体チップ２０，３０を具備している。半導体チップ２０は、１つのパッケージ基板１０の上面上に設けられる。半導体チップ２０の上面には複数のチップパッド２１が設けられ、そのパッドはボンディングワイヤ１０１によってパッケージ基板１０上面の基板パッド（図示せず）に接続される。パッケージ基板１０の裏面には、外部接続端子としての複数の半田ボール３が設けられて、基板１０表面及び内部に形成された配線層によって、複数の基板パッドが接続されている。

それと同様に、半導体チップ３０は、１つのパッケージ基板１１の上面上に設けられ、パッケージ基板１１の裏面には、外部接続端子としての複数の半田ボール４が設けられている。半導体チップ３０の複数のチップパッド３１と半田ボール４とが、ボンディングワイヤ１０２、複数の基板パッド（図示せず）及び配線層（図示せず）を介して、それぞれ接続される。

２つのパッケージ基板１０，１１にそれぞれ設けられている半導体チップ２０，３０は、パッド２１，３１が設けられた面同士が対向するように、スペーサー１００を介して、積層されている。それゆえ、パッケージ基板裏面に設けられた半田ボールが、パッケージ装置１の上部側及び底部側に位置する構造となる。

そして、両面実装型パッケージ装置１は、半導体装置接続手段５０に包み込まれるように実装用基板２００上に実装される。この半導体装置接続手段５０は、フレキシブルフィルム５１の上面及び裏面には、複数の半田ボール５２，５３，５６が設けられ、それらはフィルム５１内部の配線層（図示せず）によって、パッケージ装置１の仕様に合わせて接続されている。即ち、両面実装型パッケージ装置１の上側及び下側の半田ボール３，４は、半導体装置接続手段５０のチップ間接続用の半田ボール５２，５３及び配線層（図示せず）によって接続され、さらに、両面実装型パッケージ装置１及びその内部の半導体チップは外部接続用の半田ボール５６によって、実装用基板２００上の配線層２０１に電気的に接続される。

従来であれば、パッケージ基板１０上に設けられた半導体チップ２０とパッケージ基板１１上に搭載された半導体チップ３０とを個別のパッケージ装置として実装用基板２００上に実装する場合には、図１１及び図１２に示す破線で囲まれた領域Ｘ内に、いずれか一方のパッケージ装置を実装しなければならなかった。

しかし、本発明の実施形態のように、異なる２つのパッケージ基板１０，１１上の半導体チップ２０，３０を、１つの両面実装型パッケージ装置として構成することにより、実装用基板２００上での実装面積を縮小することができ、領域Ｘには、新たなパッケージ装置を実装することができる。

したがって、本発明の実施形態の第１適用例によれば、パッケージ装置の実装面積の効率化を図ることができる。また、本適用例のように、半導体装置接続手段５０を用いることによって、両面実装型のパッケージの上側及び下側に配置された半田ボール３，４は、たとえパッケージの内部で相互に接続されていなくても、フィルム５１内の配線（図示せず）によって相互に接続することが可能である。それゆえ、両面実装型パッケージ装置１の端子をパッケージ基板と接続することできる。

尚、本適用例において、パッケージ装置１内の半導体チップは、説明の簡単化のため、１つパッケージ基板に対してそれぞれ１つずつ図示しているが、複数個のチップを設けてもよいのは勿論であり、以下の適用例においても同様である。

（２） 第２適用例
図１３及び図１４を用いて、本発明の実施形態に第２適用例について説明する。図１３は第２適用例のパッケージ装置の斜視図を示し、図１３はその断面図を示す。

図１３及び図１４は、２個の片面実装型パッケージ装置７Ａ，７Ｂを半田ボール５Ａ，５Ｂが設けられていない面（上面）同士が対向するように積層させ、図６乃至図８に示される半導体装置接続手段５０を用いて、それらを実装用基板２００上に実装した例を示す。

片面実装型パッケージ装置７Ａ，７Ｂは、それぞれ、パッケージ基板１９Ａ，１９Ｂ上に少なくとも１つの半導体チップ４０Ａ，４０Ｂが設けられる。半導体チップ４０Ａ，４０Ｂは、ボンディングワイヤ１０３Ａ，１０３Ｂによって、パッケージ基板１９Ａ，１９Ｂの基板パッド（図示せず）に接続され、さらに、基板１９Ａ，１９Ｂに形成された配線層を介して半田ボール５Ａ，５Ｂに接続される。この半田ボール５Ａ，５Ｂは、半導体装置接続手段５０の半田ボール５２，５３にそれぞれ接続され、２つのパッケージ装置７Ａ，７Ｂは半導体装置接続手段５０によって実装用基板２００の配線層２０１に接続される。

片面実装型パッケージ装置７Ａ，７Ｂにおいて、半導体チップ４０Ａ，４０Ｂは絶縁性のパッケージ１１０Ａ，１１０Ｂ内に封止された構造となっているので、上記のようにパッケージ装置の上面同士が対向するように積層させても、２つのパッケージ装置７Ａ，７Ｂの機能に問題が生じることはない。

本適用例に示すように、半導体装置接続手段５０は、両面実装型のパッケージのみでなく、従来の片面実装型パッケージに対しても適用することができる。したがって、本発明の実施形態の第２適用例によれば、半導体装置接続手段５０を用いることによって、２個の片面実装型パッケージ７Ａ，７Ｂを、その上面が対向するように背中合わせで積層させ、且つ、２個のパッケージ装置間の配線接続も半導体装置接続手段５０内で実現されているので、パッケージ基板の実装面積の効率を向上できる。また、２つのパッケージ装置を接続する配線層はフレキシブルフィルム５１内に形成されているので、実装用基板２００内の配線レイアウトも簡単化することができ、さらには、実装用基板の配線層及びそれを流れる電流に起因する発熱も抑制できる。

（３） 第３適用例
図１５及び図１６を用いて、本発明の実施形態に第３適用例について説明する。図１５は第３適用例のパッケージ装置の斜視図を示し、図１６はその断面図を示す。

本適用例では、図９及び図１０に示した半導体装置接続手段５０Ａのように、フレキシブルフィルム５１上面及び裏面の両端に半田ボール５２，５３，５６，５８が設けられた半導体装置接続手段５０Ａを用いて、両面実装型パッケージを実装用基板２００上に実装し、さらに、両面実装型パッケージ装置１上に、外部電極５８を介して、片面実装型ＬＳＩパッケージ７Ａを実装した例を示している。

したがって、本発明の実施形態の第３適用例においても、フレキシブルフィルム５１上面及び裏面の両端に半田ボールを配置することによって、より多くのパッケージ装置の実装が可能となり、パッケージ装置の実装面積効率を向上できる。

尚、本適用例においては、１つの両面実装型パッケージ装置１を実装した例について述べたが、その代わりに、第２適用例のように、２つの片面実装型パッケージ装置を実装してもよい。

（４） 第４適用例
図１７及び図１８を用いて、本発明の実施形態に第４適用例について説明する。図１７は第４適用例のパッケージ装置の斜視図を示し、図１８はその断面構造を示す。

図１７及び図１８に示すように、本適用例においては、２つの両面実装型パッケージ装置１Ａ，１Ｂが、２つの半導体装置接続手段５０，５０Ａを用いて、１つの実装用基板２００上に実装されている。両面実装型パッケージ装置１Ａは、図９及び図１０に示される半導体装置接続手段５０Ａの半田ボール５２Ａ，５３Ａによって、パッケージ装置上部及び底部の半田ボール３Ａ，４Ａが結線され、半田ボール６Ａを介して、実装用基板２００上に実装される。また、両面実装型パッケージ装置１Ｂは、半導体装置接続手段５０の半田ボール５２Ｂ，５３Ｂによって、パッケージ装置上部及び底部の半田ボール３Ｂ，４Ｂが結線され、両面実装型パッケージ装置１Ｂは他方の両面実装型パッケージ装置１Ａ上に積層される。

そして、半導体装置接続手段５０の半田ボール５６Ｂと半導体装置接続手段５０Ａの半田ボール５８とが接続される。それによって、両面実装型パッケージ装置１Ｂは、２つの半導体装置接続手段５０，５０Ａを介して、実装用基板２００の配線層２０１に接続される。

半導体チップとしてメモリチップを用いて記憶容量の大きいメモリシステムを構成する場合のように、同一種の半導体チップを複数個用いたパッケージ装置においては、アドレス端子、データ入出力端子及び電源端子など共用できる端子が多く存在するため、本適用例のように、半導体装置接続手段５０，５０Ａを複数用いて、複数個のパッケージ装置を積層することも可能である。また、従来のように、１つの大記憶容量のパッケージ装置を構成するために、複数のメモリチップを１つのパッケージ内に搭載する場合には、１つのメモリチップの不良がパッケージ装置全体の不良となってしまい、製造歩留まりが低下してしまう。しかし、本適用例のように、両面実装型パッケージ装置及び半導体装置接続手段を用い、中規模の記憶容量のパッケージ装置を複数積層することで、実装面積が小さい大記憶容量のメモリシステムを、製造歩留まりの低下を防止して提供できる。

以上のように、本発明の実施形態の第４適用例においても、パッケージ装置の実装面積の効率化を図ることができる。

尚、本適用例においては、２つの両面実装型パッケージ装置を実装した例について述べたが、その代わりに、第２適用例のように複数の片面実装型パッケージ装置を実装してもよい。

３． その他
本発明の実施形態によれば、パッケージ装置の実装面積の効率化を図ることができる。また、本発明の実施形態によれば、半導体チップが搭載されるパッケージ基板の配線レイアウトの複雑化の抑制、半導体装置の製造歩留まりの向上を図ることもできる。

本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の実施形態のパッケージ装置を示す斜視図。 パッケージ装置の基本例を示す断面図。 半導体チップの構造を示す斜視図。 パッケージ装置の実施例の構造を示す断面図。 パッケージ装置の実施例の構造を示す断面図。 半導体装置接続手段の第１実施例の構造を示す断面図。 半導体装置接続手段の第１実施例の構造を示す平面図 半導体装置接続手段の第１実施例の構造を示す平面図。 半導体装置接続手段の第２実施例の構造を示す断面図。 半導体装置接続手段の第２実施例の構造を示す平面図。 本発明の実施形態の第１適用例を示す斜視図。 本発明の実施形態の第１適用例の構造を示す断面図。 本発明の実施形態の第２適用例を示す斜視図。 本発明の実施形態の第２適用例の構造を示す断面図。 本発明の実施形態の第３適用例を示す斜視図。 本発明の実施形態の第３適用例の構造を示す断面図。 本発明の実施形態の第４適用例を示す斜視図。 本発明の実施形態の第４適用例の構造を示す断面図。

符号の説明

１，１Ａ，１Ｂ：両面実装型パッケージ装置、７Ａ，７Ｂ：片面実装型パッケージ装置、２，１１０Ａ，１１０Ｂ：パッケージ材、３，３Ａ，３Ｂ，４，４Ａ，４Ｂ，５Ａ，５Ｂ：半田ボール、１０，１１，１９Ａ，１９Ｂ：パッケージ基板、１２Ａ，１２Ｂ，１３Ａ，１３Ｂ，１４Ａ，１４Ｂ，１５Ａ：基板パッド、２０，２０Ａ，２０Ｂ，２５，２５Ａ，２５Ｂ，３０，３３，３５，３６，４０Ａ，４０Ｂ：半導体チップ、２１，２１Ａ，２１Ｂ，２６，２６Ａ，２６Ｂ，３１，３４，３６，３７，４１Ａ，４１Ｂ：チップパッド、５０，５０Ａ：半導体装置接続手段、５１：絶縁性フィルム、５２，５２Ａ，５２Ｂ，５３，５３Ａ，５３Ｂ，：チップ間接続端子、５５，５５Ａ，５５Ｂ：チップ間接続配線層、５６，５６Ａ，５６Ｂ，５８：外部接続端子、５７：コンタクト部、１００，１００Ａ，１００Ｂ，１０５，１０６：スペーサー、１０１，１０２：ボンディングワイヤ、２００：実装用基板。

Claims (5)

1. 第１のパッケージ基板と、
   前記第１のパッケージ基板の一方の面上に設けられる複数の第１の外部接続端子と、
   前記第１のパッケージ基板の他方の面上に搭載される少なくとも１つの第１の半導体チップと、
   前記第１の半導体チップの前記第１のパッケージ基板と接する面と反対の面上に設けられる複数の第１のパッドと、
   第２のパッケージ基板と、
   前記第２のパッケージ基板の一方の面上に設けられる複数の第２の外部接続端子と、
   前記第２のパッケージ基板の他方の面上に搭載される少なくとも１つの第２の半導体チップと、
   前記第２の半導体チップの前記第２のパッケージ基板と接する面と反対の面上に設けられる複数の第２のパッドとを具備し、
   前記第１及び第２の半導体チップは、前記第１及び第２の複数のパッドが設けられた面同士が互いに対向するように積層されることを特徴とする半導体装置。
2. 前記第１の半導体チップと前記第２の半導体チップの間にはスペーサー部材が設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体チップと前記スペーサー部材との間には、前記第１の半導体チップのチップサイズより小さなチップサイズの第３の半導体チップが設けられ、
   前記第２の半導体チップと前記スペーサー部材との間には、前記第２の半導体チップのチップサイズより小さなチップサイズの第４の半導体チップが設けられていることを特徴とする請求項２に記載の半導体装置。
4. 複数の半導体チップを接続するための半導体装置接続手段であって、
   絶縁性フィルムの一方の面上の一端に設けられる複数の第１のチップ接続端子と、
   前記絶縁性フィルムの一方の面上の他端に設けられる複数の第２のチップ接続端子と、
   前記絶縁性フィルムの他方の面上に設けられる複数の外部接続端子と、
   前記絶縁性フィルム内に設けられ、前記第１、第２のチップ接続端子及び外部接続端子をそれぞれ電気的に接続する複数の内部配線層とを具備し、屈曲性を有することを特徴とする半導体装置接続手段。
5. 第１のパッケージ基板と、
   前記第１のパッケージ基板の一方の面上に設けられる複数の第１の外部接続端子と、
   前記第１のパッケージ基板の他方の面上に搭載される少なくとも１つの第１の半導体チップと、
   前記第１の半導体チップの前記第１のパッケージ基板と接する面と反対の面上に設けられる第１の複数のパッドと、
   第２のパッケージ基板と、
   前記第２のパッケージ基板の一方の面上に搭載される複数の第２の外部接続端子と、
   前記第２のパッケージ基板の他方の面上に設けられる少なくとも１つの第２の半導体チップと、
   前記第２の半導体チップの前記第２のパッケージ基板と接する面と反対の面上に設けられる第２の複数のパッドと、
   一方の面上の一端及び他端にそれぞれ第１、第２のチップ接続端子を有し、他方の面上に第３の外部接続端子を有し、前記第１、第２のチップ接続端子及び前記第３の外部接続端子を接続する内部配線層を有する半導体装置接続手段とを具備し、
   前記第１及び第２の半導体チップは、前記複数の第１及び第２のパッドが設けられた面同士が互いに対向するように積層され、
   前記第１及び第２の外部接続端子は、前記第１及び第２のチップ接続端子にそれぞれ電気的に接続されることを特徴とする半導体装置。

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