CN112382627A - 系统级封装结构及其制作工艺和电子设备 - Google Patents

系统级封装结构及其制作工艺和电子设备 Download PDF

Info

Publication number
CN112382627A
CN112382627A CN202011258818.5A CN202011258818A CN112382627A CN 112382627 A CN112382627 A CN 112382627A CN 202011258818 A CN202011258818 A CN 202011258818A CN 112382627 A CN112382627 A CN 112382627A
Authority
CN
China
Prior art keywords
substrate
package structure
chip
chips
side substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011258818.5A
Other languages
English (en)
Other versions
CN112382627B (zh
Inventor
沈霁
王伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Goertek Microelectronics Inc
Original Assignee
Goertek Microelectronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goertek Microelectronics Inc filed Critical Goertek Microelectronics Inc
Priority to CN202011258818.5A priority Critical patent/CN112382627B/zh
Publication of CN112382627A publication Critical patent/CN112382627A/zh
Application granted granted Critical
Publication of CN112382627B publication Critical patent/CN112382627B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked

Abstract

本发明公开一种系统级封装结构及其制作工艺和电子设备，其中，所述系统级封装结构包括封装组件和多个芯片，所述封装组件包括底基板和设于所述底基板周缘的侧基板，所述底基板与所述侧基板电连接；部分所述芯片设于所述底基板，另一部分所述芯片设于所述侧基板背离所述底基板的表面。本发明技术方案的系统级封装结构可有效减少平面占用面积，有利于产品小型化。

Description

系统级封装结构及其制作工艺和电子设备
技术领域
本发明涉及封装技术领域，特别涉及一种系统级封装结构及其制作工艺和电子设备。
背景技术
目前，市面上出现了大量的智能穿戴设备，比如智能手环、智能手表、智能戒指等等。这些智能穿戴设备具有监测运动、来电提示、闹钟提醒、监测用户的睡眠质量等功能，为用户的日常生活提供便利。上述功能通过加速度器进行检测，同时，也有某些产品使用其他传感器来监测与获取人体血流脉搏等基本生理参数，当多个传感器和/或芯片组装起来时，占用面积较大，不适应空间较小的穿戴类型的产品。
发明内容
本发明的主要目的是提供一种系统级封装结构，旨在实现系统级封装结构，减小设备的平面尺寸。
为实现上述目的，本发明提出的系统级封装结构包括：
封装组件，所述封装组件包括底基板和设于所述底基板周缘的侧基板，所述底基板与所述侧基板电连接；和
多个芯片，部分所述芯片设于所述底基板，另一部分所述芯片设于所述侧基板背离所述底基板的表面。
可选的实施例中，所述侧基板设有多个，多个所述侧基板环设于所述底基板的周缘，所述封装组件还包括顶基板，所述顶基板连接于多个所述侧基板远离所述底基板的一端，并围合形成包围部分所述芯片的容纳腔，所述顶基板背离所述底基板的表面设有所述芯片。
可选的实施例中，设于所述顶基板的芯片为光电传感器芯片，所述系统级封装结构还包括光罩，所述光罩连接于所述顶基板的周缘，并罩盖所述光电传感器芯片。
可选的实施例中，所述封装组件还包括多个防护罩，一所述防护罩连接于一所述侧基板的周缘，并罩盖所述芯片。
可选的实施例中，所述封装组件还包括屏蔽层，所述屏蔽层位于所述容纳腔内，并贴合于所述侧基板和顶基板设置。
可选的实施例中，所述底基板背离所述顶基板的表面设有若干锡焊球，若干所述锡焊球呈阵列排列。
本发明还提出一种系统级封装结构的制作工艺，该制作工艺包括以下步骤：
提供一底基板，在所述底基板上装配若干芯片；
提供至少一侧基板，在所述侧基板上装配芯片；
将所述侧基板垂直装配于所述底基板的周缘，并在所述底基板背离所述侧基板的表面进行植球。
可选的实施例中，在所述“提供至少一侧基板，在所述侧基板上装配芯片”的步骤之后，所述“将所述侧基板垂直装配于所述底基板的周缘，并在所述底基板背离所述侧基板的表面进行植球”的步骤之前，还包括：
提供一顶基板，在所述顶基板上装配芯片；
将所述侧基板与所述顶基板垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层。
可选的实施例中，所述顶基板上的芯片为光电传感器芯片，所述将所述侧基板与所述顶基板垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层的步骤之后，还包括：
提供一光罩，将所述光罩连接于所述顶基板，并罩盖所述光电传感器芯片。
本发明又提出一种电子设备，包括壳体和设于所述壳体内的系统级封装结构，所述系统级封装结构为如上所述的系统级封装结构。
本发明技术方案的系统级封装结构包括有封装组件和多个芯片，多个芯片中可以包括处理芯片和传感器芯片，从而能够减少传感器芯片单独设置占用的空间，提高集成度。同时，封装组件包括底基板和设于底基板周缘的侧基板，部分芯片设于底基板上，部分芯片设于侧基板背离底基板的表面，该结构的设置，可以将更多的芯片集成在一起，并不会占用过多的平面面积，可进一步减小系统级封装结构的平面尺寸，有利于产品的小型化，更加适用空间小的穿戴设备。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本发明系统级封装结构一实施例的剖视图；
图2～图5为图1所示系统级封装结构制作过程中的剖视图；
图6为本发明系统级封装结构的制作工艺一实施例的流程图。
附图标号说明：
标号 名称 标号 名称
100 系统级封装结构 171 围板
10 封装组件 173 盖体
10a 容纳腔 19 屏蔽层
11 底基板 30 芯片
13 侧基板 31 光电传感器芯片
15 顶基板 50 光罩
17 防护罩 70 锡焊球
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本发明中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
另外，在本发明中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
本发明提出一种系统级封装结构100。
请参照图1，在本发明的一实施例中，系统级封装结构100包括：
封装组件10，所述封装组件10包括底基板11和设于所述底基板11周缘的侧基板13，所述底基板11与所述侧基板13电连接；和
多个芯片30，部分所述芯片30设于所述底基板11，另一部分所述芯片30设于所述侧基板13背离所述底基板11的表面。
一般地，系统级封装结构100是将多种功能的芯片30集中在一个封装结构中，本实施例中，芯片30的类型可以是有源芯片30，也可以是无源器件，有源芯片30例如，DSP(Digital Signal Processing)芯片30，即能够实现数字信号处理技术的芯片30；也可以是MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)芯片30，即金属氧化物半导体场效应晶体管，广泛使用在模拟电路与数字电路的场效晶体管；或是IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)，应用于交流系统中。无源器件包括电阻、电容或电感等。当然，多个芯片30中也可以包括有多种类型的传感器芯片30等，从而避免单独的传感器装置设置，节约产品空间。
具体地，系统级封装结构100包括封装组件10，封装组件10包括有底基板11和侧基板13，底基板11的材质可以是陶瓷，具有较好的导热性能，也方便在其表面进行布线。在底基板11上装配有芯片30，此处，根据集成度要求可以设置两个、三个或三个以上的芯片30，并根据芯片30的尺寸大小，将多个芯片30通过叠加的方式进行组装，并使用引线与底基板11进行键合，能够较大程度地减少平面面积的占用，提高集成度。具体地，在远离底基板11的方向上，多个芯片30的表面积逐渐减小，从而方便引线键合连接。位于底基板11上的侧基板13的数量可以是一个，也可以两个或多个，在此不作限定。侧基板13的材质同底基板11相同，也为陶瓷板，其垂直装配于底基板11上，两者的连接方式可以是焊接或粘接，并通过引线键合或导电胶电连接，或是通过转接件(TSV)进行信号互通，例如，底基板11上设有IO接口，侧基板13的侧面设有信号连接焊盘，两者对接实现信号互连。
此外，为了芯片30的稳定性，还可以在底基板11的表面和/或侧基板13的表面进行塑封或罩设盖子，从而避免外界的灰尘或水汽对芯片30产生影响，提高芯片30的使用性能。
本发明技术方案的系统级封装结构100包括有封装组件10和多个芯片30，多个芯片30中可以包括处理芯片30和传感器芯片30，从而能够减少传感器芯片30单独设置占用的空间，提高集成度。同时，封装组件10包括底基板11和设于底基板11周缘的侧基板13，部分芯片30设于底基板11上，部分芯片30设于侧基板13背离底基板11的表面，该结构的设置，可以将更多的芯片30集成在一起，并不会占用过多的平面面积，可进一步减小系统级封装结构100的平面尺寸，有利于产品的小型化，更加适用空间小的穿戴设备。
可选的实施例中，所述侧基板13设有多个，多个所述侧基板13环设于所述底基板11的周缘，所述封装组件10还包括顶基板15，所述顶基板15连接于多个所述侧基板13远离所述底基板11的一端，并围合形成包围部分所述芯片30的容纳腔10a，所述顶基板15背离所述底基板11的表面设有所述芯片30。
本实施例中，为了进一步增加集成度，设置侧基板13的数量有多个，侧基板13环设于底基板11的周缘，例如，当底基板11的横截面的形状为四边形时，侧基板13可以设置有四个，每一侧基板13固定连接于底基板11的一边，且两两侧基板13之间也需要进行固定连接，此处的固定连接方式为焊接或粘接，连接结构稳定，将设于底基板11的芯片30围住。当然，其他实施例中，也可以设置底基板11的横截面的形状为其他多边形，例如，五边形或六边形等，能够进一步提高系统级封装结构100的集成度，从而能够进一步增加系统级封装结构100的功能性，但不增加平面占用面积，有利于小型化。
此时，系统级封装结构100还包括顶基板15，顶基板15的材质可以与侧基板13和底基板11相同，可以批量生产，从而节约成本。顶基板15盖合于侧基板13远离底基板11的一端，底基板11、侧基板13及顶基板15则围合形成了一个密闭的容纳腔10a，为底基板11上的芯片30提供了机械保护和防湿保护，有效避免芯片30受到外界的杂质或水汽干扰。同时，侧基板13的数量增加和顶基板15的设置，也为更多的芯片30提供了平台，可以集成更多的芯片30，提高系统级封装结构100的集成度，且具有更小巧的体型，能够有效节省空间。
当然，于其他实施例中，也可将侧基板13和顶基板15设置为一体结构，从而有效提高结构的强度和稳定性。
可选的实施例中，设于所述顶基板15的芯片30为光电传感器芯片31，所述系统级封装结构100还包括光罩50，所述光罩50连接于所述顶基板15的周缘，并罩盖所述光电传感器芯片31。
本实施例中，系统级封装结构100包括有光电传感器芯片31，光电传感器芯片31可以用于检测外界环境，也可以用于监测和获取人体血流脉搏等基本生理参数，从而为用户的穿戴设备提供更为精准的健康数据。将光电传感器芯片31与其他附属的芯片30或处理芯片30集成在一起，能够增加产品的功能，并不增加产品的平面面积，有利于产品小型化。
同时，光电传感器芯片31对外界干扰较为敏感，故为了对光电传感器芯片31进行机械保护，在顶基板15的周缘连接有光罩50。该光罩50的形状大致呈倒置的U型，将光电传感器芯片31罩于内部，并与光电传感器芯片31间隔一定的距离，方便光线出射和入射，同时可以减少杂质或水汽对光电传感器芯片31的影响。当然，为了实现光电传感器芯片31的功能，该光罩50选择透明材料，例如，塑料或玻璃等，并与顶基板15的表面通过胶体粘接，从而方便可以使得光线穿过，保证光电传感器芯片31的正常使用。
可选的实施例中，所述封装组件10还包括多个防护罩17，一所述防护罩17连接于一所述侧基板13的周缘，并罩盖所述芯片30。
本实施例中，为了对侧基板13上的芯片30进行保护，在侧基板13的周缘连接有防护罩17，两者配合形成有防护腔，芯片30设于防护腔内，从而可增强对芯片30的保护，保证其工作性能。具体地，防护罩17可以是一体成型结构，整体呈一面开口的U型槽体结构，可以直接罩盖于侧基板13的表面；也可以是分体结构，包括有环形的围板171和与围板171连接的盖体173，在此不作限定。防护罩17的材质可以是金属材料，例如可伐合金(kovar)，能够与陶瓷基板具有良好的焊接性能，从而提高该封装组件10的结构稳定性，对芯片30提供稳定的保护。
为了防止多个芯片30之间的信号产生干扰，可选的实施例中，所述封装组件10还包括屏蔽层19，所述屏蔽层19位于所述容纳腔10a内，并贴合于所述侧基板13和顶基板15设置。
本实施例中，封装组件10还设置有屏蔽层19，该屏蔽层19位于容纳腔10a内，即贴设于侧基板13和顶基板15的内侧面，可以将设于底基板11的芯片30信号与设于侧基板13和顶基板15外表面的芯片30信号相隔离，在增加集成度的同时，保证各个芯片30之间互不干扰，提高工作性能。屏蔽层19具体可以是EMI屏蔽材料，例如EMI屏蔽垫片，通过粘接连接于侧基板13和顶基板15上，或者，也可以是EMI屏蔽胶带，顶部具有高导电的材料，例如镍或铜等，底部为粘性，直接可粘附于侧基板13和顶基板15上，简单方便，提高组装效率。
可选的实施例中，所述底基板11背离所述顶基板15的表面设有若干锡焊球70，若干所述锡焊球70呈阵列排列。
本实施例中，为了实现该系统级封装结构100的信号传输和连接，在底基板11背离顶基板15的表面设有若干锡焊球70，且锡焊球70呈阵列排列，从而可以将该系统级封装结构100通过锡焊球70稳定连接到外部设备的PCB板上，保证信号的传输。当然，底基板11的表面还可以设置多个针脚，以实现IO传输。
请结合参照图2至图6，为了提高芯片30的集成度并兼顾小型化，本发明还提出一种系统级封装结构100的制作工艺，该制作工艺包括以下步骤：
S1：提供一底基板11，在所述底基板11上装配若干芯片30；
S2：提供至少一侧基板13，在所述侧基板13上装配芯片30；
S3：将所述侧基板13垂直装配于所述底基板11的周缘，并在所述底基板11背离所述侧基板13的表面进行植球。
本实施例中，底基板11为陶瓷基板，在底基板11上装配若干芯片30，若干芯片30可以通过叠加粘接的方式进行组装，并通过引线键合(COB)的方式与底基板11进行电连接。同理的，侧基板13的材质为陶瓷，在该侧基板13的一表面上装配至少一芯片30，该芯片30可以通过引线键合或贴片的工艺连接于侧基板13，在此不作限定。最后，将侧基板13垂直装配与底基板11的周缘，并与芯片30的引线间隔设置，即侧基板13的一周侧面连接于底基板11设有芯片30的表面，两者的连接方式可以是粘接或焊接，保证结构的稳定性。同时，还可以通过两者的布线延伸进行信号连接，或者通过导电胶体实现两者的电连接。
最后，在底基板11背离侧基板13的表面进行植球工艺，形成多个用于电连接的锡焊球70，方便将系统级封装结构100连接到外部设备的控制板上，实现信号的传输，同时也可以通过该锡焊球70将热量传递到外部设备上，提高散热效果。如此，在底基板11的侧边装配侧基板13，从而使得侧基板13上装配的芯片30减小对平面空间的占用，增加集成度的同时可以满足小型空间产品的需求，同时两两基板相连接，也方便信号的直接连通。
可选的实施例中，在所述“提供至少一侧基板13，在所述侧基板13上装配芯片30”的步骤之后，所述“将所述侧基板13垂直装配于所述底基板11的周缘，并在所述底基板11背离所述侧基板13的表面进行植球”的步骤之前，还包括：
S21：提供一顶基板15，在所述顶基板15上装配芯片30；
S22：将所述侧基板13与所述顶基板15垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层19。
本实施例中，进一步增加侧基板13和顶基板15，顶基板15上也装配芯片30，可以增加装配芯片30的基底，满足各种处理芯片30和传感器芯片30集成于一体的需要，进一步提高系统级封装结构100的集成度。此处，侧基板13与顶基板15的垂直装配与上述装配方式相同，为粘接或焊接。顶基板15和侧基板13装配后，可以形成一个纵切面为U型的扣合槽，方便与底基板11装配共同后围合形成容纳腔10a。同时，为避免侧基板13和顶基板15的芯片30与底基板11的芯片30之间产生干扰，故在扣合槽内设置屏蔽层19，屏蔽层19贴合与扣合槽的内壁面，该屏蔽层19可选择EMI屏蔽材料，例如，EMI屏蔽垫片或EMI胶带等，在此不作限定。
可选的实施例中，所述顶基板15上的芯片30为光电传感器芯片31，所述将所述侧基板13与所述顶基板15垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层19的步骤之后，还包括：
S23：提供一光罩50，将所述光罩50连接于所述顶基板15，并罩盖所述光电传感器芯片31。
本实施例中，光电传感器芯片31对外界干扰较为敏感，故为了对光电传感器芯片31进行机械保护，设置有保护光电传感器芯片31的光罩50，该光罩50的材质可以是透明的塑料或玻璃等，罩盖顶基板15背离底基板11的表面，同时覆盖光电传感器芯片31，并与之有一定的间距，提供机械保护的同时也可以保证光线的顺利入射和出射。具体地，光罩50与顶基板15的连接方式可以是焊接或粘接，保证连接结构的稳定性。
此外，因光电传感器芯片31在工作过程中，会有光和电的转换，热量散发较多，故而可选择在光罩50的周缘设置导热件(未图示)，导热件的形状与光罩50的形状相匹配，便于导出各个方向的热量，且导热件的材质选择氮化铝陶瓷、铝材或金材中的一种，从而具有较好的导热效果，能够实现光电传感器芯片31的快速散热，保证其工作性能的稳定性。
本发明又提出一种电子设备(未图示)，包括壳体和设于所述壳体内的系统级封装结构100，所述系统级封装结构100的具体结构参照上述实施例，由于本电子设备的系统级封装结构100采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
其中，电子设备可以是智能穿戴设备，比如智能手环、智能手表、智能戒指等，也可以是移动终端，例如，手机或平板电脑等，当然，也可以是其他用于监测的设备中。以穿戴设备为例，可以将加速度传感器芯片和光电传感器芯片31以及其他附属芯片通过上述的系统级封装结构100集成为一体，体型小，在对人体的运动进行监测的同时，提供有效的生理参数，从而为用户提供更加准确的健康监测数据。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种系统级封装结构，其特征在于，包括：
封装组件，所述封装组件包括底基板和设于所述底基板周缘的侧基板，所述底基板与所述侧基板电连接；和
多个芯片，部分所述芯片设于所述底基板，另一部分所述芯片设于所述侧基板背离所述底基板的表面。
2.如权利要求1所述的系统级封装结构，其特征在于，所述侧基板设有多个，多个所述侧基板环设于所述底基板的周缘，所述封装组件还包括顶基板，所述顶基板连接于多个所述侧基板远离所述底基板的一端，并围合形成包围部分所述芯片的容纳腔，所述顶基板背离所述底基板的表面设有所述芯片。
3.如权利要求2所述的系统级封装结构，其特征在于，设于所述顶基板的芯片为光电传感器芯片，所述系统级封装结构还包括光罩，所述光罩连接于所述顶基板的周缘，并罩盖所述光电传感器芯片。
4.如权利要求2所述的系统级封装结构，其特征在于，所述封装组件还包括多个防护罩，一所述防护罩连接于一所述侧基板的周缘，并罩盖所述芯片。
5.如权利要求2至4中任一项所述的系统级封装结构，其特征在于，所述封装组件还包括屏蔽层，所述屏蔽层位于所述容纳腔内，并贴合于所述侧基板和顶基板设置。
6.如权利要求2所述的系统级封装结构，其特征在于，所述底基板背离所述顶基板的表面设有若干锡焊球，若干所述锡焊球呈阵列排列。
7.一种系统级封装结构的制作工艺，其特征在于，该制作工艺包括以下步骤：
提供一底基板，在所述底基板上装配若干芯片；
提供至少一侧基板，在所述侧基板上装配芯片；
将所述侧基板垂直装配于所述底基板的周缘，并在所述底基板背离所述侧基板的表面进行植球。
8.如权利要求7所述的系统级封装结构的制作工艺，其特征在于，在所述“提供至少一侧基板，在所述侧基板上装配芯片”的步骤之后，所述“将所述侧基板垂直装配于所述底基板的周缘，并在所述底基板背离所述侧基板的表面进行植球”的步骤之前，还包括：
提供一顶基板，在所述顶基板上装配芯片；
将所述侧基板与所述顶基板垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层。
9.如权利要求8所述的系统级封装结构的制作工艺，其特征在于，所述顶基板上的芯片为光电传感器芯片，所述将所述侧基板与所述顶基板垂直装配，形成扣合槽，并于所述扣合槽内设置屏蔽层的步骤之后，还包括：
提供一光罩，将所述光罩连接于所述顶基板，并罩盖所述光电传感器芯片。
10.一种电子设备，其特征在于，包括壳体和设于所述壳体内的系统级封装结构，所述系统级封装结构为如权利要求1至6中任一项所述的系统级封装结构。
CN202011258818.5A 2020-11-11 2020-11-11 系统级封装结构及其制作工艺和电子设备 Active CN112382627B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011258818.5A CN112382627B (zh) 2020-11-11 2020-11-11 系统级封装结构及其制作工艺和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011258818.5A CN112382627B (zh) 2020-11-11 2020-11-11 系统级封装结构及其制作工艺和电子设备

Publications (2)

Publication Number Publication Date
CN112382627A true CN112382627A (zh) 2021-02-19
CN112382627B CN112382627B (zh) 2022-11-22

Family

ID=74582968

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011258818.5A Active CN112382627B (zh) 2020-11-11 2020-11-11 系统级封装结构及其制作工艺和电子设备

Country Status (1)

Country Link
CN (1) CN112382627B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242685A (zh) * 2021-12-01 2022-03-25 展讯通信（上海）有限公司 双面封装组件及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007645A1 (en) * 2005-07-06 2007-01-11 Tae-Sung Yoon Stack package and semiconductor module implementing the same
JP2009231383A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体装置及び半導体装置接続手段
CN106783779A (zh) * 2016-12-02 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种高堆叠扇出型系统级封装结构及其制作方法
CN110444527A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 一种芯片封装结构、装置及方法
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007645A1 (en) * 2005-07-06 2007-01-11 Tae-Sung Yoon Stack package and semiconductor module implementing the same
JP2009231383A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 半導体装置及び半導体装置接続手段
CN106783779A (zh) * 2016-12-02 2017-05-31 华进半导体封装先导技术研发中心有限公司 一种高堆叠扇出型系统级封装结构及其制作方法
CN110444527A (zh) * 2019-07-23 2019-11-12 中国科学技术大学 一种芯片封装结构、装置及方法
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114242685A (zh) * 2021-12-01 2022-03-25 展讯通信（上海）有限公司 双面封装组件及其形成方法

Also Published As

Publication number Publication date
CN112382627B (zh) 2022-11-22

Similar Documents

Publication Publication Date Title
US7227253B2 (en) Ultra thin dual chip image sensor package structure and method for fabrication
JP4852675B2 (ja) イメージセンサデバイス用の電子アセンブリおよびその製造方法
KR20180032985A (ko) 집적회로 패키지 및 그 제조 방법과 집적회로 패키지를 포함하는 웨어러블 디바이스
US7372135B2 (en) Multi-chip image sensor module
CN212991092U (zh) 封装模组、模组载板和电子设备
CN112382627B (zh) 系统级封装结构及其制作工艺和电子设备
EP4145508A1 (en) Optical sensor encapsulation structure and electronic device
CN109244067B (zh) 可携式电子装置及其影像撷取模块与影像感测组件
US20050200007A1 (en) Semiconductor package
CN107611147B (zh) 多芯片塑胶球状数组封装结构
JP2004088076A (ja) 内蔵型カメラモジュール
JP4172558B2 (ja) 赤外線通信デバイス
CN212750892U (zh) 半导体封装模组及智能电子设备
JP2004260155A5 (zh)
CN211929487U (zh) 光学传感器封装结构和电子设备
CN112382626B (zh) 系统级封装结构及其制作工艺和电子设备
CN212113718U (zh) 封装结构和电子设备
CN210156374U (zh) 系统级封装结构和电子设备
CN211507633U (zh) 心率模组封装结构和电子设备
CN212113688U (zh) 芯片封装结构和电子设备
CN212110356U (zh) 红外测温传感器和电子设备
CN110190051B (zh) 混合信号微控制器、设备及制备方法
CN116646309A (zh) 感测封装结构及制作方法
KR100542673B1 (ko) 반도체패키지
US20070090380A1 (en) Image sensor structure with a connector

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant