CN110808240A - 层叠封装结构及其制造方法 - Google Patents
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Abstract
本申请公开了一种层叠封装结构及其制造方法，以解决现有的层叠封装结构电磁屏蔽能力较差的问题。该层叠封装结构，包括：基板、固定于基板上表面的支撑件以及罩设于支撑件外的塑封壳体；支撑件包括侧板和隔板，侧板垂直固定在基板上表面，隔板固定在由侧板所限定出的柱型空间内、并将柱型空间分隔成对应于基板的下腔以及与下腔相对的上腔；在侧板的内表面以及隔板朝向下腔的下表面上设有第一屏蔽层；在下腔内设有第一芯片，且第一芯片与基板之间电连接；在上腔内设有第二芯片，且第二芯片与基板电连接。该层叠封装结构采用了特殊结构的支撑件且设置有屏蔽层，能够对其中的芯片形成良好的电磁屏蔽，提高该封装结构的稳定性和可靠性。
Description
技术领域
本发明涉及集成电路芯片封装技术领域，尤其涉及一种层叠封装结构及其制造方法。
背景技术
层叠封装(PoP，Package-on-Package)又称为叠层封装或堆叠封装，是针对移动设备的IC(Integrated Circuit)封装而发展起来的可用于系统集成的封装结构，是目前业内非常受欢迎的三维叠加技术之一。PoP封装是由上下两层封装叠加而成，底层封装与上层封装之间以及底层封装与母板(Motherboard)之间通过焊球阵列实现互连。层叠封装的底层封装一般是基带元件，或应用处理器等，而上层封装可以是存储器等。
层叠封装作为一种新型的高集成的封装形式，因其在兼顾提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制，所以目前已经广泛应用于智能手机、数码相机等便携式电子产品中。
随着电子产品对单颗集成电路产品的要求不断提高，单颗集成电路产品也正朝着高频、多芯片模块、系统集成等领域拓展。新技术的日益发展，对于封装技术也提出了更高的要求，而现有的PoP结构已经不能很好的满足未来市场需求，尤其体现在，现有层叠封装中单颗封装与单颗封装之间存在电磁干扰等问题，因此有必要对现有的PoP封装结构及其配套的封装工艺进行改进，使其能够适应未来产品发展需求。
发明内容
鉴于上述问题，本发明的目的在于提供一种层叠封装结构及其制造方法，该层叠封装结构具有良好的电磁屏蔽能力。
为实现上述目的，本发明的第一个方面是提供一种层叠封装结构，包括：基板、固定于基板上表面的支撑件以及罩设于支撑件外的塑封壳体；支撑件包括侧板和隔板；侧板垂直固定在基板上表面；隔板固定在由侧板所限定的柱型空间内，并将柱型空间分隔成对应于基板的下腔以及与下腔相对的上腔；在侧板的内表面以及隔板朝向下腔的下表面上设有第一屏蔽层；在下腔内设有第一芯片，且第一芯片与基板之间电连接；在上腔内设有第二芯片，且第二芯片与基板电连接。
进一步地，上腔内的第一屏蔽层与下腔内的第一屏蔽层之间电连接。
进一步地，隔板内穿设有屏蔽线，该屏蔽线将上腔内的第一屏蔽层与下腔内的第一屏蔽层电连接；或者，隔板上设有过孔，过孔将上腔内的第一屏蔽层与下腔内的第一屏蔽层电连接。
进一步地，在上腔内还设有第二屏蔽层，第二屏蔽层覆盖第二芯片且与第一屏蔽层相连。
进一步地，隔板的上表面设有金属布线层，第二芯片倒装于金属布线层上；侧板内设有连接线，连接线的一端与金属布线层电连接，另一端与基板电连接。
进一步地，基板上设有安装槽，安装槽内设有导热件，且导热件的下表面自基板的下表面暴露；侧板的一端插设于安装槽内并与导热件的上表面连接。
进一步地，第一芯片贴装在基板的上表面上，且第一芯片通过金属线与基板电连接。
进一步地，隔板上设有用于连通上腔与下腔的注胶口和排气口。
本发明的第二个方面是提供前述层叠封装结构的制造方法，包括：在基板的上表面贴装第一芯片；在基板的上表面安装支撑件；胶封下腔，形成填充在下腔内的填充体；在支撑件的隔板上表面贴装第二芯片；胶封上腔，形成填充在上腔内的填充体；形成罩设于支撑件外的塑封壳体。
进一步地，在形成塑封壳体之前，还包括：在上腔内的填充体和第二芯片背离隔板的表面上形成第二屏蔽层。
本发明提供的层叠封装结构，由于该层叠封装结构具有特殊设计的支撑件，该支撑件具有各容纳一个芯片的上腔和下腔；通过在支撑件的上腔和下腔内设置电磁屏蔽层，使电磁屏蔽层能分别环绕芯片，有效解决了现有层叠封装结构抗电磁干扰能力不足的问题。此外，该支撑件也使得制造工艺更加简洁，有利于提高产品的一致性和稳定性。
相较于传统层叠封装工艺，本发明提供的上述层叠封装结构的制造方法，不仅制造工艺更加简洁可靠，而且有效地提高了产品的性能和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。此外，为了清楚起见，附图中的各个部分没有按比例绘制。
图1为本发明实施例的层叠封装结构的结构示意图；
图2为本发明实施例的支撑件设置连接线及屏蔽线的示意图；
图3为本发明实施例的支撑件制备第一屏蔽层的示意图；
图4为本发明实施例的支撑件制备金属布线层的示意图；
图5为本发明实施例的支撑件制备注胶口和排气口的示意图；
图6为本发明实施例的支撑件的制备工艺流程图；
图7为本发明实施例的层叠封装结构贴装第一芯片的示意图；
图8为本发明实施例的层叠封装结构设置支撑件的示意图；
图9为本发明实施例的层叠封装结构胶封第一芯片的示意图；
图10为本发明实施例的层叠封装结构贴装第二芯片的示意图；
图11为本发明实施例的层叠封装结构胶封第二芯片的示意图；
图12为本发明实施例的层叠封装结构设置第二金属屏蔽层的示意图；
图13为本发明实施例的层叠封装结构进行塑封的示意图；
图14为本发明实施例的层叠封装结构的制造方法的流程图。
附图标记说明：
100-基板； 110-第一焊盘；
120-第二焊盘； 130-导热件；
140-第三焊盘； 150-锡球；
200-第一芯片； 210-第一芯片焊盘；
211-金属线； 220-填充体；
300-支撑件； 301-侧板；
302-隔板； 310-屏蔽线；
320-连接线； 330-第一屏蔽层；
340-第二屏蔽层； 350-金属布线层；
351-支撑件焊盘； 360-注胶口；
370-排气口； 400-第二芯片；
410-第二芯片焊盘； 411-铜柱体；
420-填充体； 500-塑封壳体。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程没有详细叙述。
实施例一
图1为本发明实施例的层叠封装结构的结构示意图；图2至图5均为支撑件在加工各阶段的示意图；图6为支撑件的制备工艺流程图。如图1至图6所示，该层叠封装结构包括基板100、第一芯片200、支撑件300、第二芯片400、塑封壳体500。
其中，基板100例如为印刷电路板(Printed Circuit Board，PCB)。基板100的上表面设有第一焊盘110，用于与第一芯片200电连接；基板100的下表面设有第二焊盘120，通过第二焊盘120与外部电路进行电连接，比如可在第二焊盘120上设有锡球150，外部电路通过与锡球150连接而实现与层叠封装结构的电连接。
支撑件300包括侧板301和隔板302，侧板301垂直固定在基板100上表面，且侧板301限定出上、下开口的柱型空间，比如侧板301围合成圆柱型或立方体的空间。隔板302固定在柱型空间里，且隔板302与侧板301垂直，从而将该柱型空间分隔成下腔和上腔。其中下腔与基板100共同围合成用于容纳第一芯片200的空间，上腔用于容纳第二芯片400。
第一芯片200位于下腔内且与基板100电连接。本实施例对于如何实现第一芯片200与基板100之间的电连接不做特别限定，可采用本领域已有的电连接方式。比如将第一芯片200贴装于基板100的上表面，第一芯片200远离基板100的表面上具有第一芯片焊盘210，第一芯片焊盘210通过金属线211与基板100上的第一焊盘110电连接。
不难理解，第一芯片200的厚度与金属线211的线弧高度之和应不大于下腔的高度，以防止在支撑件300与基板100进行装配时碰撞而伤及金属线211，继而造成第一芯片200与基板100之间的电连接失效。
进一步参考图1，在第一芯片200周围还设有填充体220，或者说，在下腔内还填充有填充体220。填充体220具体可以是由填充进下腔内的塑封料经固化而成，其中该塑封料可以是半导体封装领域所常用的塑封料。填充体220可对第一芯片200甚至金属线211等形成有效的保护。
第二芯片400固定在上腔内，比如可贴装在隔板302的上表面上，并与基板100电连接。本实施例对于如何实现第二芯片400与基板100之间的电连接不做特别限定，在一优选的实施方式中，是在隔板302的上表面上形成金属布线层350；在侧板301内设有连接线320，连接线320的一端与金属布线层350电连接，连接线320的另一端与基板100电连接，比如与基板100上的第三焊盘140电连接。第二芯片400倒装于金属布线层350上，即通过金属布线层350和连接线320实现了第二芯片400与基板100之间的电连接，第三焊盘140例如通过基板100内走线与基板100下表面的部分第二焊盘120相连，外部电路可通过与对应的第二焊盘120电连接而实现与第二芯片400之间的电连接。
具体地，第二芯片400的正面具有第二芯片焊盘410，在金属布线层350上设有支撑件焊盘351，第二芯片焊盘410可通过铜柱体411或其它结构与支撑件焊盘351电连接，从而实现第二芯片400与基板100之间的电连接。
进一步参考图1，在第二芯片400周围也设有填充体420，即上腔内也填充有填充体420。具体的，可在上腔内填充塑封料并进行固化，从而形成填充体420。该填充体420能够对第二芯片400以及第二芯片焊盘410、支撑件焊盘351、铜柱体411、金属布线层350等形成有效的保护。
塑封壳体500包覆整个支撑件300且与基板100上表面密封连接，用于保护其内的结构。
进一步参考图1，在隔板302的下表面和侧板301的内表面(即侧壁)上形成有第一屏蔽层330。第一屏蔽层330围绕第一芯片200和第二芯片400设置，能够解决现有层叠封装结构中存在的电磁干扰问题。
本实施例对于第一屏蔽层330的材质不做特别限定，可采用常规的电磁屏蔽材料，比如采用导电粘合剂、导电涂料等，以提供电磁干扰(Electromagnetic Interference，EMI)屏蔽。当然，也可以选用其它适宜的电磁屏蔽材料。本实施例对于第一屏蔽层330的形成工艺也不做特别限定，可根据所选电磁屏蔽材料以及支撑件300的材质等因素采用适配的加工工艺。
进一步地，还可以将上腔内的第一屏蔽层330与下腔内的第一屏蔽层330之间电连接，使当前层叠封装结构中存在的电磁干扰问题得以更好的解决。
在一种可选实施方式中，请参考图1至图5，可在隔板302中穿设有屏蔽线310，该屏蔽线310一端与上腔内的第一屏蔽层330电连接，另一端与下腔内的第一屏蔽层330电连接，从而实现两个第一屏蔽层330之间的电连接。该屏蔽线310比如可以是金属材质，比如金线、铜线等。
具体的，可在隔板302上开设多个贯穿隔板302的连接孔，比如可在与侧板301的连接处开设多个贯穿隔板302的连接孔，屏蔽线310自连接孔中穿过；当然，也可在隔板302的其它位置开设连接孔并穿设屏蔽线310。上腔和下腔的第一屏蔽层330通过屏蔽线310电连接，能够更好地解决当前层叠封装结构中存在的电磁干扰问题。
在另一种可选实施方式中，可在隔板302上开设过孔(未图示)，该过孔尤其可开设在隔板302与侧板301的连接处，通过此过孔将上腔和下腔内的第一屏蔽层330电连接，同样能够更好地解决当前层叠封装结构中存在的电磁干扰问题。
更进一步地，还可以在上腔内设有第二屏蔽层340，第二屏蔽层340覆盖第二芯片400且与第一屏蔽层330相连。具体的，该第二屏蔽层340覆盖第二芯片400和填充体420，且第二屏蔽层340的边缘与第一屏蔽层330连接，即第二屏蔽层340与上腔内的第一屏蔽层330共同围合形成了朝向隔板302开口的柱型空间，且第二芯片400位于该柱型空间内，这样能够进一步对第二芯片400形成有效保护，从而进一步降低电磁干扰。
如前述，支撑件300的侧板301垂直固定在基板100上表面。具体的，可在基板100上设有安装槽(未图示)，侧板301的一端插设于安装槽内，即实现了侧板301与基板100之间的定位和连接。
进一步地，在安装槽内还设有导热件130，导热件130的下表面自基板100的下表面露出，导热件130的上表面与侧板301连接。这样在第一芯片200和第二芯片400工作时，所产生的热量即可通过支撑件300传递给导热件130、再由导热件130快速导出，避免温度过高而影响第一芯片200和第二芯片400的正常工作。
本实施例对于导热件130的材质不做特别限定，可以采用较为常见的金属导热材料，可根据实际芯片工作发热情况选择，包括但不限于铜。
具体的，导热件130可以是金属柱，比如铜柱。金属柱的下底面自基板100的下表面露出，金属柱的上底面与侧板301连接。比如金属柱可以与侧板接触而连接，或者金属柱与侧板301通过镶嵌配合的方式实现连接，以增大金属柱与侧板301之间的接触面积，进一步提高散热效率。
当然，导热件130不仅限于上述金属柱的方式，也可以采用其它可行的结构，只要能够确保热量快速导出即可，比如是由金属件在基板100内部弯折后再自基板100下表面暴露。
参考图2至图6并结合图1，本实施例所提供的层叠封装结构，其支撑件300的制作过程，具体可以包括以下步骤：
S01、在支撑件300上形成第一屏蔽层330；
参考图2和图3并结合图1，支撑件300包括纵向设置的侧板301和横向设置的隔板302，其中侧板301围合形成的空间为柱型空间，比如上下开口的长方体或圆柱体；隔板302垂直于侧板301设置，并将柱型空间划分成上腔和下腔两部分，整个支撑件300的纵向剖面呈H型。
不难理解，支撑件300应具有足够的刚度，以实现对于层叠封装结构整体的支撑作用；并且，支撑件300应为绝缘材质。除此之外，支撑件300的材质应确保加工工艺的可实施性。在本发明具体实施过程中，支撑件300的材质比如为二氧化硅、硅或氮化硅。
具体的，侧板301的高度、隔板302的位置、上腔与下腔的尺寸等均可根据实际情况进行相应的设计。其中，支撑件300上腔的高度可根据第二芯片400的厚度和铜柱体411的高度设计，上腔的高度最好略大于第二芯片400的厚度与铜柱体411的高度之和。支撑件300下腔的高度可根据第一芯片200的厚度和金属线211的线弧高度设计，一般控制下腔高度为金属线211的线弧高度与贴装第一芯片200的粘胶高度以及第一芯片200厚度之和的1.1倍，误差控制在±20μm范围内。
采用激光或者蚀刻等工艺，分别在侧板301和隔板302上打孔，其中在侧板301上所开设的孔用于穿设连接线320，孔的深度与隔板302的高度相当。在隔板302上所开设的孔用于穿设屏蔽线310。当然，也可以在隔板302上所穿设的孔内进行金属沉积而形成过孔。
利用金属溅射或涂覆金属胶等技术，在支撑件300的上腔和下腔分别形成第一屏蔽层330。该第一屏蔽层330覆盖隔板302的下表面以及侧板301的内表面，且进一步地，上、下腔内的第一屏蔽层330之间还可通过屏蔽线310或开设在隔板302上的过孔实现电连接。
通过形成第一屏蔽层330，能够防止上腔和下腔中的芯片受到外部的电磁干扰，以及防止上下腔中的芯片之间产生电磁干扰；通过将两个腔内的第一屏蔽层330进行电连接，能够进一步避免芯片受到电磁干扰。
S02、在隔板302的上表面形成金属布线层350和支撑件焊盘351；
参见图4，使用蚀刻等工艺，在隔板302上开槽，然后利用金属沉积等技术在槽内沉积金属，形成金属布线层350，且金属布线层350与连接线320电连接。或者，也可以采用其它手段在隔板302的上表面形成金属布线层350。随后，在金属布线层350上形成支撑件焊盘351，最后在金属布线层350的表面涂覆一层绝缘保护层。
S03、在隔板302上形成注胶口360和排气口370；
参考图5，在隔板302上打孔，形成连通上腔与下腔的数个贯穿孔，贯穿孔用于注胶或排气。贯穿孔不损坏金属布线层350。比如图5中左侧贯穿孔用作注胶口360，右侧贯穿孔用作排气口370，以方便在实际封装制程中向下腔中注入塑封料。
具体的，将支撑件300与基板100连接安装之后，通过注胶口360向支撑件300下腔内注入塑封胶，同时下腔内的气体从排气口370排出。塑封胶固化后即形成填充体220。
综上所述，本发明实施例提供的层叠封装结构，由于该层叠封装结构具有支撑件，可在支撑件的上腔和下腔预先设置屏蔽层，使屏蔽层能分别环绕位于下腔中的第一芯片和位于上腔中的第二芯片。从而使支撑件上腔与下腔中的结构具有更好抗电磁干扰的能力。
此外，通过在基板中设置与支撑件相连的导热件，增强了该层叠封装结构的散热能力，该支撑件也使得其制造工艺更加简洁，提高了产品的一致性和稳定性。
实施例二
图7至图13示出了本发明实施例的层叠封装结构制造的各阶段的示意图，图14示出了本发明实施例的层叠封装结构的制造方法的流程图。如图7至图14所示，本实施例还提供一种层叠封装结构的制造方法，其具体流程包括：
S1、在基板100的上表面贴装第一芯片200；
如图7所示，基板100例如为PCB板，其上表面设置有第一焊盘110，用于与第一芯片200电连接，其下表面设置有第二焊盘120，第一焊盘110与部分第二焊盘120电连接(图中未示出)，第二焊盘120用于设置锡球150，以便该层叠封装结构与外部电路进行电连接。
进一步地，基板100上还设置有与支撑件300相对应的安装槽，该安装槽便于支撑件300的定位和安装。
进一步地，安装槽内设置有导热件130。导热件130的上表面用于与支撑件300的侧板301相连，导热件130的下表面自基板100下表面露出，以使来自于支撑件300的热量能够快速散出。进一步地，还可在导热件130下表面设置锡球150进行热传导。
安装槽内还可设有第三焊盘140，第三焊盘140用于与支撑件300内的连接线320相连，这样外部电路基板可通过与相应(与第三焊盘140相连)的第二焊盘120连接，实现与第二芯片400之间的电连接。
第一芯片200贴装于基板100上，其远离基板100的表面具有第一芯片焊盘210，通过金属线211将第一芯片焊盘210与基板100的第一焊盘110电连接。
S2、在基板100的上表面安装支撑件300；
如图8所示，将支撑件300安装在基板100上的安装槽内，侧板301与安装槽内的导热件130接触；将连接线320与第三焊盘140相连，从而使支撑件300上腔内的金属布线层350与基板100实现电连接。
S3、胶封支撑件300的下腔，形成填充在下腔内的填充体220；
如图9所示，左侧实线箭头例如代表塑封料的注入方向，右侧虚线箭头例如代表下腔中气体的排出方向。塑封料从左侧的注胶口360注入下腔中，随着塑封料的注入，下腔内的气体从右侧的排气口370排出，注胶完成后对塑封料进行固化而形成填充体220。
进一步地，在塑封料固化完成后，还可在注胶口360和排气口370的位置设置与第一屏蔽层330相连的金属层或金属件以填补隔板302上第一屏蔽层330的遗漏。
S4、在支撑件300的隔板302上表面贴装第二芯片400；
本实施对于如何在支撑件300上腔内安装第二芯片400不做具体限定，可采用本领域常规工艺。如图10所示，第二芯片400例如为倒装芯片，第二芯片400的正面具有第二芯片焊盘410，第二芯片焊盘410通过铜柱体411与隔板302上表面的支撑件焊盘351电连接，从而使第二芯片400可依次通过铜柱体411、支撑件焊盘351、金属布线层350和连接线320实现与基板100的电连接。
S5、胶封支撑件300的上腔，形成填充在支撑件300上腔的填充体420；
如图11所示，向支撑件300上腔中注入塑封料后进行固化，形成填充体420。其中，填充体420的高度最好略低于上腔的高度，最好也不大于第二芯片400的厚度与铜柱体411的高度之和。
S6、在支撑件300上腔内的填充体420和第二芯片400背离隔板402的表面上形成第二屏蔽层340；
如图12所示，第二芯片400为倒装芯片，在填充体420的上表面以及第二芯片400的背面形成第二屏蔽层340，使第二屏蔽层340与上腔中的第一屏蔽层330相连。第一屏蔽层330与第二屏蔽层340共同作用，进一步提高层叠封装结构的电磁屏蔽能力。
本实施例对于第二屏蔽层340所用的材质不做特别限定，可选用常规的电磁屏蔽材料，比如与第一屏蔽层330所用的材料相同。相应的，第二屏蔽层340的形成方式可根据所用电磁屏蔽材料进行选择。
S7、形成罩设于支撑件300外的塑封壳体500；
如图13所示，可在支撑件300外周包覆塑封料并进行固化，形成塑封壳体500，以增强该层叠封装结构的稳定性和可靠性。
具体的，塑封壳体500的纵向截面呈U型且其开口朝向基板100。塑封壳体500包覆整个支撑件300的外周以及第二屏蔽层340，且塑封壳体500与基板100的上表面密封连接。
本实施例提供的层叠封装结构的制造方法，简单稳定、可靠性高，易于实现及批量生产时使用，具有很高的实用性。并且由于在层叠封装结构的加工过程中形成了包围芯片的第一屏蔽层330，因此对芯片形成了有效保护，降低电磁干扰，因此使最终获得的产品具有良好的性能。通过进一步连接上下腔内的第一屏蔽层330，和/或通过形成第二屏蔽层340，能够进一步对芯片形成有效保护，使芯片免受电磁干扰，进一步提高了产品的性能及可靠性。
需要说明的是，在本发明的描述中，术语“第一”、“第二”仅用于方便描述不同的部件、组件或芯片，而不能理解为指示或暗示顺序关系、相对重要性或者隐含指明所指示的技术特征的数量。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种层叠封装结构，其特征在于，包括：基板、固定于所述基板上表面的支撑件以及罩设于所述支撑件外的塑封壳体；
所述支撑件包括侧板和隔板；所述侧板垂直固定在所述基板上表面；所述隔板固定在由侧板所限定出的柱型空间内，并将所述柱型空间分隔成对应于所述基板的下腔以及与所述下腔相对的上腔；在所述侧板的内表面以及所述隔板朝向下腔的下表面上设有第一屏蔽层；
在所述下腔内设有第一芯片，且所述第一芯片与所述基板之间电连接；在所述上腔内设有第二芯片，且所述第二芯片与所述基板电连接。
2.根据权利要求1所述的层叠封装结构，其特征在于，所述上腔内的第一屏蔽层与下腔内的第一屏蔽层之间电连接。
3.根据权利要求2所述的层叠封装结构，其特征在于，所述隔板内穿设有屏蔽线，所述屏蔽线将上腔内的第一屏蔽层与下腔内的第一屏蔽层电连接；
或者，所述隔板上设有过孔，所述过孔将上腔内的第一屏蔽层与下腔内的第一屏蔽层电连接。
4.根据权利要求1-3任一项所述的层叠封装结构，其特征在于，在所述上腔内还设有第二屏蔽层，所述第二屏蔽层覆盖所述第二芯片且与所述第一屏蔽层相连。
5.根据权利要求1-3任一项所述的层叠封装结构，其特征在于，所述隔板的上表面设有金属布线层，所述第二芯片倒装于所述金属布线层上；
所述侧板内设有连接线，所述连接线的一端与金属布线层电连接，另一端与所述基板电连接。
6.根据权利要求1-3任一项所述的层叠封装结构，其特征在于，所述基板上设有安装槽，所述安装槽内设有导热件，且所述导热件的下表面自所述基板的下表面暴露；所述侧板的一端插设于所述安装槽内并与所述导热件的上表面连接。
7.根据权利要求1-3任一项所述的层叠封装结构，其特征在于，所述第一芯片贴装在所述基板的上表面上，且所述第一芯片通过金属线与所述基板电连接。
8.根据权利要求1所述的层叠封装结构，其特征在于，所述隔板上设有用于连通所述上腔与下腔的注胶口和排气口。
9.一种权利要求1-8任一项所述层叠封装结构的制造方法，其特征在于，包括：
在基板的上表面贴装第一芯片；
在基板的上表面安装支撑件；
胶封所述下腔，形成填充在所述下腔内的填充体；
在所述支撑件的隔板上表面贴装第二芯片；
胶封所述上腔，形成填充在所述上腔内的填充体；
形成罩设于所述支撑件外的塑封壳体。
10.根据权利要求9所述的制造方法，其特征在于，在形成所述塑封壳体之前，还包括：在所述上腔内的填充体和第二芯片背离隔板的表面上形成第二屏蔽层。
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| CN (1) | CN110808240A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863715A (zh) * | 2020-07-28 | 2020-10-30 | 南通通富微电子有限公司 | 一种芯片互连方法 |
| CN112382627A (zh) * | 2020-11-11 | 2021-02-19 | 歌尔微电子有限公司 | 系统级封装结构及其制作工艺和电子设备 |
| CN115312402A (zh) * | 2021-05-07 | 2022-11-08 | 星科金朋私人有限公司 | 基于激光的重分布和多堆叠的封装 |
| WO2022246618A1 (zh) * | 2021-05-24 | 2022-12-01 | 华为技术有限公司 | 芯片堆叠结构及其制作方法、芯片封装结构及电子设备 |
| CN115458512A (zh) * | 2022-10-12 | 2022-12-09 | 长电科技（滁州）有限公司 | 封装结构及其封装方法 |
| CN117133724A (zh) * | 2023-03-20 | 2023-11-28 | 荣耀终端有限公司 | 封装芯片结构及其加工方法、和电子设备 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1402340A (zh) * | 2002-09-19 | 2003-03-12 | 威盛电子股份有限公司 | 具有散热结构的半导体封装元件 |
| TW200501342A (en) * | 2003-06-30 | 2005-01-01 | Pixart Imaging Inc | Package method and structure of optical sensor |
| CN201195694Y (zh) * | 2007-10-18 | 2009-02-18 | 宝星电子株式会社 | 微机电系统麦克风封装 |
| CN102738120A (zh) * | 2012-07-09 | 2012-10-17 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
| CN104505351A (zh) * | 2014-12-30 | 2015-04-08 | 中国科学院微电子研究所 | 一种侧向互连的堆叠封装结构的制备方法 |
| CN104766830A (zh) * | 2015-04-02 | 2015-07-08 | 南昌欧菲生物识别技术有限公司 | 一种指纹传感器封装结构、封装方法及电子设备 |
| CN105489593A (zh) * | 2015-12-24 | 2016-04-13 | 合肥祖安投资合伙企业(有限合伙) | 电磁屏蔽封装组件及其制造方法 |
| CN106298741A (zh) * | 2016-08-11 | 2017-01-04 | 国网辽宁省电力有限公司电力科学研究院 | 一种射频多芯片电路电磁屏蔽结构 |
| JP2017123700A (ja) * | 2016-01-04 | 2017-07-13 | 三菱電機株式会社 | 電力変換装置及び空気調和装置 |
| CN110060992A (zh) * | 2018-01-19 | 2019-07-26 | Nepes 株式会社 | 半导体封装 |
| CN110120374A (zh) * | 2018-02-05 | 2019-08-13 | 三星电子株式会社 | 封装件基板及半导体封装件 |
| CN209282188U (zh) * | 2019-01-21 | 2019-08-20 | 中之半导体科技(东莞)有限公司 | 一种具有电磁屏蔽功能的二极管封装结构 |
| CN210743941U (zh) * | 2019-10-31 | 2020-06-12 | 北京燕东微电子有限公司 | 层叠封装结构 |
-
2019
- 2019-10-31 CN CN201911051677.7A patent/CN110808240A/zh active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1402340A (zh) * | 2002-09-19 | 2003-03-12 | 威盛电子股份有限公司 | 具有散热结构的半导体封装元件 |
| TW200501342A (en) * | 2003-06-30 | 2005-01-01 | Pixart Imaging Inc | Package method and structure of optical sensor |
| CN201195694Y (zh) * | 2007-10-18 | 2009-02-18 | 宝星电子株式会社 | 微机电系统麦克风封装 |
| CN102738120A (zh) * | 2012-07-09 | 2012-10-17 | 日月光半导体制造股份有限公司 | 半导体封装件及其制造方法 |
| CN104505351A (zh) * | 2014-12-30 | 2015-04-08 | 中国科学院微电子研究所 | 一种侧向互连的堆叠封装结构的制备方法 |
| CN104766830A (zh) * | 2015-04-02 | 2015-07-08 | 南昌欧菲生物识别技术有限公司 | 一种指纹传感器封装结构、封装方法及电子设备 |
| CN105489593A (zh) * | 2015-12-24 | 2016-04-13 | 合肥祖安投资合伙企业(有限合伙) | 电磁屏蔽封装组件及其制造方法 |
| JP2017123700A (ja) * | 2016-01-04 | 2017-07-13 | 三菱電機株式会社 | 電力変換装置及び空気調和装置 |
| CN106298741A (zh) * | 2016-08-11 | 2017-01-04 | 国网辽宁省电力有限公司电力科学研究院 | 一种射频多芯片电路电磁屏蔽结构 |
| CN110060992A (zh) * | 2018-01-19 | 2019-07-26 | Nepes 株式会社 | 半导体封装 |
| CN110120374A (zh) * | 2018-02-05 | 2019-08-13 | 三星电子株式会社 | 封装件基板及半导体封装件 |
| CN209282188U (zh) * | 2019-01-21 | 2019-08-20 | 中之半导体科技(东莞)有限公司 | 一种具有电磁屏蔽功能的二极管封装结构 |
| CN210743941U (zh) * | 2019-10-31 | 2020-06-12 | 北京燕东微电子有限公司 | 层叠封装结构 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863715A (zh) * | 2020-07-28 | 2020-10-30 | 南通通富微电子有限公司 | 一种芯片互连方法 |
| CN112382627A (zh) * | 2020-11-11 | 2021-02-19 | 歌尔微电子有限公司 | 系统级封装结构及其制作工艺和电子设备 |
| CN115312402A (zh) * | 2021-05-07 | 2022-11-08 | 星科金朋私人有限公司 | 基于激光的重分布和多堆叠的封装 |
| US11862572B2 (en) | 2021-05-07 | 2024-01-02 | STATS ChipPAC Pte. Ltd. | Laser-based redistribution and multi-stacked packages |
| CN115312402B (zh) * | 2021-05-07 | 2024-04-26 | 星科金朋私人有限公司 | 基于激光的重分布和多堆叠的封装 |
| WO2022246618A1 (zh) * | 2021-05-24 | 2022-12-01 | 华为技术有限公司 | 芯片堆叠结构及其制作方法、芯片封装结构及电子设备 |
| CN115458512A (zh) * | 2022-10-12 | 2022-12-09 | 长电科技（滁州）有限公司 | 封装结构及其封装方法 |
| CN117133724A (zh) * | 2023-03-20 | 2023-11-28 | 荣耀终端有限公司 | 封装芯片结构及其加工方法、和电子设备 |
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