CN111863715A - 一种芯片互连方法 - Google Patents

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CN111863715A CN202010739157.1A CN202010739157A CN111863715A CN 111863715 A CN111863715 A CN 111863715A CN 202010739157 A CN202010739157 A CN 202010739157A CN 111863715 A CN111863715 A CN 111863715A
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Abstract

本申请公开了一种芯片互连方法，该方法包括：将多个第一封装元件层叠设置在基板上，第一封装元件包括至少一个主芯片和电连接结构，电连接结构与主芯片的功能面上的焊盘电连接且具有从第一封装元件的侧面露出的表面；在层叠设置的多个第一封装元件的侧面设置条形的电连接件，以使得多个第一封装元件通过电连接件与基板电连接；其中，电连接件面向多个第一封装元件的第一表面与电连接结构从第一封装元件的侧面露出的表面电连接，电连接件与基板接触的一侧与基板电连接。通过上述方式，本申请能够减小主芯片堆叠后所占用的空间并提高主芯片与基板连接的可靠性。

Description

一种芯片互连方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种芯片互连方法。
背景技术
随着电子产品的更新换代，愈发要求电子产品的功能更多元化而体积更精小化，因此对于能够实现不能功能的芯片的堆叠方式需要尽可能压缩其堆叠后的体积。
现有技术中，在3D堆叠时，通常采用硅通孔技术(TSV，Through Silicon Via)在堆叠后的主芯片上打一个贯穿的通孔，在通孔内填充导电材料以使主芯片之间以及基板实现互连；或者，采用交错层叠的方式，将主芯片正面的焊盘露出，进而通过打线的方式使主芯片之间以及基板实现互连。
但是，硅通孔技术的对于工艺的精度要求极高，且会降低主芯片的良品率，减小主芯片的强度，而交错层叠再打线的方式，主芯片交错层叠后所占的体积较大，并且打线连接存在不牢固的问题，因此需要一种新的芯片互连方法。
发明内容
本申请主要解决的技术问题是提供一种芯片互连方法，能够减小主芯片堆叠后所占用的空间并提高主芯片与基板连接的可靠性。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种芯片互连方法，该方法包括：将多个第一封装元件层叠设置在基板上，所述第一封装元件包括至少一个主芯片和电连接结构，所述电连接结构与所述主芯片的功能面上的焊盘电连接且具有从所述第一封装元件的侧面露出的表面；在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，以使得所述多个第一封装元件通过所述电连接件与所述基板电连接；其中，所述电连接件面向所述多个第一封装元件的第一表面与所述电连接结构从所述第一封装元件的侧面露出的表面电连接，所述电连接件与所述基板接触的一侧与所述基板电连接。
其中，所述电连接件为硬质导电件，所述硬质导电件面向所述多个第一封装元件的所述第一表面设有第一导电部，所述硬质导电件的一端底部设有第二导电部，所述第二导电部与所述基板电连接；其中，所述第一导电部和所述第二导电部电连接。
其中，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：在所述硬质导电件的所述第一表面涂覆导电胶；将所述硬质导电件与所述基板呈锐角设置在所述基板上，将所述硬质导电件设有所述第二导电部的一端与所述基板上的预设电连接位置对准；沿靠近所述多个第一封装元件的方向转动所述硬质导电件，以使所述锐角增大直至所述硬质导电件的所述第一表面与所述多个第一封装元件的侧面接触，进而所述第一导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接；在所述硬质导电件设有所述第二导电部的一端点胶，以保护所述硬质导电件和所述基板上的电路。
其中，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：在所述硬质导电件的所述第一表面涂覆导电胶；将所述硬质导电件垂直设置在所述基板上；其中，所述硬质导电件设有所述第二导电部的一端与所述基板接触，且远离所述多个第一封装元件；沿靠近所述多个第一封装元件的方向推动所述硬质导电件，以使所述硬质导电件的所述第一表面与所述多个第一封装元件的侧面接触，进而所述第一导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接；在所述硬质导电件设有所述第二导电部的一端点胶，以保护所述硬质导电件和所述基板上的电路。
其中，所述基板设置有所述多个第一封装元件的表面平整。
其中，所述基板设置有所述多个第一封装元件的表面设有凹槽，所述多个第一封装元件的其中一侧侧面与所述凹槽的侧壁齐平，所述电连接件的其中一个端部位于所述凹槽内。
其中，所述电连接件为条形硅桥，所述条形硅桥面向所述多个第一封装元件的所述第一表面设有第三导电部，所述条形硅桥位于所述凹槽内的端部设置有第一导电孔，所述第一导电孔的延伸方向非平行于所述第一表面，所述第一导电孔与所述第三导电部和所述基板电连接。
其中，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，之前，包括：在所述条形硅桥的一端的位置处开设所述第一导电孔；在所述第一导电孔内形成第一导电层；其中，所述第一导电层与所述第一表面上的所述第三导电部电连接。
其中，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：在所述条形硅桥的所述第一表面涂覆导电胶；将所述条形硅桥设有所述第一导电孔的一端设置于所述凹槽内，所述第一导电层与所述基板内的电路从所述凹槽中露出部分电连接，所述第三导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接。
其中，所述将多个第一封装元件层叠设置在基板上，包括：将所述多个第一封装元件和多个散热片依次交替层叠设置于所述基板上，其中，相邻所述第一封装元件之间设置有一个所述散热片。
本申请的有益效果是：本申请所采用的第一封装元件，其主芯片的侧面包括电连接结构，并且该电连接结构与功能面上的焊盘电连接，进而将条形的电连接件的第一表面与多个第一封装元件的侧面的电连接结构电连接，将条形的电连接件与基板接触的一侧与基板电连接，以使多个主芯片之间互连并与基板互连。其中，第一封装元件在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，并且主芯片上并未打孔提高了主芯片的良品率和可靠性，相互层叠的第一封装元件其侧面采用电连接件互连并与基板连接，使连接更牢固，可靠性更高。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请芯片互连方法一实施方式的流程示意图；
图2是图1中第一封装元件一实施方式的剖视结构示意图；
图3a是图1中步骤S101对应的一实施方式的剖视结构示意图；
图3b是图1中步骤S101对应的另一实施方式的剖视结构示意图；
图4是提供图1中第一封装元件一实施方式的流程示意图；
图5是图4中步骤S201对应的一实施方式的流程示意图；
图6a是图5中步骤S301对应的一实施方式的剖视结构示意图；
图6b是图5中步骤S302对应的一实施方式的剖视结构示意图；
图6c是图5中步骤S303对应的一实施方式的剖视结构示意图；
图6d是图5中步骤S304对应的一实施方式的剖视结构示意图；
图7是图4中步骤S202对应的一实施方式的剖视结构示意图；
图8是图4中步骤S202之后对应的一实施方式的剖视结构示意图；
图9是图1中步骤S102对应的一实施方式的剖视结构示意图；
图10是图1中步骤S102对应的另一实施方式的剖视结构示意图；
图11是图1中步骤S102对应的一实施方式的流程示意图；
图12a是图11中步骤S401对应的一实施方式的剖视结构示意图；
图12b是图11中步骤S402对应的一实施方式的剖视结构示意图；
图12c是图11中步骤S403对应的一实施方式的剖视结构示意图；
图12d是图11中步骤S404对应的一实施方式的剖视结构示意图；
图13是图1中步骤S102对应的另一实施方式的流程示意图；
图14a是图13中步骤S502对应的一实施方式的剖视结构示意图；
图14b是图13中步骤S503对应的一实施方式的剖视结构示意图；
图15是图1中步骤S102对应的又一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请芯片互连方法一实施方式的流程示意图，该方法包括：
步骤S101：将多个第一封装元件层叠设置在基板上，第一封装元件包括至少一个主芯片和电连接结构，电连接结构与主芯片的功能面上的焊盘电连接且具有从第一封装元件的侧面露出的表面。
具体地，请参阅图2，图2是图1中第一封装元件一实施方式的剖视结构示意图，第一封装元件10已做了预先的封装，其主芯片100的功能面上的焊盘1000与电连接结构104电连接，并且该电连接结构104至少部分从第一封装元件10的侧面露出，其露出部分可与其他电气元件电连接，进而与主芯片100的侧面的电连接结构104电连接后，即可与主芯片100的功能面上的焊盘1000实现电连接，本申请关于第一封装元件10的部分均可结合参阅图2。
进一步地，请参阅图3a，图3a是图1中步骤S101对应的一实施方式的剖视结构示意图，第一封装元件10层叠设置在基板20a上，进而节省横向的空间，以减小第一封装元件10与基板20a连接封装后的体积。其中，图3a仅仅是示意性的，可根据实际需要选择第一封装元件10的数量，其中，第一封装元件10的主芯片100的种类也可根据实际需要选择，比如主芯片100可以是ASIC芯片、CPU芯片、GPU芯片、FPGA芯片、MCU芯片中的一种或者几种。
在一具体应用场景中，将多个第一封装元件10之间通过非导电胶(图未示)粘合固定，将粘合固定后的多个第一封装元件10与基板20a通过非导电胶粘合固定。即先将多个第一封装元件10粘合好后再与基板20a粘合。
在另一具体应用场景中，将多个第一封装元件10依次通过非导电胶粘合固定于基板20a。即先将其中一个第一封装元件10粘合在基板20a上，再依次将其他第一封装元件10层叠设置，并用非导电胶粘合。
具体地，非导电胶可进一步保护第一封装元件10上的电路结构，提高层叠后的多个第一封装元件10上的电路结构的安全性，降低因误触导致电气元件损坏的概率。
可选地，请参阅图3b，图3b是图1中步骤S101对应的另一实施方式的剖视结构示意图，将多个第一封装元件10和多个散热片30依次交替层叠设置于基板20a上，其中，相邻第一封装元件10之间设置有一个散热片30。散热片30具体可为双面带凹槽的金属片，或者双面带倾斜角的金属片使散热效果更佳，以使主芯片100的热量能尽快散出，提高主芯片100的稳定性，延长其使用寿命。其中，在固定散热片30时，通过在散热片30的两侧能与第一封装元件10接触的表面涂覆非导电胶，使相邻的第一封装元件10固定。
在一实施方式中，请参阅图4，图4是提供图1中第一封装元件一实施方式的流程示意图，包括：
步骤S201：在多个主芯片的侧面和功能面一侧形成第一塑封层，其中，主芯片的功能面上的焊盘从第一塑封层中露出，且相邻主芯片之间的第一塑封层上形成有第一开口。
在一应用方式中，请参阅图5，图5是图4中步骤S201对应的一实施方式的流程示意图，步骤S201具体包括：
步骤S301：将多个主芯片的非功能面一侧黏贴于第一载板上。
具体地，请参阅图6a，图6a是图5中步骤S301对应的一实施方式的剖视结构示意图，图6a中的第一载板200仅仅是示意性的表示其中一个区域，实际应用中第一载板200可为一较大的区域，划分成多个小区域，在每个小区域内用可剥离胶将主芯片100的非功能面一侧黏贴在第一载板200上。
步骤S302：在多个主芯片的功能面一侧设置第一模具，其中，第一模具面向主芯片一侧设有多个第一凸部，第一凸部对应相邻主芯片之间的区域。
具体地，请参阅图6b，图6b是图5中步骤S302对应的一实施方式的剖视结构示意图，在多个主芯片100上设置第一模具300后，第一模具300上的第一凸部3000将主芯片100间隔开来。图6b仅仅是示意性的，当设置有N个主芯片100时，第一模具300上对应主芯片100之间的第一凸部3000为N-1个，第一模具300上最边缘的第一凸部3000为两个，并且第一模具300对应主芯片100之间的第一凸部3000的宽度是最边缘的第一凸部3000宽度的两倍。第一凸部3000可与第一载板200接触，也可如图6b中所示与第一载板200之间具有一定距离。
步骤S303：在主芯片的侧面和功能面一侧形成第一塑封层，主芯片的功能面上的焊盘从第一塑封层中露出，且第一塑封层在对应第一凸部的位置处形成第一开口。
具体地，请参阅图6c，图6c是图5中步骤S303对应的一实施方式的剖视结构示意图，将第一载板200、主芯片100以及第一模具300设置在塑封腔内进行塑封，形成第一塑封层102，图6c上已示意性地将第一模具300向远离主芯片100的方向移开，以使图示更清晰。如图6c中所示，第一凸部3000与第一载板200之间具有距离，则第一塑封层102上的第一开口1020的底部与第一载板200之间具有间隔。若第一凸部3000与第一载板200接触则在形成第一塑封层102后，第一载板200从第一开口1020中露出。若第一凸部3000与第一模具300接触的一端比主芯片100的功能面更远离第一载板200，则形成的第一塑封层102将主芯片100的功能面覆盖。具体可根据实际需要选择第一模具300的尺寸以及设置第一模具300的位置。
步骤S304：移除第一模具。
具体地，请参阅图6d，图6d是图5中步骤S304对应的一实施方式的剖视结构示意图，当第一塑封层102未覆盖主芯片100的功能面时，将第一模具300移除后即可，当第一塑封层102覆盖主芯片100的功能面时，在移除第一模具300后，研磨主芯片100功能面一侧的第一塑封层102，以使焊盘1000露出。
步骤S202：在第一塑封层上形成电连接结构，电连接结构与焊盘电连接且覆盖第一开口表面。
具体地，请参阅图7，图7是图4中步骤S202对应的一实施方式的剖视结构示意图，在主芯片100功能面一侧形成电连接结构104，电连接结构104与焊盘1000电连接，且电连接结构104覆盖第一开口1020的表面。
具体地，在第一塑封层102远离主芯片100的功能面一侧形成溅射金属层1040，在形成溅射金属层1040后，对溅射金属层1040进行蚀刻，以保留需要的部分溅射金属层1040，进而使焊盘1000独立，且溅射金属层1040较为细密，与树脂材质的第一塑封层102结合更为紧密。溅射金属层1040覆盖第一塑封层102以及第一开口1020的表面，溅射金属层1040与焊盘1000电连接。在第一开口1020内剩余位置形成第一导电柱1042，第一导电柱1042与溅射金属层1040电连接。
进一步地，请参阅图8，图8是图4中步骤S202之后对应的一实施方式的剖视结构示意图，在电连接结构104远离主芯片100的功能面一侧形成保护层106，保护层106覆盖电连接结构104的表面。
步骤S203：切割掉相邻主芯片之间的部分第一塑封层和部分电连接结构，以获得包含单颗主芯片的第一封装元件，其中，第一封装元件的侧面保留有与焊盘电连接的电连接结构。
具体地，请再次参阅图2，并结合参阅图6a-图6d，将部分保护层106以及电连接结构104和第一塑封层102切割开来并去除第一载板200，以形成包含单颗主芯片100的第一封装元件10，电连接结构104与焊盘1000电连接，电连接结构104顶部和底部分别被保护层106和第一塑封层102覆盖，只有从第一封装元件10的侧面露出的部分可与其他电气元件或主芯片100电连接。
需要说明的是，以上仅仅是形成本申请第一封装元件10一种形成方式，在其他实施例还包括其他形成方法，比如：在多个主芯片100的侧面和功能面一侧形成第一塑封层102，其中，第一塑封层102远离功能面的一侧表面平整，且主芯片100的功能面上的焊盘1000从第一塑封层102中露出。在第一塑封层102上形成溅射金属层1040，溅射金属层1040与从第一塑封层102中露出的焊盘1000电连接。在溅射金属层1040上对应相邻主芯片100之间的位置形成第一导电柱1042，第一导电柱1042通过溅射金属层1040与焊盘1000电连接。在电连接结构104远离功能面的一侧形成保护层106，切割掉相邻主芯片100之间的部分第一塑封层102、部分电连接结构104和部分保护层106，以获得包含单颗主芯片100的第一封装元件10，其中，第一导电柱1042具有从第一封装元件10的侧面露出的表面。
步骤S102：在层叠设置的多个第一封装元件的侧面设置条形的电连接件，以使得多个第一封装元件通过电连接件与基板电连接。
具体地，请参阅图9，请参阅图9，图9是图1中步骤S102对应的一实施方式的剖视结构示意图，并结合参阅图2。电连接件40面向多个第一封装元件10的第一表面(未标示)与电连接结构104从第一封装元件10的侧面露出的表面电连接，电连接件40与基板20a接触的一侧与基板20a电连接。电连接件40的第一表面即为电连接件40与第一封装元件10接触的一侧表面。
在一应用方式中，请参阅图10，图10是图1中步骤S102对应的另一实施方式的剖视结构示意图，并结合参阅图2和图9。图9中所示的电连接件40为硬质导电件50，硬质导电件50面向多个第一封装元件10的第一表面设有第一导电部500，硬质导电件50的一端底部设有第二导电部502，第二导电部502与基板20a电连接。其中，第一导电部500和第二导电部502电连接。硬质导电件50在第一封装元件10的侧面将第一封装元件10之间互连，并与基板20a电连接。硬质导电件50具有较高的结构强度，且其上的第一导电部500与第一封装元件10侧面的电连接结构104的接触面积较大，连接更紧密。
进一步地，当图9中所示的电连接件40为硬质导电件50时，在一具体应用场景中，请参阅图11，图11是图1中步骤S102对应的一实施方式的流程示意图，步骤S102具体包括：
步骤S401：在硬质导电件的第一表面涂覆导电胶。
具体地，请参阅图12a，图12a是图11中步骤S401对应的一实施方式的剖视结构示意图，在硬质导电件50的第一表面，尤其是第一表面上的第一导电部500上涂覆导电胶(图未示)，导电胶与第一导电部500电连接，在第二导电部502上也可涂覆上导电胶。
步骤S402：将硬质导电件与基板呈锐角设置在基板上，将硬质导电件设有第二导电部的一端与基板上的预设电连接位置对准。
具体地，请参阅图12b，图12b是图11中步骤S402对应的一实施方式的剖视结构示意图，将硬质导电件50与基板20a呈一定角度设置，该夹角α为一锐角。在设置硬质导电件50时，将硬质导电件50的第二导电部502对准基板20a上预设的位置。
步骤S403：沿靠近多个第一封装元件的方向转动硬质导电件，以使锐角增大直至硬质导电件的第一表面与多个第一封装元件的侧面接触，进而第一导电部通过导电胶与电连接结构从第一封装元件的侧面露出的表面电连接。
具体地，请参阅图12c，图12c是图11中步骤S403对应的一实施方式的剖视结构示意图，将硬质导电件50设有第二导电部502的一端抵住基板20a，进而沿图中箭头A的方向推动旋转硬质导电件50，以使硬质导电件50靠近第一封装元件10，随着夹角α的增大，直至第一导电部500与第一封装元件10的侧面接触并电连接。
步骤S404：在硬质导电件设有第二导电部的一端点胶，以保护硬质导电件和基板上的电路。
具体地，请参阅图12d，图12d是图11中步骤S404对应的一实施方式的剖视结构示意图，在硬质导电件50设有第二导电部502的一端点胶形成保护胶52，保护胶52将硬质导电件50的一端固定且保护基板20a上的电路。
在另一具体应用场景中，请参阅图13，图13是图1中步骤S102对应的另一实施方式的流程示意图，步骤S102具体包括：
步骤S501：在硬质导电件的第一表面涂覆导电胶。
具体地，请参阅上一应用场景中步骤S401，在此不再赘述。
步骤S502：将硬质导电件垂直设置在基板上；其中，硬质导电件设有第二导电部的一端与基板接触，且远离多个第一封装元件。
具体地，请参阅图14a，图14a是图13中步骤S502对应的一实施方式的剖视结构示意图，将硬质导电件50设有第二导电部502的一端垂直设置在基板20a上，此时硬质导电件50远离第一封装元件10，涂覆有导电胶的第一表面朝向第一封装元件10的侧面。
步骤S503：沿靠近多个第一封装元件的方向推动硬质导电件，以使硬质导电件的第一表面与多个第一封装元件的侧面接触，进而第一导电部通过导电胶与电连接结构从第一封装元件的侧面露出的表面电连接。
具体地，请参阅图14b，图14b是图13中步骤S503对应的一实施方式的剖视结构示意图，将硬质导电件50设有第二导电部502的一端抵住基板20a，进而沿图中箭头B的方向平移推动硬质导电件50，以使硬质导电件50靠近第一封装元件10，直至第一导电部500与第一封装元件10接触并电连接。
步骤S504：在硬质导电件设有第二导电部的一端点胶，以保护硬质导电件和基板上的电路。
具体地，请参阅上一应用场景中步骤S504，在此不再赘述。
在本应用方式中，基板20a设置有多个第一封装元件10的表面平整。基板20a表面强度一致，有利于基板20a的结构更可靠，以适用对结构要求较高的场景。
在另一应用方式中，请参阅图15，图15是图1中步骤S102对应的又一实施方式的剖视结构示意图，并结合参阅图2和图9。基板20b设置有多个第一封装元件10的表面设有凹槽(未标示)，多个第一封装元件10的其中一侧侧面与凹槽的侧壁齐平，电连接件40的其中一个端部位于凹槽内。基板20b表面的凹槽用于容置电连接件40，以使基板20b在设置电连接件40后，除多个第一封装元件10以外的位置保持平整，减小封装后封装体整体的体积，以适用对封装体的体积要求更高的场景。
电连接件40为条形硅桥60，条形硅桥60面向多个第一封装元件10的第一表面设有第三导电部600，条形硅桥60位于凹槽内的端部设置有第一导电孔602，第一导电孔602的延伸方向非平行于第一表面，第一导电孔602与第三导电部600和基板20b电连接。第一封装元件10之间通过条形硅桥60互连并与基板20b电连接，且条形硅桥60部分位于基板20b上的凹槽内，减小封装后的体积，条形硅桥60可提高主芯片100间高频、高密度信号传输的效率，以适用对信号传输要求较高的场景，例如CPU芯片和GPU芯片之间的信号传输。
进一步地，在步骤S102之前包括：在条形硅桥60的一端的位置处开设第一导电孔602，在第一导电孔602内形成第一导电层604，其中，第一导电层604与第一表面上的第三导电部600电连接。在第一导电孔602内沉积一层金属以形成第一导电层604，进而位于基板20b上凹槽内的条形硅桥60的任一侧均可与基板20b电连接。
进一步地，步骤S102包括：在条形硅桥60的第一表面涂覆导电胶；将条形硅桥60设有第一导电孔602的一端设置于凹槽内，第一导电层604与基板20b内的电路从凹槽中露出部分电连接，第三导电部600通过导电胶与电连接结构104从第一封装元件10的侧面露出的表面(图未示)电连接。
具体地，在条形硅桥60设有第三导电部600的一侧涂覆导电胶，将条形硅桥60的第一表面朝向第一封装元件10的侧面，以使第三导电部600通过导电胶与电连接结构104从第一封装元件10的侧面露出的表面电连接，将条形硅桥60设有第一导电孔602的一端设置于基板20b上的凹槽内，利用非导电胶将条形硅桥60面向凹槽的底部与基板20b固定，利用导电胶将第一导电孔602内的第一导电层604与基板20b内的电路从凹槽中露出部分电连接。
进一步地，步骤S102之后还包括：将逻辑芯片70设置于基板20b设置有多个第一封装元件10一侧，且逻辑芯片70与基板20b电连接，以使逻辑芯片70通过基板20b、条形硅桥60与多个第一封装元件10电连接。逻辑芯片70具体可为固定逻辑器件或可编程逻辑器件(PLD，Programmable Logic Device)以适用对运算以及时序要求较高的系统，第一封装元件10内的主芯片100与条形硅桥60、基板20b和逻辑芯片70相互电连接构成一个整体回路，以满足对信号传输速度和运算量较大的系统，比如车载控制器、计算机等系统。
综上，本申请所采用的第一封装元件10，其主芯片100的侧面包括电连接结构104，并且该电连接结构104与功能面上的焊盘1000电连接，进而将条形的电连接件40的第一表面与多个第一封装元件10的侧面的电连接结构104电连接，将条形的电连接件40与基板20a/20b接触的一侧与基板20a/20b电连接，以使多个主芯片100之间互连并与基板20a/20b互连。其中，第一封装元件10在堆叠时以层叠的方式并未交错，因此节约了横向空间，减小了整体的体积，并且主芯片100上并未打孔提高了主芯片100的良品率和可靠性，相互层叠的第一封装元件10其侧面采用电连接件40互连并与基板20a/20b连接，使连接更牢固，可靠性更高。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种芯片互连方法，其特征在于，所述芯片互连方法包括：
将多个第一封装元件层叠设置在基板上，所述第一封装元件包括至少一个主芯片和电连接结构，所述电连接结构与所述主芯片的功能面上的焊盘电连接且具有从所述第一封装元件的侧面露出的表面；
在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，以使得所述多个第一封装元件通过所述电连接件与所述基板电连接；其中，所述电连接件面向所述多个第一封装元件的第一表面与所述电连接结构从所述第一封装元件的侧面露出的表面电连接，所述电连接件与所述基板接触的一侧与所述基板电连接。
2.根据权利要求1所述的芯片互连方法，其特征在于，
所述电连接件为硬质导电件，所述硬质导电件面向所述多个第一封装元件的所述第一表面设有第一导电部，所述硬质导电件的一端底部设有第二导电部，所述第二导电部与所述基板电连接；其中，所述第一导电部和所述第二导电部电连接。
3.根据权利要求2所述的芯片互连方法，其特征在于，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：
在所述硬质导电件的所述第一表面涂覆导电胶；
将所述硬质导电件与所述基板呈锐角设置在所述基板上，将所述硬质导电件设有所述第二导电部的一端与所述基板上的预设电连接位置对准；
沿靠近所述多个第一封装元件的方向转动所述硬质导电件，以使所述锐角增大直至所述硬质导电件的所述第一表面与所述多个第一封装元件的侧面接触，进而所述第一导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接；
在所述硬质导电件设有所述第二导电部的一端点胶，以保护所述硬质导电件和所述基板上的电路。
4.根据权利要求2所述的芯片互连方法，其特征在于，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：
在所述硬质导电件的所述第一表面涂覆导电胶；
将所述硬质导电件垂直设置在所述基板上；其中，所述硬质导电件设有所述第二导电部的一端与所述基板接触，且远离所述多个第一封装元件；
沿靠近所述多个第一封装元件的方向推动所述硬质导电件，以使所述硬质导电件的所述第一表面与所述多个第一封装元件的侧面接触，进而所述第一导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接；
在所述硬质导电件设有所述第二导电部的一端点胶，以保护所述硬质导电件和所述基板上的电路。
5.根据权利要求2-4任一项所述的芯片互连方法，其特征在于，
所述基板设置有所述多个第一封装元件的表面平整。
6.根据权利要求1所述的芯片互连方法，其特征在于，
所述基板设置有所述多个第一封装元件的表面设有凹槽，所述多个第一封装元件的其中一侧侧面与所述凹槽的侧壁齐平，所述电连接件的其中一个端部位于所述凹槽内。
7.根据权利要求6所述的芯片互连方法，其特征在于，
所述电连接件为条形硅桥，所述条形硅桥面向所述多个第一封装元件的所述第一表面设有第三导电部，所述条形硅桥位于所述凹槽内的端部设置有第一导电孔，所述第一导电孔的延伸方向非平行于所述第一表面，所述第一导电孔与所述第三导电部和所述基板电连接。
8.根据权利要求7所述的芯片互连方法，其特征在于，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，之前，包括：
在所述条形硅桥的一端的位置处开设所述第一导电孔；
在所述第一导电孔内形成第一导电层；其中，所述第一导电层与所述第一表面上的所述第三导电部电连接。
9.根据权利要求7所述的芯片互连方法，其特征在于，所述在层叠设置的所述多个第一封装元件的侧面设置条形的电连接件，包括：
在所述条形硅桥的所述第一表面涂覆导电胶；
将所述条形硅桥设有所述第一导电孔的一端设置于所述凹槽内，所述第一导电层与所述基板内的电路从所述凹槽中露出部分电连接，所述第三导电部通过所述导电胶与所述电连接结构从所述第一封装元件的侧面露出的表面电连接。
10.根据权利要求1所述的芯片互连方法，其特征在于，所述将多个第一封装元件层叠设置在基板上，包括：
将所述多个第一封装元件和多个散热片依次交替层叠设置于所述基板上，其中，相邻所述第一封装元件之间设置有一个所述散热片。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068336A1 (en) * 2010-09-17 2012-03-22 Irvine Sensors Corporation Method for Fabricating a Neo-Layer Using Stud Bumped Bare Die
CN102569272A (zh) * 2011-12-31 2012-07-11 天水华天科技股份有限公司 一种基板的多层隔片式ic芯片堆叠封装件及其生产方法
CN103413785A (zh) * 2013-08-02 2013-11-27 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法
CN111106078A (zh) * 2019-12-16 2020-05-05 山东砚鼎电子科技有限公司 一种多芯片集成封装结构
CN210743941U (zh) * 2019-10-31 2020-06-12 北京燕东微电子有限公司 层叠封装结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068336A1 (en) * 2010-09-17 2012-03-22 Irvine Sensors Corporation Method for Fabricating a Neo-Layer Using Stud Bumped Bare Die
CN102569272A (zh) * 2011-12-31 2012-07-11 天水华天科技股份有限公司 一种基板的多层隔片式ic芯片堆叠封装件及其生产方法
CN103413785A (zh) * 2013-08-02 2013-11-27 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
CN110808240A (zh) * 2019-10-31 2020-02-18 北京燕东微电子有限公司 层叠封装结构及其制造方法
CN210743941U (zh) * 2019-10-31 2020-06-12 北京燕东微电子有限公司 层叠封装结构
CN111106078A (zh) * 2019-12-16 2020-05-05 山东砚鼎电子科技有限公司 一种多芯片集成封装结构

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