CN111863791A - 一种半导体封装体和芯片封装体 - Google Patents

一种半导体封装体和芯片封装体 Download PDF

Info

Publication number
CN111863791A
CN111863791A CN202010739102.0A CN202010739102A CN111863791A CN 111863791 A CN111863791 A CN 111863791A CN 202010739102 A CN202010739102 A CN 202010739102A CN 111863791 A CN111863791 A CN 111863791A
Authority
CN
China
Prior art keywords
layer
conductive
chip
package
functional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010739102.0A
Other languages
English (en)
Inventor
戴颖
李骏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantong Tongfu Microelectronics Co ltd
Original Assignee
Nantong Tongfu Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Tongfu Microelectronics Co ltd filed Critical Nantong Tongfu Microelectronics Co ltd
Priority to CN202010739102.0A priority Critical patent/CN111863791A/zh
Publication of CN111863791A publication Critical patent/CN111863791A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本申请公开了一种半导体封装体和芯片封装体，该半导体封装体包括：可去除的载板、多个芯片、多个第一导电柱、第一塑封层和第一导电层，间隔设置的多个芯片位于载板的一侧表面，且芯片的非功能面与载板贴合；多个第一导电柱分别位于相邻芯片之间的间隔区域内；第一塑封层，覆盖所有芯片的侧面和功能面，每个芯片的功能面上的焊盘、以及多个第一导电柱远离载板一侧表面从第一塑封层中露出；第一导电层，覆盖第一塑封层远离功能面一侧，且与焊盘和多个第一导电柱电连接；当去除载板，对相邻芯片之间进行切割后，第一导电柱具有从侧面露出的表面。通过上述方式，本申请能够将芯片功能面上的焊盘从芯片的侧面引出，且保持半导体封装体的结构强度。

Description

一种半导体封装体和芯片封装体
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体封装体和芯片封装体。
背景技术
随着电子产品的更新换代，愈发要求电子产品的功能更多元化而体积更精小化，因此对于能够实现不能功能的芯片的堆叠方式需要尽可能压缩其堆叠后的体积。
现有技术中，在3D堆叠时，通常采用硅通孔技术(TSV，Through Silicon Via)在堆叠后的芯片上打一个贯穿的通孔，在通孔内填充导电材料以使芯片上的焊盘能够与其他芯片的焊盘电连接。
但是，在芯片上打孔后会影响芯片的强度降低芯片的良品率，导致封装过程中的半导体封装体的良品率和可靠性降低。
发明内容
本申请主要解决的技术问题是提供一种半导体封装体和芯片封装体，能够将芯片功能面上的焊盘从芯片的侧面引出，进而与其他电气元件电连接。
为解决上述技术问题，本申请采用的一个技术方案是：提供一种半导体封装体，该半导体封装体包括：
可去除的载板、多个芯片、多个第一导电柱、第一塑封层和第一导电层，其中，间隔设置的多个芯片位于所述载板的一侧表面，且所述芯片的非功能面与所述载板贴合；多个第一导电柱分别位于相邻所述芯片之间的间隔区域内；第一塑封层，覆盖所有所述芯片的侧面和功能面，每个所述芯片的所述功能面上的焊盘、以及所述多个第一导电柱远离所述载板一侧表面从所述第一塑封层中露出；第一导电层，覆盖所述第一塑封层远离所述功能面一侧，且与所述焊盘和所述多个第一导电柱电连接；当去除所述载板，对相邻所述芯片之间进行切割后，所述第一导电柱具有从侧面露出的表面。
其中，所述半导体封装体，还包括：第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘和所述第一导电柱的位置设有第一开口；所述第一导电层位于所述第一钝化层表面且通过所述第一开口与所述焊盘和所述第一导电柱电连接。
其中，所述半导体封装体，还包括：保护层，覆盖所述第一导电层远离所述功能面的一侧表面，且填充所述第一开口。
其中，所述保护层为光刻胶层或刷胶形成的绝缘胶层，所述保护层覆盖所述第一导电层且所述保护层远离所述第一导电层的一侧平整。
其中，所述第一开口内的所述第一导电层的宽度小于所述第一导电柱的宽度，所述保护层包括：平坦化层，覆盖所述第一导电层且填充所述第一开口，所述平坦化层远离所述第一导电层的一侧平整；第二塑封层，覆盖所述平坦化层一侧。
为解决上述技术问题，本申请采用的另一个技术方案是：提供一种芯片封装体，该芯片封装体包括：芯片、第一塑封层和电连接结构，其中，所述包括相背设置的功能面和非功能面；第一塑封层覆盖所述芯片的侧面和功能面，且所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；电连接结构，具有从所述芯片封装体侧面露出的表面，包括第一导电层和多个第一导电柱，所述第一导电柱覆盖其对应位置处的所述第一塑封层的侧面，所述第一导电层覆盖所述第一塑封层远离所述功能面一侧，且与所述第一导电柱电连接。
其中，所述芯片封装体还包括：第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘的位置设有第一开口，所述第一导电层覆盖所述第一钝化层的侧面和表面，所述第一导电层通过所述第一开口与所述焊盘电连接。
其中，所述芯片封装体还包括：保护层，覆盖所述第一导电层远离所述功能面的一侧表面，且填充所述第一开口。
其中，所述第一导电柱的宽度大于所述第一钝化层侧面的所述第一导电层的宽度；所述保护层覆盖所述第一钝化层表面的所述第一导电层，以及所述第一钝化层侧面的所述第一导电层的侧面。
其中，所述第一导电柱的侧壁与所述第一钝化层侧面的所述第一导电层的侧壁齐平；所述保护层覆盖所述第一导电层远离所述芯片的一侧，且所述保护层的侧壁与所述第一导电层和所述第一导电柱的侧壁齐平。
本申请的有益效果是：本申请所提供的半导体封装体包括与焊盘电连接的第一导电层和第一导电柱，将半导体封装体切割后，该第一导电柱具有从侧面露出的表面，以使焊盘从芯片的侧面引出，进而与其他电气元件电连接，本申请未在芯片上开设通孔，保障了芯片结构的完整性，并且可通过电连接件与其他封装体侧面的第一导电柱电连接，使芯片之间实现互连，相较于开设通孔的方式芯片的结构强度更高。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本申请半导体封装体一实施方式的剖视结构示意图；
图2是本申请半导体封装体另一实施方式的剖视结构示意图；
图3是形成图1中半导体封装体一实施方式的流程示意图；
图4a是图3中步骤S101对应的一实施方式的剖视结构示意图；
图4b是图3中步骤S102对应的一实施方式的剖视结构示意图；
图4c是图3中步骤S103对应的一实施方式的剖视结构示意图；
图4d是图3中步骤S104对应的一实施方式的剖视结构示意图；
图4e是图3中步骤S105对应的一实施方式的剖视结构示意图；
图5是本申请芯片封装体一实施方式的剖视结构示意图；
图6是本申请芯片封装体一实施方式的剖视结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参阅图1，图1是本申请半导体封装体一实施方式的剖视结构示意图，该半导体封装体20包括载板200、芯片100、第一塑封层102、第一导电柱1042和第一导电层1040。其中，第一导电柱1042和第一导电层1040共同组成电连接结构104。图1仅仅是示意性的表示载板200其中一个区域，实际应用中载板200可为一较大的区域，划分成多个小区域，在每个小区域内开始封装，其中芯片100上设有焊盘1000的一侧即为芯片100的功能面，另一侧为非功能面。多个芯片100间隔设置，位于载板200的一侧表面，且芯片100的非功能面与载板200贴合。其中，芯片100的非功能面以可剥离胶黏贴在载板200上，载板200相对于芯片100可去除，多个第一导电柱1042分别位于相邻的芯片100之间的间隔区域内。
具体地，第一塑封层102覆盖所有芯片100的侧面和功能面，每个芯片100的功能面上的焊盘1000以及多个第一导电柱1042远离载板200一侧表面从第一塑封层102中露出。第一塑封层102将芯片100固定并保护起来，除芯片100的功能面上的焊盘1000露出外，其他部分被第一塑封层102覆盖，以防止芯片100与其他电气元件误触。
具体地，第一导电层1040覆盖第一塑封层102远离功能面一侧，且与焊盘1000和多个第一导电柱1042电连接。第一导电层1040扩大了焊盘1000从芯片100引出，扩大其可接触面积。
进一步地，当去除载板200，对相邻芯片100之间进行切割后，第一导电柱1042具有从侧面露出的表面。即沿图1中虚线A的位置进行切割后，部分第一导电柱1042的侧面具有露出的表面，由于第一导电柱1042通过第一导电层1040与焊盘1000电连接，则芯片100的功能面上的焊盘1000被引至侧面。
本实施例所提供的半导体封装体20包括与焊盘1000电连接的第一导电层1040和第一导电柱1042，将半导体封装体20切割后，该第一导电柱1042具有从侧面露出的表面，以使焊盘1000从芯片100的侧面引出，进而与其他电气元件电连接，本实施例中未在芯片100上开设通孔，保障了芯片100结构的完整性，并且可通过电连接件与其他封装体侧面的第一导电柱1042电连接，使芯片100之间实现互连，相较于开设通孔的方式芯片100的结构强度更高。
进一步地，该半导体封装体20还包括第一钝化层105，第一钝化层105位于第一塑封层102表面，且在对应焊盘1000和第一导电柱1042的位置设有第一开口1050。第一导电层1040位于第一钝化层105表面且通过第一开口1050与焊盘1000和第一导电柱1042电连接。第一钝化层105将芯片100的表面覆盖，保护芯片100表面的电路结构，仅在第一钝化层105上对应焊盘1000和第一导电柱1042的位置设有第一开口，以使焊盘1000和第一导电柱1042从第一开口中露出，第一导电层1040通过第一开口即可与焊盘1000和第一导电柱1042电连接，第一导电柱1042通过第一导电层1040与焊盘1000电连接。但其他电气元件与第一钝化层105接触时不会与芯片100形成回路，进而降低芯片100发生误触的概率。
进一步地，该半导体封装体20还包括保护层106，保护层106覆盖第一导电层1040远离功能面的一侧表面，且填充第一开口1050。保护层106将电连接结构104的表面覆盖，以使半导体封装体20的上表面被保护起来，进而降低与其他电气元件误触的概率。
在一应用方式中，请继续参阅图1，第一开口1050内的第一导电层1040的宽度小于第一导电柱1042的宽度，保护层106为光刻胶层(未标示)或刷胶形成的绝缘胶层(未标示)，保护层106覆盖第一导电层1040且保护层106远离第一导电层1040的一侧平整。利用绝缘胶或光刻胶的绝缘性，将电连接结构104保护起来，防止电连接结构104远离芯片100的表面与其他电气元件发生误触，降低发生短路的概率，且保护层106的上表面平整，以提高半导体封装体20的整体性。
在另一应用方式中，请参阅图2，图2是本申请半导体封装体另一实施方式的剖视结构示意图，该半导体封装体20a也包括，芯片100、第一塑封层102、电连接结构104和第一钝化层105，第一开口1050内的第一导电层1040的宽度小于第一导电柱1042的宽度。其区别在于，保护层106a包括平坦化层1060a和第二塑封层1062a，平坦化层1060a覆盖第一导电层1040且填充第一开口1050，平坦化层1060a远离第一导电层1040的一侧平整，第二塑封层1062a覆盖平坦化层1060a一侧。
具体地，平坦化层1060a一面与第一导电层1040远离芯片100的一侧接触，填充第一导电层1040表面不平坦之处，平坦化层1060a使远离第一导电层1040的一侧平坦，进而在平坦化层1060a上的第二塑封层1062a与平坦化层1060a的结合更紧密。整个保护层106a将电连接结构104保护起来，进而降低电连接结构104远离芯片100的表面与其他电气元件误触的概率。
可以理解的是，请结合图1，当载板200上芯片100之间的间距较小，且第一导电柱1042的宽度较小时，第一塑封层105上对应第一导电柱1042的第一开口1050也相应减小，第一导电层1040可完全填满第一导电柱1042对应位置处的第一开口1050，第一开口1050内的第一导电层1040的宽度与第一导电柱1042的宽度相同，则保护层106无需覆盖第一导电柱1042对应位置处的第一开口1050。
请参阅图3，图3是形成图1中芯片封装体一实施方式的流程示意图，该方法包括：
S101：将多个芯片的非功能面一侧间隔黏贴于载板上。
具体地，请参阅图4a，图4a是图3中步骤S101对应的一实施方式的剖视结构示意图。首先将多个芯片100的非功能面一侧间隔黏贴于载板200上，载板200为硬质的、表面平整的绝缘基板，可利用可移除胶(如双面胶等)将芯片100黏贴于载板200上。图4a示意性画出将两个芯片100的非功能面一侧间隔黏贴于载板200上的情况。
S102：在载板黏贴有芯片的一侧表面形成多个第一导电柱，第一导电柱分布在相邻芯片的间隔区域以及载板的边缘区域。
具体地，请结合图4a参阅图4b，图4b是图3中步骤S102对应的一实施方式的剖视结构示意图。将多个芯片100的非功能面一侧间隔黏贴于载板200上之后，在载板200黏贴有芯片100的一侧表面形成多个第一导电柱1042，第一导电柱1042分布在相邻芯片100的间隔区域以及载板200的边缘区域，以使每个芯片100的两侧均分布有第一导电柱1042。形成第一导电柱1042的具体方法将在下文进行陈述。
S103：在载板黏贴有芯片的一侧形成第一塑封层，第一导电柱远离载板的一侧表面以及位于芯片的功能面上的焊盘从第一塑封层中露出。
具体地，请结合图4b参阅图4c，图4c是图3中步骤S103对应的一实施方式的剖视结构示意图。形成第一导电柱1042之后，在载板200黏贴有芯片100的一侧形成第一塑封层102，第一导电柱1042远离载板200的一侧表面以及位于芯片100的功能面上的焊盘1000从第一塑封层102中露出。具体可先形成较厚的第一塑封层102，再研磨至需要的厚度，使表面平整，也可以使用塑封模具直接形成所需厚度的第一塑封层102。
S104：在第一塑封层远离载板的一侧形成第一导电层，第一导电柱、焊盘和电连接层形成电连接。
具体地，请结合图4c参阅图4d，图4d是图3中步骤S104对应的一实施方式的剖视结构示意图。形成第一塑封层102之后，在第一塑封层102远离载板200的一侧形成第一钝化层105，在第一钝化层105对应第一导电柱1042和焊盘1000的位置开设第一开口1050，在第一钝化层105的表面形成第一导电层1040，第一导电层1040通过溅射的方式形成，在形成第一导电层1040后，对第一导电层1040进行蚀刻，以保留需要的部分第一导电层1040，进而使焊盘1000独立，且第一导电层1040较为细密，与树脂材质的第一塑封层102结合更为紧密。第一导电层1040覆盖第一钝化层105的表面和第一开口1050的内壁，第一导电层1040与第一导电柱1042电连接。进而，第一导电柱1042、芯片100上的焊盘1000和第一导电层1040形成电连接。具体可采用溅射的方式形成第一导电层1040，该第一导电层1040可以覆盖第一导电柱1042远离载板200的一侧表面，也可以仅与第一导电柱1042远离载板200的一侧的部分表面搭接，只要能够形成电连接即可。优选地，第一导电层1040的材质为金、铜、镊等。
S105：在第一导电层远离载板的一侧形成保护层。
具体地，请参阅图4e，图4e是图3中步骤S105对应的一实施方式的剖视结构示意图。保护层106覆盖第一导电层1040远离载板200的一侧，并填充第一导电层1040上对应焊盘1000的缺口，覆盖第一导电柱1042与第一导电层1040接触的一侧的表面。在形成保护层106后，即可形成图1中所示的半导体封装体20。
请参阅图5，图5是本申请芯片封装体一实施方式的剖视结构示意图，该芯片封装体10由图1中半导体封装体20沿虚线切割而形成，该芯片封装体10包括芯片100、第一塑封层102和电连接结构104。
具体地，芯片100包括相背设置的功能面和非功能面，其中芯片100上设有焊盘1000的一侧即为芯片100的功能面，另一侧为芯片100的非功能面。
具体地，第一塑封层102覆盖芯片100的侧面和功能面，且芯片100的功能面上的焊盘1000从第一塑封层102中露出。第一塑封层102将芯片100固定并保护起来，除芯片100的功能面上的焊盘1000露出外，其他部分被第一塑封层102覆盖，以防止芯片100与其他电气元件误触。
具体地，电连接结构104具有从芯片封装体10侧面露出的表面，电连接结构104包括第一导电层1040和多个第一导电柱1042，第一导电柱1042覆盖其对应位置处的第一塑封层102的侧面，第一导电层1040覆盖第一塑封层102远离功能面一侧，且与第一导电柱1042电连接。第一导电柱1042通过第一导电层1040与焊盘1000电连接，则芯片100的功能面上的焊盘1000被引至芯片封装体10的侧面，芯片封装体10可通过电连接件与其他芯片封装体10或电路板实现电连接，无需在芯片100上打孔，提高芯片封装体10的良品率。
进一步地，芯片封装体10还包括第一钝化层105，第一钝化层105位于第一塑封层102表面，且在对应焊盘1000的位置设有第一开口1050，第一导电层1040覆盖第一钝化层105的侧面和表面，第一导电层1040通过第一开口1050与焊盘1000电连接。第一导电层1040的材质可为金、银、铜、镍等金属中的至少一种，第一导电层1040覆盖第一钝化层105的侧面，第一导电层1040的侧壁与第一塑封层102的侧壁相比更远离芯片100的侧壁。第一导电层1040将焊盘1000从第一开口1050中引出，以使焊盘1000能与其他电气元件接触的面积增大，同时第一钝化层105保护了芯片100上除焊盘1000以外的部分。
进一步地，芯片封装体10还包括保护层106，保护层106覆盖第一导电层1040远离功能面的一侧表面，且填充第一开口1050。保护层106覆盖电连接结构104远离功能面一侧。保护层106将电连接结构104的表面覆盖，只保留电连接结构104的侧面从芯片封装体10的侧面露出，以使芯片封装体10的上表面被保护起来，进而降低与其他电气元件误触的概率。
在一具体应用场景中，请继续参阅图5，第一导电柱1042的宽度大于第一钝化层105侧面的第一导电层1040的宽度，保护层106覆盖第一钝化层105表面的第一导电层1040，以及第一钝化层105侧面的第一导电层1040的侧面。即第一钝化层105侧面的第一导电层1040与第一导电柱1042的部分表面接触，第一导电柱1042的远离芯片100的侧面相对第一导电层1040更远离芯片100。第一导电柱1042宽度大于第一钝化层105侧面的第一导电层1040的宽度，使第一导电层1040与第一导电柱1042的结合更紧密。
进一步地，第一导电柱1042的侧壁与保护层106的侧壁齐平。保护层106覆盖第一导电层1040的侧面以及第一导电柱1042未与第一导电层1040接触的表面，保护层106的侧壁与第一导电柱1042的侧壁齐平，以提高芯片封装体10的整体性。第一导电柱1042的侧壁从芯片封装体10的侧面露出，第一导电柱1042通过第一导电层1040与焊盘1000电连接进而将焊盘1000引至芯片封装体10的侧面，可与其他电气元件电连接。
在另一具体应用场景中，请参阅图6，图6是本申请芯片封装体另一实施方式的剖视结构示意图，该芯片封装体10a与图5中所示的芯片封装体10结构相似，也包括芯片100、第一塑封层102和第一钝化层105。其区别在于，第一导电层1040a通过第一钝化层105上的开口与焊盘1000电连接。第一导电柱1042a的侧壁与第一钝化层105侧面的第一导电层1040a的侧壁齐平。即第一导电柱1042a朝向芯片100的功能面的一侧与第一钝化层105侧面的第一导电层1040a完全接触，进而减小了第一导电柱1042a的宽度和用料，节约成本，且第一导电柱1042a和第一导电层1040a的侧面均从芯片封装体10a的侧面露出，增大了电连接结构104a从芯片封装体10a侧面露出的面积，使芯片封装体10a侧面可电连接的位置选择更多样化。
进一步地，保护层106覆盖第一导电层1040a远离芯片100的一侧，且保护层106的侧壁与第一导电层1040a和第一导电柱1042a的侧壁齐平。保护层106完全覆盖第一导电层1040a远离芯片100的一侧，并填充其对应焊盘1000的缺口位置，使芯片封装体10a的表面平整并将第一导电层1040a保护，以防止误触。保护层106的侧壁与第一导电层1040a和第一导电柱1042a的侧壁齐平，以增强芯片封装体10a的整体性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体封装体，其特征在于，包括：
可去除的载板；
间隔设置的多个芯片，位于所述载板的一侧表面，且所述芯片的非功能面与所述载板贴合；
多个第一导电柱，分别位于相邻所述芯片之间的间隔区域内；
第一塑封层，覆盖所有所述芯片的侧面和功能面，每个所述芯片的所述功能面上的焊盘、以及所述多个第一导电柱远离所述载板一侧表面从所述第一塑封层中露出；
第一导电层，覆盖所述第一塑封层远离所述功能面一侧，且与所述焊盘和所述多个第一导电柱电连接；
当去除所述载板，对相邻所述芯片之间进行切割后，所述第一导电柱具有从侧面露出的表面。
2.根据权利要求1所述的半导体封装体，其特征在于，还包括：
第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘和所述第一导电柱的位置设有第一开口；
所述第一导电层位于所述第一钝化层表面且通过所述第一开口与所述焊盘和所述第一导电柱电连接。
3.根据权利要求2所述的半导体封装体，其特征在于，还包括：
保护层，覆盖所述第一导电层远离所述功能面的一侧表面，且填充所述第一开口。
4.根据权利要求3所述的半导体封装体，其特征在于，
所述保护层为光刻胶层或刷胶形成的绝缘胶层，所述保护层覆盖所述第一导电层且所述保护层远离所述第一导电层的一侧平整。
5.根据权利要求3所述的半导体封装体，其特征在于，
所述第一开口内的所述第一导电层的宽度小于所述第一导电柱的宽度，所述保护层包括：
平坦化层，覆盖所述第一导电层且填充所述第一开口，所述平坦化层远离所述第一导电层的一侧平整；
第二塑封层，覆盖所述平坦化层一侧。
6.一种芯片封装体，其特征在于，所述芯片封装体包括：
芯片，包括相背设置的功能面和非功能面；
第一塑封层，覆盖所述芯片的侧面和功能面，且所述芯片的所述功能面上的焊盘从所述第一塑封层中露出；
电连接结构，具有从所述芯片封装体侧面露出的表面，包括第一导电层和多个第一导电柱，所述第一导电柱覆盖其对应位置处的所述第一塑封层的侧面，所述第一导电层覆盖所述第一塑封层远离所述功能面一侧，且与所述第一导电柱电连接。
7.根据权利要求6所述的芯片封装体，其特征在于，还包括：
第一钝化层，位于所述第一塑封层表面，且在对应所述焊盘的位置设有第一开口，所述第一导电层覆盖所述第一钝化层的侧面和表面，所述第一导电层通过所述第一开口与所述焊盘电连接。
8.根据权利要求7所述的芯片封装体，其特征在于，还包括：
保护层，覆盖所述第一导电层远离所述功能面的一侧表面，且填充所述第一开口。
9.根据权利要求8所述的芯片封装体，其特征在于，
所述第一导电柱的宽度大于所述第一钝化层侧面的所述第一导电层的宽度；所述保护层覆盖所述第一钝化层表面的所述第一导电层，以及所述第一钝化层侧面的所述第一导电层的侧面。
10.根据权利要求8所述的芯片封装体，其特征在于，
所述第一导电柱的侧壁与所述第一钝化层侧面的所述第一导电层的侧壁齐平；
所述保护层覆盖所述第一导电层远离所述芯片的一侧，且所述保护层的侧壁与所述第一导电层和所述第一导电柱的侧壁齐平。
CN202010739102.0A 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体 Pending CN111863791A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010739102.0A CN111863791A (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010739102.0A CN111863791A (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Publications (1)

Publication Number Publication Date
CN111863791A true CN111863791A (zh) 2020-10-30

Family

ID=72947588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010739102.0A Pending CN111863791A (zh) 2020-07-28 2020-07-28 一种半导体封装体和芯片封装体

Country Status (1)

Country Link
CN (1) CN111863791A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594052A (zh) * 2021-07-29 2021-11-02 矽磐微电子(重庆)有限公司 半导体封装方法
CN114664793A (zh) * 2022-05-24 2022-06-24 威海艾迪科电子科技股份有限公司 一种芯片侧面互连封装结构及其制造方法
CN114759130A (zh) * 2022-06-15 2022-07-15 镭昱光电科技(苏州)有限公司 一种Micro-LED显示芯片及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135763A (ja) * 2007-12-20 2008-06-12 Seiko Epson Corp 半導体モジュール、電子機器および半導体モジュールの製造方法
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN103413785A (zh) * 2013-08-02 2013-11-27 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
CN106206332A (zh) * 2016-07-17 2016-12-07 王培培 一种集成电路封装结构的制造方法
CN110943041A (zh) * 2019-12-16 2020-03-31 山东砚鼎电子科技有限公司 一种侧面引出的半导体结构及其制造方法、堆叠结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135763A (ja) * 2007-12-20 2008-06-12 Seiko Epson Corp 半導体モジュール、電子機器および半導体モジュールの製造方法
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN103413785A (zh) * 2013-08-02 2013-11-27 南通富士通微电子股份有限公司 芯片切割方法及芯片封装方法
CN106206332A (zh) * 2016-07-17 2016-12-07 王培培 一种集成电路封装结构的制造方法
CN110943041A (zh) * 2019-12-16 2020-03-31 山东砚鼎电子科技有限公司 一种侧面引出的半导体结构及其制造方法、堆叠结构

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113594052A (zh) * 2021-07-29 2021-11-02 矽磐微电子(重庆)有限公司 半导体封装方法
CN113594052B (zh) * 2021-07-29 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法
CN114664793A (zh) * 2022-05-24 2022-06-24 威海艾迪科电子科技股份有限公司 一种芯片侧面互连封装结构及其制造方法
CN114664793B (zh) * 2022-05-24 2022-08-16 威海艾迪科电子科技股份有限公司 一种芯片侧面互连封装结构及其制造方法
CN114759130A (zh) * 2022-06-15 2022-07-15 镭昱光电科技(苏州)有限公司 一种Micro-LED显示芯片及其制备方法

Similar Documents

Publication Publication Date Title
CN111863791A (zh) 一种半导体封装体和芯片封装体
US20120300412A1 (en) Memory Device and Fabricating Method Thereof
KR101709635B1 (ko) 반도체 장치 및 그 제조 방법
KR20140141474A (ko) 반도체 장치
US8928129B2 (en) Semiconductor packaging for a memory device and a fabricating method thereof
CN111554622B (zh) 一种芯片封装方法
CN111554620A (zh) 一种芯片封装方法
CN111863796B (zh) 一种半导体封装器件
CN111554614B (zh) 一种芯片封装方法
CN111863792B (zh) 一种半导体封装体和芯片封装体
CN111554618A (zh) 一种芯片封装方法
KR20140148273A (ko) 반도체 패키지 및 그 제조 방법
CN111554629A (zh) 一种芯片封装方法
CN111863795A (zh) 一种半导体封装体和芯片封装体
CN111863640B (zh) 一种芯片封装方法
CN111863793B (zh) 一种半导体封装器件和芯片互连方法
CN111883439B (zh) 一种芯片封装方法
CN111554616B (zh) 一种芯片封装方法
CN111554624B (zh) 一种芯片封装方法
CN111863717B (zh) 一种芯片互连方法
CN111863719B (zh) 一种芯片互连方法
US20130032948A1 (en) Semiconductor device including substrate having grooves
CN111554632B (zh) 一种芯片封装方法
CN111554627B (zh) 一种芯片封装方法
CN111554615B (zh) 一种芯片封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20201030

RJ01 Rejection of invention patent application after publication