CN111554622B - 一种芯片封装方法 - Google Patents

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Abstract

本申请公开了一种芯片封装方法，包括：提供第一封装体，第一封装体中包含至少一个封装单元，每个封装单元包括相邻设置的第一主芯片和第二主芯片、以及塑封层；其中，第一主芯片和第二主芯片的功能面的信息传输区相邻设置，塑封层覆盖第一主芯片和第二主芯片的至少部分侧面；将连接芯片的功能面朝向第一主芯片和第二主芯片，且与第一主芯片和第二主芯片的信息传输区电连接；将连接芯片的非功能面朝向表面设置凹槽的封装基板，并使第一主芯片和第二主芯片的非信息传输区通过第一导电柱和第一焊料与封装基板电连接，其中，连接芯片至少部分位于凹槽内。本申请提供的芯片封装方法，能够降低封装成本，提高封装器件的性能。

Description

一种芯片封装方法
技术领域
本申请涉及半导体技术领域，特别是涉及一种芯片封装方法。
背景技术
现有的基于聚合物的2D封装技术是最基本、应用最广泛的封装形式，技术成熟，成本也较低，但是没有第三方向的连接，且线宽较大。近期发展起来的基于硅中介板的封装技术线宽较小，形成的封装器件的电性能和热传导性能均表现优异，但是成本较高，且硅材料脆性较高，导致封装器件的稳定性较低。因此，需要结合现有封装技术的优点，发展一种新的封装技术，能够降低成本，且形成的封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法，能够降低封装成本，提高封装器件的性能。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种芯片封装方法，包括：提供第一封装体，所述第一封装体中包含至少一个封装单元，每个所述封装单元包括相邻设置的第一主芯片和第二主芯片、以及塑封层；其中，所述第一主芯片和所述第二主芯片的功能面的信息传输区相邻设置，所述塑封层覆盖所述第一主芯片和所述第二主芯片的至少部分侧面；将连接芯片的功能面朝向所述第一主芯片和所述第二主芯片，且与所述第一主芯片和所述第二主芯片的所述信息传输区电连接；将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，其中，所述连接芯片至少部分位于所述凹槽内。
其中，提供第一封装体，包括：提供可移除的载板，所述载板上定义有至少一个区域；在每个所述区域黏贴所述第一主芯片和所述第二主芯片，且所述第一主芯片和所述第二主芯片的非功能面朝向所述载板；在所述载板设置有所述第一主芯片和所述第二主芯片的一侧形成所述塑封层，所述第一主芯片和所述第二主芯片的功能面从所述塑封层中露出；移除所述载板。
其中，所述塑封层的高度小于或等于所述第一主芯片和所述第二主芯片的最小厚度。
或者，提供第一封装体，包括：提供可移除的载板，所述载板上定义有至少一个区域；在每个所述区域黏贴所述第一主芯片和所述第二主芯片，且所述第一主芯片和所述第二主芯片的功能面朝向所述载板；在所述载板设置有所述第一主芯片和所述第二主芯片的一侧形成所述塑封层；移除所述载板。
其中，将连接芯片与所述第一主芯片和所述第二主芯片的信息传输区电连接，之前，包括：在所述第一主芯片和所述第二主芯片的位于非信息传输区的焊盘上形成所述第一导电柱，以及在所述第一主芯片和所述第二主芯片的位于信息传输区的焊盘上形成第二导电柱。
其中，所述第一导电柱的高度小于或等于所述第二导电柱的高度；所述连接芯片与所述第一主芯片和所述第二主芯片电连接之后，所述第一导电柱的高度小于所述连接芯片的非功能面与所述第一主芯片的功能面之间的距离。
其中，将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，之前，包括：在所述连接芯片的功能面与所述第一主芯片和所述第二主芯片之间形成第一底填胶。
其中，所述连接芯片的非功能面与所述凹槽的底部直接接触，或者，所述连接芯片的非功能面与所述凹槽的底部之间通过粘接层固定。
其中，所述将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，之后，包括：在所述塑封层和所述封装基板之间形成第二底填胶。
其中，所述第一封装体中包含至少两个所述封装单元，相邻所述封装单元的所述塑封层相互连接；所述将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过所述第一导电柱和所述第一焊料与所述封装基板电连接，之前，还包括：切割掉相邻所述封装单元之间的区域，以获得包含单个封装单元的封装器件。
本申请的有益效果是：区别于现有技术的情况，本申请提供的芯片封装方法对于主芯片的信号传输区和非信号传输区采用不同的连接方式：对于信号传输区，采用连接芯片连接两个主芯片，提高主芯片之间的信号传输速率，提高封装器件的性能；对于非信号传输区，采用普通的导电柱与封装基板连接，能够降低封装成本。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请芯片封装方法一实施方式的流程示意图；
图2为图1中步骤S101对应的一实施方式的结构示意图；
图3为图1中步骤S101对应的一实施方式的流程示意图；
图4a为图3中步骤S201对应的一实施方式的结构示意图；
图4b为图3中步骤S202对应的一实施方式的结构示意图；
图4c为图3中步骤S203对应的一实施方式的结构示意图；
图5为图1中步骤S101对应的另一实施方式的流程示意图；
图6a为图5中步骤S302对应的一实施方式的结构示意图；
图6b为图5中步骤S303对应的一实施方式的结构示意图；
图6c为图5中步骤S304对应的一实施方式的结构示意图；
图7为图1中步骤S102之前包括的步骤对应的一实施方式的结构示意图；
图8为图1中步骤S102对应的一实施方式的结构示意图；
图9为图1中步骤S102之后包括的步骤对应的一实施方式的结构示意图；
图10为图1中步骤S103对应的一实施方式的结构示意图；
图11为图1中步骤S103之后包括的步骤对应的一实施方式的结构示意图；
图12为本申请芯片封装方法所获得的封装器件一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1为本申请芯片封装方法一实施方式的流程示意图，该芯片封装方法包括如下步骤：
S101，提供第一封装体，第一封装体中包含至少一个封装单元，每个封装单元包括相邻设置的第一主芯片和第二主芯片、以及塑封层；其中，第一主芯片和第二主芯片的功能面的信息传输区相邻设置，塑封层覆盖第一主芯片和第二主芯片的至少部分侧面。
具体地，请参阅图2，图2为图1中步骤S101对应的一实施方式的结构示意图，图2中仅示意性画出第一封装体包含一个封装单元100的情况，封装单元100包括相邻设置的第一主芯片11和第二主芯片12、以及塑封层13；其中，第一主芯片11和第二主芯片12的功能面110和120的信息传输区200相邻设置，塑封层13覆盖第一主芯片11和第二主芯片12的至少部分侧面。图2中塑封层13覆盖第一主芯片11和第二主芯片12的部分侧面，使第一主芯片11和第二主芯片12处于半塑封状态，在其他实施方式中，塑封层13可以覆盖第一主芯片11和第二主芯片12的全部侧面。在本实施方式中，当第一封装体包含至少两个封装单元100时，相邻封装单元100的塑封层13之间可以相互连接，即第一封装体中的塑封层13为一个整体。
在一个实施方式中，请参阅图3，图3为图1中步骤S101对应的一实施方式的流程示意图，上述步骤S101具体包括：
S201，提供可移除的载板，载板上定义有至少一个区域。
具体地，请参阅图4a，图4a为图3中步骤S201对应的一实施方式的结构示意图。图中示意性地画出载板10上定义有一个区域，其中，载板10由金属、塑料等硬性材质形成。
S202，在每个区域黏贴第一主芯片和第二主芯片，且第一主芯片和第二主芯片的非功能面朝向载板。
具体地，请参阅图4b，图4b为图3中步骤S202对应的一实施方式的结构示意图。本实施方式中，在定义有一个区域的载板10上黏贴第一主芯片11和第二主芯片12，且第一主芯片11和第二主芯片12的非功能面111和121朝向载板10，第一主芯片11和第二主芯片12的信息传输区200相邻设置。具体可以通过双面胶等可剥离胶将第一主芯片11和第二主芯片12黏贴在载板10上。
S203，在载板设置有第一主芯片和第二主芯片的一侧形成塑封层，第一主芯片和第二主芯片的功能面从塑封层中露出。
具体地，请参阅图4c，图4c为图3中步骤S203对应的一实施方式的结构示意图。在载板10设置有第一主芯片11和第二主芯片12的一侧形成塑封层13，塑封层13覆盖第一主芯片11和第二主芯片12的部分侧面。塑封层13的高度小于或等于第一主芯片11和第二主芯片12的最小厚度，也就是说如果第一主芯片11和第二主芯片12的高度不一致，则塑封层12的高度小于第一主芯片11和第二主芯片12两者高度中的最小值，以使第一主芯片11和第二主芯片12的功能面110和120能够从塑封层13中露出。塑封层13的材质可以为环氧树脂等，可对第一主芯片11和第二主芯片12起到保护作用。
在进行上述步骤S203时，可以先在载板10一侧形成塑封层13，塑封层13覆盖第一主芯片11和第二主芯片12的功能面110和120；然后对塑封层13远离载板10的一侧表面进行研磨处理，以使得塑封层13的表面平整，并使第一主芯片11和第二主芯片12的功能面110和120从塑封层13中露出；还可以进一步进行选区研磨处理，使第一主芯片11和第二主芯片12的功能面110和120从塑封层13中露出，而且塑封层13覆盖第一主芯片11和第二主芯片12的部分侧面。
S204，移除载板。
具体可继续参阅图2，移除载板10之后，形成的第一封装体包含一个封装单元100，封装单元100包括相邻设置的第一主芯片11和第二主芯片12、以及塑封层13；其中，第一主芯片11和第二主芯片12的信息传输区200相邻设置，塑封层13覆盖第一主芯片11和第二主芯片12的部分侧面。
在另一实施方式中，请参阅图5，图5为图1中步骤S101对应的另一实施方式的流程示意图，上述步骤S101具体包括：
S301，提供可移除的载板，载板上定义有至少一个区域。
S302，在每个区域黏贴第一主芯片和第二主芯片，且第一主芯片和第二主芯片的功能面朝向载板。
具体地，请参阅图6a，图6a为图5中步骤S302对应的一实施方式的结构示意图。本实施方式中，在定义有一个区域的载板20上黏贴第一主芯片21和第二主芯片22，且第一主芯片21和第二主芯片22的功能面210和220朝向载板20，第一主芯片21和第二主芯片22的信息传输区500相邻设置。具体可以通过双面胶等可剥离胶将第一主芯片21和第二主芯片22黏贴在载板20上。
S303，在载板设置有第一主芯片和第二主芯片的一侧形成塑封层。
具体地，请参阅图6b，图6b为图5中步骤S303对应的一实施方式的结构示意图。在定义有一个区域的载板20上黏贴第一主芯片21和第二主芯片22之后，在载板20设置有第一主芯片21和第二主芯片22的一侧形成塑封层23。塑封层23覆盖第一主芯片21和第二主芯片22的至少部分侧面，图6b中示意性画出覆盖全部侧面的情况。第一主芯片21和第二主芯片22的非功能面211和221可以从塑封层23中露出，也可以被塑封层23覆盖。塑封层23的材质可以为环氧树脂等，可对第一主芯片21和第二主芯片22起到保护作用。
S304，移除载板。
具体地，请参阅图6c，图6c为图5中步骤S304对应的一实施方式的结构示意图。移除载板20之后，形成的第一封装体包含一个封装单元400，封装单元400包括相邻设置的第一主芯片21和第二主芯片22、以及塑封层23；其中，第一主芯片21和第二主芯片22的信息传输区500相邻设置，塑封层23覆盖第一主芯片21和第二主芯片22的侧面。
S102，将连接芯片的功能面朝向第一主芯片和第二主芯片，且与第一主芯片和第二主芯片的信息传输区电连接。
在步骤S102之后，本实施方式先执行以下步骤：在第一主芯片11和第二主芯片12的位于非信息传输区300的焊盘上形成第一导电柱14，以及在第一主芯片11和第二主芯片12的位于信息传输区200的焊盘上形成第二导电柱15。具体请参阅图7，图7为图1中步骤S102之前包括的步骤对应的一实施方式的结构示意图。形成第一导电柱14和第二导电柱15的时间点无先后限制，例如可以先形成第一导电柱14，也可以先形成第二导电柱15，优选同时形成第一导电柱14和第二导电柱15。第一导电柱14和第二导电柱15的材质为含铜的合金，其可通过电镀等方式形成。例如，可以先在塑封层13的表面形成图案化的掩膜层，掩膜层上设置有过孔，然后在过孔内形成第一导电柱14和第二导电柱15，最后去除掩膜层。
在另一实施方式中，可以先将如图6c所示的包含一个封装单元400的第一封装体整体翻转，使第一主芯片21和第二主芯片22的非功能面211和221朝下，便于后序形成第一导电柱14和第二导电柱15。
请参阅图8，图8为图1中步骤S102对应的一实施方式的结构示意图，形成第一导电柱14和第二导电柱15之后，再执行步骤S102，将连接芯片31的功能面310朝向第一主芯片11和第二主芯片12，且与第一主芯片11和第二主芯片12的信息传输区200电连接。此时，连接芯片31通过第二导电柱15与第一主芯片11和第二主芯片12的信息传输区200连接，连接芯片31的功能面310的焊盘位置处分别设置有第三导电柱32，第三导电柱32远离连接芯片31的一侧表面上设置有第二焊料33。在其他实施方式中，也可以在形成第二导电柱15之后，在第二导电柱15远离塑封层13的一侧表面上设置第二焊料。
本实施方式中，优选第一导电柱14的高度小于或等于第二导电柱15的高度，以使连接芯片31与第一主芯片11和第二主芯片12电连接之后，第一导电柱14的高度h1小于连接芯片31的非功能面311与第一主芯片11的功能面110之间的距离h2。在其他实施方式中，第一导电柱14的高度也可以大于第二导电柱15的高度，只要保证连接芯片31与第一主芯片11和第二主芯片12电连接之后，第一导电柱14的高度h1能够小于连接芯片31的非功能面311与第一主芯片11的功能面110之间的距离h2即可。
此外，上述第一主芯片11可以为CPU等，第二主芯片12可以为GPU等，一个第一主芯片11可以与至少一个第二主芯片12通过连接芯片31电连接。例如第一主芯片11的四个角部均设置有信息传输区焊盘，此时一个第一主芯片11对应的第二主芯片12的个数可以为四个，四个第二主芯片12的芯片类型可以相同或不同。
进一步地，请参阅图9，图9为图1中步骤S102之后包括的步骤对应的一实施方式的结构示意图。在上述步骤S102之后，在连接芯片31的功能面310与第一主芯片11和第二主芯片12之间形成第一底填胶34。第一底填胶34可以对第二导电柱15、第三导电柱32和第二焊料33起保护作用，使第一封装体与连接芯片31的连接更加稳固。
S103，将连接芯片的非功能面朝向表面设置凹槽的封装基板，并使第一主芯片和第二主芯片的非信息传输区通过第一导电柱和第一焊料与封装基板电连接，其中，连接芯片至少部分位于凹槽内。
具体地，请结合图9参阅图10，图10为图1中步骤S103对应的一实施方式的结构示意图，在形成第一底填胶34之后，将连接芯片31的非功能面311朝向表面设置凹槽的封装基板700，并使第一主芯片11和第二主芯片12的非信息传输区300通过第一导电柱14和第一焊料35与封装基板700电连接，其中，连接芯片31至少部分位于凹槽内。图10示意性画出连接芯片31全部位于凹槽内的情况，在其他实施方式中，连接芯片31可以只有部分位于凹槽内，例如使第一导电柱14的高度大于第二导电柱15的高度，两者高度差为连接芯片31的厚度的一部分，则连接芯片31只有部分位于凹槽内。连接芯片31全部位于凹槽内时，连接芯片31的非功能面311与凹槽的底部可以直接接触，也可以与凹槽的底部之间通过粘接层固定。
其中，在上述步骤S103之前，可以在第一导电柱14远离塑封层13的一侧表面上形成第一焊料35；或者，在封装基板700设置凹槽的一侧表面上形成第一焊料35，使第一焊料35设置在凹槽外围，然后整体翻转，使连接芯片31的非功能面311向下朝向封装基板700，且使第一主芯片11和第二主芯片12能够通过第一导电柱14和第一焊料35与封装基板700电连接。
进一步地，请参阅图11，图11为图1中步骤S103之后包括的步骤对应的一实施方式的结构示意图。在上述步骤S103之后，在塑封层13和封装基板700之间形成第二底填胶36。第二底填胶36可以对第一导电柱14、第二导电柱15、第三导电柱32和连接芯片31起保护作用，使第一封装体与连接芯片31和封装基板700的连接更加稳固。
在另一实施方式中，请结合图10参阅图12，图12为本申请芯片封装方法所获得的封装器件一实施方式的结构示意图，第一封装体中包含至少两个封装单元100，每个封装单元100包括相邻设置的第一主芯片11和第二主芯片12、以及塑封层13，相邻封装单元100的塑封层13相互连接，即塑封层13连续覆盖所有封装单元100；将连接芯片31的非功能面311朝向表面设置凹槽的封装基板，并使第一主芯片11和第二主芯片12的非信息传输区300通过第一导电柱14和第一焊料35与封装基板电连接之前，还包括：切割掉相邻封装单元100之间的区域，例如，沿图中虚线800进行切割，以获得包含单个封装单元100的封装器件。图12示意性画出第一封装体包含两个封装单元100的情况，形成第一封装体之后，切割掉相邻封装单元100之间的区域之前，将连接芯片31的功能面310与第一主芯片11和第二主芯片12电连接，然后形成第一底填胶34。切割掉相邻封装单元100之间的区域之后，再执行步骤S103，将封装器件整体翻转，使连接芯片31的非功能面311朝向表面设置凹槽的封装基板，使连接芯片31位于凹槽内，并使第一主芯片11和第二主芯片12的非信息传输区300通过第一导电柱14和第一焊料35与封装基板电连接。
本实施方式可以在晶圆级别上获取第一封装体，能够提高封装效率，而且最后形成的封装器件中，两个主芯片的信号传输区采用连接芯片进行连接，能够提高主芯片之间的信号传输速率，提高封装器件的性能；主芯片的非信号传输区则采用普通的导电柱与封装基板连接，能够降低封装成本。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (5)

1.一种芯片封装方法，其特征在于，所述芯片封装方法包括：
提供第一封装体，所述第一封装体中包含至少一个封装单元，每个所述封装单元包括相邻设置的第一主芯片和第二主芯片、以及塑封层；其中，所述第一主芯片和所述第二主芯片的功能面的信息传输区相邻设置，所述塑封层覆盖所述第一主芯片和所述第二主芯片的至少部分侧面；
在所述第一主芯片和所述第二主芯片的位于非信息传输区的焊盘上形成第一导电柱，以及在所述第一主芯片和所述第二主芯片的位于信息传输区的焊盘上形成第二导电柱；所述第一导电柱的高度小于或等于所述第二导电柱的高度；
将连接芯片的功能面朝向所述第一主芯片和所述第二主芯片，且通过第二导电柱与所述第一主芯片和所述第二主芯片的所述信息传输区电连接；
所述第一导电柱的高度小于所述连接芯片的非功能面与所述第一主芯片的功能面之间的距离；
将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，其中，所述连接芯片至少部分位于所述凹槽内；
其中，所述提供第一封装体，包括：
提供可移除的载板，所述载板上定义有至少一个区域；
在每个所述区域黏贴所述第一主芯片和所述第二主芯片，且所述第一主芯片和所述第二主芯片的非功能面朝向所述载板；
在所述载板设置有所述第一主芯片和所述第二主芯片的一侧形成所述塑封层，所述第一主芯片和所述第二主芯片的功能面从所述塑封层中露出；其中，当所述第一主芯片和所述第二主芯片的高度不一致时，所述塑封层的高度小于或等于所述第一主芯片和所述第二主芯片的最小厚度；
移除所述载板。
2.根据权利要求1所述的芯片封装方法，其特征在于，所述将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，之前，包括：
在所述连接芯片的功能面与所述第一主芯片和所述第二主芯片之间形成第一底填胶。
3.根据权利要求1所述的芯片封装方法，其特征在于，
所述连接芯片的非功能面与所述凹槽的底部直接接触，或者，所述连接芯片的非功能面与所述凹槽的底部之间通过粘接层固定。
4.根据权利要求1所述的芯片封装方法，其特征在于，所述将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过第一导电柱和第一焊料与所述封装基板电连接，之后，包括：
在所述塑封层和所述封装基板之间形成第二底填胶。
5.根据权利要求1所述的芯片封装方法，其特征在于，
所述第一封装体中包含至少两个所述封装单元，相邻所述封装单元的所述塑封层相互连接；
所述将所述连接芯片的非功能面朝向表面设置凹槽的封装基板，并使所述第一主芯片和所述第二主芯片的非信息传输区通过所述第一导电柱和所述第一焊料与所述封装基板电连接，之前，还包括：切割掉相邻所述封装单元之间的区域，以获得包含单个封装单元的封装器件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
CN105355569A (zh) * 2015-11-05 2016-02-24 南通富士通微电子股份有限公司 封装方法
CN108292654A (zh) * 2015-12-11 2018-07-17 英特尔公司 具有利用嵌入微电子衬底中的微电子桥连接的多个微电子器件的微电子结构
TWI652778B (zh) * 2016-01-27 2019-03-01 艾馬克科技公司 半導體封裝以及其製造方法
CN110197793A (zh) * 2018-02-24 2019-09-03 华为技术有限公司 一种芯片及封装方法

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