KR20140141474A - 반도체 장치 - Google Patents

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KR20140141474A
KR20140141474A KR20140063244A KR20140063244A KR20140141474A KR 20140141474 A KR20140141474 A KR 20140141474A KR 20140063244 A KR20140063244 A KR 20140063244A KR 20140063244 A KR20140063244 A KR 20140063244A KR 20140141474 A KR20140141474 A KR 20140141474A
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terminal
substrate
exposed
exposed surface
base material
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KR20140063244A
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겐지 오야찌
다마끼 와다
유이찌 모리나가
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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    • H01L2924/181—Encapsulation
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    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Abstract

본 발명의 과제는, 반도체 장치의 신뢰성을 향상시키는 것이다.
반도체 장치(PKG)는, 관통 구멍(SH)을 갖는 절연성의 기재(BS)와, 기재(BS)의 하면(BSb)에 형성된 단자(TE)와, 기재의 상면(BSa) 상에 페이스 업으로 탑재된 반도체 칩(CP)을 갖고 있다. 또한, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)과 반도체 칩(CP)의 패드(PD)를 전기적으로 접속하는 와이어(BW) 등의 도전성 부재와, 그 도전성 부재, 기재(BS)의 관통 구멍(SH)의 내부 및 반도체 칩(CP)을 밀봉하는 밀봉체(MR)를 갖고 있다. 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)은, 와이어(BW) 등의 도전성 부재가 접합되는 접합부 이외의 영역에 앵커 수단이 설치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 예를 들어 반도체 칩을 포함하는 반도체 장치에 적절하게 이용할 수 있는 것이다.
카드 본체에 반도체 장치를 내장함으로써, 외부와의 데이터 통신이 가능한 IC 카드를 얻는 기술이 있다.
일본 특허 공개 제2011-210936호 공보(특허문헌 1)에는, IC 카드에 내장되는 반도체 장치에 관한 기술이 기재되어 있다.
일본 특허 공개 제2011-210936호 공보
예를 들어 상기 특허문헌 1과 같이, 테이프를 포함하는 기재 상에 반도체 칩을 탑재한 반도체 장치, 소위 COT(Chip On Tape) 패키지에서는, 기재에 형성된 관통 구멍을 통하여 기재의 이면에 형성된 단자의 표면(기재의 관통 구멍으로부터 노출되는 면)에 도전성 부재(상기 특허문헌 1에서는, 와이어)를 접속하고, 또한, 반도체 칩과 도전성 부재를 수지(밀봉체)로 밀봉하고 있다.
그러나, 단자의 표면과 수지의 밀착성은 낮기 때문에, 단자의 표면에서의 도전성 부재의 접합부(본딩 영역)에 큰 부하(응력, 손상)가 가해지면, 이 접합부에서 전기 특성이 변화해버린다(단선에 이르는 경우도 있음).
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
일 실시 형태에 의하면, 반도체 장치는, 관통 구멍을 갖는 절연성의 기재와, 상기 기재의 한쪽의 주면에 형성된 외부 단자와, 상기 기재의 다른 쪽의 주면 상에 페이스 업으로 탑재된 반도체 칩을 갖고 있다. 반도체 장치는, 상기 외부 단자 중 상기 기재의 상기 관통 구멍으로부터 노출되는 노출면과 상기 반도체 칩의 상기 패드를 전기적으로 접속하는 도전성 부재를 갖고, 상기 도전성 부재, 상기 기재의 상기 관통 구멍의 내부 및 상기 반도체 칩을 밀봉하는 밀봉체를 갖고 있다. 상기 노출면 중, 상기 도전성 부재가 접합되는 접합부 이외의 영역에 앵커 수단이 설치되어 있다.
또한, 일 실시 형태에 의하면, 반도체 장치는, 관통 구멍을 갖는 절연성의 기재와, 상기 기재의 한쪽의 주면에 형성된 외부 단자와, 상기 기재의 다른 쪽의 주면 상에 페이스 업으로 탑재된 반도체 칩을 갖고 있다. 반도체 장치는, 상기 외부 단자 중 상기 기재의 상기 관통 구멍으로부터 노출되는 노출면과 상기 반도체 칩의 상기 패드를 전기적으로 접속하는 도전성 부재를 갖고, 상기 도전성 부재, 상기 기재의 상기 관통 구멍의 내부 및 상기 반도체 칩을 밀봉하는 밀봉체를 갖고 있다. 상기 노출면은, 제1 영역과, 상기 제1 영역보다도 표면 조도가 큰 제2 영역을 갖고, 상기 도전성 부재는 상기 제1 영역에 접합되어 있다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 일 실시 형태의 반도체 장치의 평면도이다.
도 2는 일 실시 형태의 반도체 장치의 평면도이다.
도 3은 일 실시 형태의 반도체 장치의 평면 투시도이다.
도 4는 일 실시 형태의 반도체 장치의 단면도이다.
도 5는 일 실시 형태의 반도체 장치의 부분 확대 단면도이다.
도 6은 일 실시 형태의 반도체 장치의 부분 확대 평면 투시도이다.
도 7은 일 실시 형태의 반도체 장치의 부분 확대 단면도이다.
도 8은 일 실시 형태의 IC 카드의 평면도이다.
도 9는 일 실시 형태의 IC 카드의 평면도이다.
도 10은 일 실시 형태의 IC 카드의 부분 확대 단면도이다.
도 11은 일 실시 형태의 반도체 장치의 제조 공정을 나타내는 제조 프로세스 흐름도이다.
도 12는 일 실시 형태의 반도체 장치(특히, 기판)의 제조 공정을 나타내는 제조 프로세스 흐름도이다.
도 13은 기판의 제조 공정을 도시하는 단면도이다.
도 14는 기판의 제조 공정을 도시하는 단면도이다.
도 15는 기판의 제조 공정을 도시하는 단면도이다.
도 16은 기판의 제조 공정을 도시하는 단면도이다.
도 17은 기판의 제조 공정을 도시하는 단면도이다.
도 18은 기판의 제조 공정을 도시하는 단면도이다.
도 19는 기판의 제조 공정을 도시하는 단면도이다.
도 20은 기판의 제조 공정을 도시하는 단면도이다.
도 21은 기판의 제조 공정을 도시하는 단면도이다.
도 22는 기판의 제조 공정을 도시하는 단면도이다.
도 23은 기판의 제조 공정을 도시하는 단면도이다.
도 24는 기판의 제조 공정을 도시하는 단면도이다.
도 25는 기판의 제조 공정을 도시하는 단면도이다.
도 26은 기판의 상면측을 도시하는 평면도이다.
도 27은 기판의 하면측을 도시하는 평면도이다.
도 28은 도 26의 일부를 확대한 부분 확대 평면도이다.
도 29는 도 28의 A3-A3선의 위치에서의 단면도이다.
도 30은 다이 본딩 공정을 행한 후의 기판의 상면측을 도시하는 평면도이다.
도 31은 도 30의 일부를 확대한 부분 확대 평면도이다.
도 32는 도 31의 A3-A3선의 위치에서의 단면도이다.
도 33은 와이어 본딩 공정을 행한 후의 기판의 상면측을 도시하는 평면도이다.
도 34는 도 33의 일부를 확대한 부분 확대 평면도이다.
도 35는 도 34의 A3-A3선의 위치에서의 단면도이다.
도 36은 스터드 범프를 형성하는 방법을 설명하는 설명도이다.
도 37은 스터드 범프를 형성하는 방법을 설명하는 설명도이다.
도 38은 스터드 범프를 형성하는 방법을 설명하는 설명도이다.
도 39는 역 본딩의 방법을 설명하는 설명도이다.
도 40은 역 본딩의 방법을 설명하는 설명도이다.
도 41은 수지 밀봉 공정을 행한 후의 기판의 상면측을 도시하는 평면도이다.
도 42는 도 41의 일부를 확대한 부분 확대 평면도이다.
도 43은 도 42의 A3-A3선의 위치에서의 단면도이다.
도 44는 트랜스퍼 몰드 방식을 채용한 수지 밀봉 공정의 설명도이다.
도 45는 IC 카드의 제조 공정을 도시하는 단면도이다.
도 46은 IC 카드의 제조 공정을 도시하는 단면도이다.
도 47은 IC 카드의 제조 공정을 도시하는 단면도이다.
도 48은 IC 카드의 제조 공정을 도시하는 단면도이다.
도 49는 단자의 노출면에 형성된 스터드 범프를 모식적으로 도시하는 단면도이다.
도 50은 기재의 관통 구멍으로부터 노출되는 단자의 노출면을 도시하는 평면도이다.
도 51은 제1 변형예의 반도체 장치의 단면도이다.
도 52는 제1 변형예의 반도체 장치의 부분 확대 단면도이다.
도 53은 제2 변형예의 반도체 장치의 부분 확대 단면도이다.
도 54는 다른 실시 형태의 반도체 장치의 설명도이다.
도 55는 다른 실시 형태의 반도체 장치의 설명도이다.
도 56은 기판의 제조 공정을 도시하는 단면도이다.
도 57은 기판의 제조 공정을 도시하는 단면도이다.
도 58은 기판의 제조 공정을 도시하는 단면도이다.
도 59는 기판의 제조 공정을 도시하는 단면도이다.
도 60은 기판의 제조 공정을 도시하는 단면도이다.
도 61은 다른 실시 형태의 반도체 장치의 설명도이다.
도 62는 다른 실시 형태의 반도체 장치의 설명도이다.
도 63은 기판의 제조 공정을 도시하는 단면도이다.
도 64는 기판의 제조 공정을 도시하는 단면도이다.
도 65는 기판의 제조 공정을 도시하는 단면도이다.
도 66은 기판의 제조 공정을 도시하는 단면도이다.
도 67은 기판의 제조 공정을 도시하는 단면도이다.
도 68은 기판의 제조 공정을 도시하는 단면도이다.
도 69는 기판의 제조 공정을 도시하는 단면도이다.
도 70은 기판의 제조 공정을 도시하는 단면도이다.
도 71은 다른 실시 형태의 반도체 장치의 평면 투시도이다.
도 72는 기판의 제조 공정을 도시하는 단면도이다.
도 73은 기판의 제조 공정을 도시하는 단면도이다.
도 74는 기판의 제조 공정을 도시하는 단면도이다.
도 75는 기판의 제조 공정을 도시하는 단면도이다.
도 76은 기판의 제조 공정을 도시하는 단면도이다.
도 77는 기판의 제조 공정을 도시하는 단면도이다.
도 78은 기판의 제조 공정을 도시하는 단면도이다.
도 79는 기판의 제조 공정을 도시하는 단면도이다.
도 80은 기판의 제조 공정을 도시하는 단면도이다.
도 81은 기판의 제조 공정을 도시하는 단면도이다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 그것들은 서로 무관계인 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급할 경우, 특히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되지 않으며, 특정한 수 이상이어도 이하이어도 된다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특히 필요할 때 이외는 동일 또는 동일한 부분의 설명을 원칙으로 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도이어도 도면을 보기 쉽게 하기 위하여 해칭을 생략하는 경우도 있다. 또한, 평면도이어도 도면을 보기 쉽게 하기 위하여 해칭을 붙이는 경우도 있다.
(실시 형태1)
<반도체 장치의 구조에 대해서>
도 1 내지 도 3은 본 실시 형태의 반도체 장치(PKG)의 평면도이며, 도 4는 반도체 장치의 PKG의 단면도이며, 도 5는 반도체 장치의 PKG의 부분 확대 단면도이며, 도 6은 반도체 장치의 PKG의 부분 확대 평면도이며, 도 7은 반도체 장치의 PKG의 부분 확대 단면도이다.
도 1 내지 도 3 중, 도 1은 반도체 장치(PKG)의 상면측의 평면도(즉, 상면도)가 도시되어 있고, 도 2는 반도체 장치(PKG)의 하면측의 평면도(즉, 하면도)가 도시되어 있다. 도 3은, 반도체 장치(PKG)의 상면측의 평면도(즉, 상면도)이지만, 밀봉체(MR)를 투시한 평면 투시도가 도시되어 있다. 또한, 도 3에서는, 각 부재의 평면적인 위치 관계를 이해하기 쉽게 하기 위해서, 밀봉체(MR)의 외형 위치를 이점쇄선으로 나타내고, 또한, 기판(CB)의 하면(CBb)에 형성된 단자(TE)의 외형 위치를 점선으로 나타내고 있다. 또한, 도 4는, 도 2의 A1-A1선에서의 단면도에 거의 대응하고 있다. 도 5는, 도 4에 있어서, 점선으로 둘러싸인 영역RG1의 확대도가 도시되어 있다. 도 6은, 도 3에 있어서, 일점 쇄선으로 둘러싸인 영역RG3의 확대도가 도시되어 있고, 도 3과 마찬가지로 밀봉체(MR)를 투시한 평면 투시도이다. 도 7은, 도 4에 있어서, 점선으로 둘러싸인 영역RG2의 확대도가 도시되어 있다.
도 1 내지 도 7에 도시되어 있는 본 실시 형태의 반도체 장치(PKG)는, 반도체 패키지 형태의 반도체 장치이다.
도 1 내지 도 7에 도시한 바와 같이, 본 실시 형태의 반도체 장치(PKG)는, 기판(CB)과, 기판(CB)의 상면(CBa) 상에 탑재(배치)된 반도체 칩(CP)과, 기판(CB)의 하면(CBb)에 형성된 단자(TE)와, 반도체 칩(CP)의 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하는 도전성 부재(도전성 접속 부재, 여기에서는 와이어(BW))와, 반도체 칩(CP) 및 와이어(BW)를 밀봉하는 밀봉체(MR)를 갖고 있다.
우선, 반도체 장치(PKG)의 반도체 칩(CP)에 대해서 구체적으로 설명한다.
반도체 칩(CP)은, 그 두께와 교차하는 평면 형상이 대략 직사각형(사각형)이며, 예를 들어 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)의 주면에 여러가지 반도체 소자 또는 반도체 집적 회로 등을 형성한 후, 다이싱 등에 의해 반도체 기판을 각 반도체 칩으로 분리하여 제조한 것이다. 반도체 칩(CP)의 평면 형상은 대략 직사각형이지만, 직사각형의 코너부를 밀어버린 형상 또는 직사각형의 코너부를 라운딩한 형상으로 할 수도 있다.
반도체 칩(CP)은, 반도체 소자 형성측의 주면인 표면(주면)(CPa)과, 표면(CPa)과는 반대측의 주면인 이면(CPb)을 갖고 있으며, 반도체 칩(CP)의 표면(CPa)에는, 복수의 패드(본딩 패드, 패드 전극, 전극 패드, 단자)(PD)가 형성되어 있다(도 3 및 도 4 참조). 따라서, 반도체 칩(CP)에 있어서, 패드(PD)가 형성된 측의 주면이 반도체 칩(CP)의 표면(CPa)이 되고, 그것과는 반대측의 주면이 반도체 칩(CP)의 이면(CPb)이 된다.
반도체 칩(CP)의 각 패드(PD)는, 반도체 칩(CP)의 내부 또는 표층 부분에 형성된 반도체 소자 또는 반도체 집적 회로에, 반도체 칩(CP)의 내부 배선(도시하지 않음) 등을 통하여 전기적으로 접속되어 있다. 반도체 칩(CP) 내에 형성된 회로(반도체 집적 회로)로서는, 예를 들어 데이터를 기억하는 메모리 회로나, 데이터를 연산 처리하는 연산 회로 등을 예시할 수 있다. 패드(PD)는, 반도체 칩(CP)의 표면(CPa)의 주변부(주연부)에 설치되어 있다.
또한, 반도체 칩(CP)의 표면(CPa)측의 최표면(최상층)에는, 표면 보호용의 절연막(보호 절연막)으로서 패시베이션막(PV)(도 7 참조)이 형성되어 있지만, 복수의 패드(PD) 각각의 표면은, 이 패시베이션막(PV)에 형성된 개구부에 있어서, 패시베이션막으로부터 노출되어 있다. 이로 인해, 반도체 칩(CP)의 표면(CPa)의 패드(PD)에 대하여 도전성 접속 부재(패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 부재, 여기에서는 와이어(BW))를 접속할 수 있다. 패시베이션막(PV)은, 그 형성을 생략하는 경우도 있을 수 있다. 패드(PD)는, 예를 들어 알루미늄(Al)막 등의 금속 막을 포함하지만, 이 알루미늄막 상에 도금막(PD1)(도 7 참조)을 형성하여 패드(PD)의 최표면을 이 도금막(PD1)으로 형성할 수도 있다. 이 도금막(PD1)은, 패드(PD)의 일부로 간주할 수도 있다. 도금막(PD1)은, 예를 들어 니켈(Ni)막과, 상기 니켈막 상의 금(Au)막과의 적층막으로 할 수 있고, 이 경우, 금막(금 도금막)이 패드(PD)의 최표면을 형성한다. 또한, 본 실시 형태에서는, 반도체 칩(CP)의 표면(CPa)은, 반도체 칩(CP)에 있어서, 패드(PD)가 형성된 면(주면)이며, 패드(PD)가 형성되는 하지의 절연막의 상면에 대응하고 있다.
기판(CB)은, 반도체 칩(CP)이 탑재되는 측의 주면인 상면(CBa)과, 상면(CBa)과는 반대측의 주면인 하면(CBb)을 갖고 있으며, 반도체 장치(PKG)에 있어서, 반도체 칩(CP)은 기판(CB)의 상면(CBa)에 탑재되어 있다(도 4 참조). 즉, 반도체 칩(CP)은, 반도체 칩(CP)의 이면(CPb)이 기판(CB)의 상면(CBa)에 대향하는 방향에서, 접합재(다이 본드재, 접착재, 접착층)(DB)를 통하여 기판(CB)의 상면(CBa)에 탑재(실장)되어 있다. 따라서, 반도체 칩(CP)은 기판(CB)의 상면(CBa)에 페이스 업 본딩되어 있다.
반도체 칩(CP)은, 다이 본드재인 접합재(DB)를 통하여 기판(CB)의 상면(CBa)(구체적으로는 기재(BS)의 상면(BSa))에 탑재되어 고정되어 있다. 이 접합재(DB)는, 기판(CB)의 상면(CBa)에 반도체 칩(CP)을 확실히 고정할 수 있는 것이면 특별히 한정되지 않지만, 예를 들어 에폭시계의 열경화성 수지 등을 사용할 수 있다.
또한, 반도체 칩(CP)은, 반도체 칩(CP)의 평면 형상의 각 변이, 기판(CB)(기재(BS))의 평면 형상의 각자 변을 따르도록, 기판(CB)의 상면(CBa) 상(즉, 기재(BS)의 상면(BSa) 상)에 접합재(DB)를 통하여 탑재되어 있다(도 3 및 도 4 참조). 반도체 칩(CP)의 표면(CPa)에는 복수의 패드(PD)가 형성되어 있지만, 이들 복수의 패드(PD)는, 반도체 칩(CP)의 표면(CPa)에 있어서, 변을 따라 주연부측에 배치되어 있다.
이어서, 반도체 장치(PKG)의 기판(CB)에 대해서 구체적으로 설명한다.
기판(CB)은, 기판(CB)의 베이스가 되는 절연층인 절연성의 기재(기재층, 베이스 필름, 기판)(BS)와, 기재(BS)의 하면(BSb)에 각각 접착층(접착재층)(SE)을 통하여 접착(접합)되어 고정된 복수의 단자(전극, 외부 단자, 금속 패턴)(TE)를 갖고 있다(도 4 및 도 5 참조). 단자(TE)는, 반도체 장치(PKG)의 외부 단자(외부 접속용 단자)로서 기능하는 것이다. 단자(TE)는 도전성을 갖고 있으며, 바람직하게는 금속 재료를 포함한다. 기재(BS)는 절연성을 갖고 있으며, 예를 들어 유리 에폭시계의 수지 기판이다. 예를 들어, 유리 섬유에 에폭시계의 수지를 함침시킨 유리 에폭시 기판을, 기재(BS)로서 사용할 수 있다.
기재(BS)의 두께는 얇으며, 예를 들어 반도체 칩(CP)의 두께보다도 얇아져 있다. 기재(BS)와 같이 얇게 형성된 기재는, 반도체 장치(PKG)의 조립 공정에 있어서, 테이프 형상으로 형성한 상태로 취급하므로, 테이프 기재라고 불린다. 또한, 테이프 기재인 기재(BS) 상에 반도체 칩(CP)을 탑재한 반도체 장치(PKG)와 같은 반도체 패키지는, COT(Chip on Tape) 패키지라고 불린다. 단, 도 1 내지 도 7의 반도체 장치(PKG)에 있어서는, 기재(BS)는 테이프 형상의 기재를 절단한 후의 상태로 되어 있다.
기재(BS)는, 서로 반대측에 위치하는 2개의 주면인 상면(칩 탑재면)(BSa)과 하면(단자면, 단자 형성면)(BSb)을 갖고 있다. 기재(BS)의 상면(BSa)이 기판(CB)의 상면(CBa)을 형성하고 있다. 즉, 기재(BS)는, 기판(CB)에 있어서, 상측에 배치되는 부재이므로, 기재(BS)의 상면(BSa)은 기판(CB)의 상면(CBa)과 동일면이다. 반도체 칩(CP)의 이면(CPb)이 기재(BS)의 상면(BSa)에 대향하는 방향에서, 기재(BS)의 상면(BSa) 상에(접합재(DB)를 통하여) 반도체 칩(CP)이 탑재되어 있다. 또한, 기재(BS)의 하면(BSb)에 복수의 단자(TE)가 접착층(SE)을 통하여 접착되어 있다. 이로 인해, 기재(BS)의 하면(BSb)과, 기재(BS)의 하면(BSb)에 접착된 복수의 단자(TE)가, 기판(CB)의 하면(CBb)을 형성하고 있다. 기재(BS)의 하면(BSb)에 복수의 단자(TE)가 접착층(SE)을 통하여 접착됨으로써, 기판(CB)의 하면(CBb)측에 복수의 단자(TE)가 설치되어 있다.
기재(BS)는(따라서, 기판(CB)도), 그 두께와 교차하는 평면 형상은, 예를 들어 대략 직사각형(사각형)이지만, 직사각형의 코너부를 밀어버린 형상 또는 직사각형의 코너부를 라운딩한 형상으로 할 수도 있다. 도 1 내지 도 3에서는, 기재(BS)의 평면 형상은(따라서, 기판(CB)의 평면 형상도), 직사각형(사각형)의 코너부를 라운딩한 형상(즉, 코너부를 원호 형상으로 한 형상)으로 하고 있다. 즉, 후술하는 코너부(CN1, CN2, CN3, CN4)는 각각 원호 형상으로 되어 있다.
기재(BS)에는, 복수의 관통 구멍(개구부, 본딩 홀, 접속용 구멍, 스루 홀)(SH)이 형성되어 있고, 각 관통 구멍(SH)은, 기재(BS)의 상면(BSa) 및 하면(BSb)의 한쪽부터 다른 쪽까지 관통하고 있다(도 3 내지 도 6 참조).
관통 구멍(SH)은, 단자(TE)와 도전성 접속 부재(패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 부재, 여기에서는 와이어(BW))를 접합하기 위하여 단자(TE)의 일부(즉, 노출면(EX))를 기재(BS)로부터 노출시키기 위한 구멍이다. 이로 인해, 관통 구멍(SH)은, 복수의 단자(TE) 각각에 대하여 형성되어 있다(도 3 참조). 즉, 기판(CB)은 복수의 단자(TE)를 갖고 있지만, 각 단자(TE)에 대하여, 그 단자(TE)의 일부(노출면(EX))를 노출하는 관통 구멍(SH)이 형성되어 있다.
각 관통 구멍(SH)은, 각 단자(TE)와 평면에서 볼 때(즉, 기재(BS)의 상면(BSa)에 대략 평행한 평면에서 보았을 때) 겹치는 위치에 형성되어 있다. 즉, 기재(BS)에 있어서, 기재(BS)의 하면(BSb)에 접착된 복수의 단자(TE) 각각에 대하여, 그 단자(TE)와 평면에서 볼 때 겹치는 위치에 관통 구멍(SH)이 형성되어 있다. 관통 구멍(SH)의 평면 치수(평면적)는 단자의 평면 치수(평면적)보다도 작고, 평면에서 볼 때, 각 관통 구멍(SH)은 각 단자(TE)에 내포되어 있다. 관통 구멍(SH)의 평면 형상은, 예를 들어 원 형상으로 할 수 있고, 그 경우의 관통 구멍(SH)의 형상은 대략 원기둥 형상이 된다. 관통 구멍(SH)의 직경은, 예를 들어 0.7mm 정도를 예시할 수 있다.
단, 관통 구멍(SH)은, 기재(BS)를 관통하고 있지만, 단자(TE)는 관통하고 있지 않다. 이로 인해, 밀봉체(MR)를 투시하여 기판(CB)을 상면(CBa)측에서 보면, 각 단자(TE)는, 일부가 관통 구멍(SH)으로부터 노출되어 있다. 즉, 단자(TE)는 기재(BS)의 하면(BSb)측에 형성되지만, 기재(BS)에는, 기재(BS)의 상면(BSa) 및 하면(BSb)의 한쪽부터 다른 쪽까지 관통하는 관통 구멍(SH)이 형성되어 있고, 단자(TE)의 일부(즉, 노출면(EX))는, 기재(BS)에 형성된 관통 구멍(SH)으로부터 노출되어 있는 것이다. 여기서, 단자(TE) 중, 관통 구멍(SH)으로부터 노출되는 부분(면)을 노출면(노출부, 표면, 본딩면)(EX)이라고 칭하기로 한다.
또한, 단자(TE)의 노출면(EX)은, 기재(BS)에 형성된 관통 구멍(SH)으로부터 노출되어 있지만, 이것은, 기재(BS)로 덮이지 않고 기재(BS)로부터 노출되어 있는 것을 의미하고 있다. 실제로는, 관통 구멍(SH) 내는 밀봉체(MR)로 밀봉되어 있고, 관통 구멍(SH)은 밀봉체(MR)를 구성하는 재료로 채워져 있으므로, 관통 구멍(SH)으로부터 노출된 부분의 단자(TE)(즉, 노출면(EX))는, 밀봉체(MR)로 덮인 상태로 되어 있다. 이로 인해, 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)은, 단자(TE)의 기재(BS)에 대향하는 측의 면(기재 대향면(TEa)) 중, 기재(BS)로 덮이지 않고 관통 구멍(SH)에서 기재(BS)로부터 노출된 부분(면)에 대응하고 있다.
반도체 칩(CP)의 표면(CPa)의 복수의 패드(PD)와 기판(CB)의 복수의 단자(TE)는, 복수의 도전성 부재(예를 들어, 복수의 와이어(BW))를 통하여 각각 전기적으로 접속되어 있다(도 3 내지 도 7 참조). 와이어(BW)는, 반도체 칩(CP)의 패드(PD)와 기판(CB)의 단자(TE)의 사이를 전기적으로 접속하는 도전성 부재(도전성 접속 부재)로서 기능할 수 있다.
또한, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 부재를, 이하에서는 도전성 접속 부재라고 칭하기로 한다. 도전성 접속 부재(즉, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 부재)로서는, 예를 들어 와이어(BW)를 적절하게 사용할 수 있고, 도 3 내지 도 7에서는, 도전성 접속 부재로서 와이어(BW)를 사용한 경우가 도시되어 있다.
와이어(본딩 와이어)(BW)는 금속선을 포함하고, 예를 들어 금(Au) 선을 포함하는 금 와이어를 적절하게 사용할 수 있다. 다른 형태로서, 와이어(BW)의 재료로서, 구리(Cu)를 주성분으로 하는 재료(금속 재료)를 사용할 수도 있고, 구리(Cu) 선을 포함하는 구리 와이어를 와이어(BW)로서 사용할 수도 있다.
와이어(BW)는, 한쪽의 단부가 반도체 칩(CP)의 표면(CPa)의 패드(PD)에 접속되고, 다른 쪽의 단부가 기재(BS)의 관통 구멍(SH)로부터 노출되는 단자(TE)의 노출면(EX)에 접속되어 있다. 즉, 반도체 칩(CP)의 표면(CPa)의 복수의 패드(PD)와 기판(CB)의 복수의 단자(TE)가 복수의 와이어(BW)를 통하여 각각 전기적으로 접속되어 있지만, 각 단자(TE)에 있어서, 와이어(BW)가 접속되는 것은, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)이다. 즉, 관통 구멍(SH)에 와이어(BW)를 통과시켜서 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에 와이어(BW)를 접합함으로써, 단자(TE)와 와이어(BW)를 전기적으로 접속하고 있다. 기재(BS)에 관통 구멍(SH)을 설치하여 관통 구멍(SH)으로부터 단자(TE)의 노출면(EX)을 노출시킴으로써, 기판(CB)의 상면(CBa)(즉, 기재(BS)의 상면(BSa)) 상에 탑재된 반도체 칩(CP)의 패드(PD)와, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)을, 기판(CB)의 상면(CBa)측에서 와이어(BW) 등의 도전성 접속 부재로 연결하여 전기적으로 접속할 수 있다.
단자(TE)는 기재(BS)의 하면(BSb)에 형성되어 있지만, 이 단자(TE)는, 기재(BS)의 하면(BSb)과 대향하는 측의 주면인 기재 대향면(상면)(TEa)과, 기재 대향면(TEa)과는 반대측의 주면인 단자면(하면)(TEb)을 갖고 있다. 그리고, 이 단자(TE)의 기재 대향면(상면)(TEa)은, 관통 구멍(SH) 이외의 기재(BS)의 하면(BSb)에 대향하여 접착층(SE)을 통하여 기재(BS)의 하면(BSb)에 접착된 접합면(면)(BD)과, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 노출면(EX)을 갖고 있다.
기재(BS)의 하면(BSb)에 형성된 복수의 단자(TE) 각각에 대해서, 단자(TE)의 기재 대향면(TEa) 중 접합면(BD)이, 접착층(SE)을 통하여 기재(BS)의 하면(BSb)에 접착되어 고정됨과 함께, 단자(TE)의 기재 대향면(TEa) 중 노출면(EX)이, 기재(BS)의 관통 구멍(SH)으로부터 노출되어 있다. 이에 의해, 단자(TE)에서의 도전성 접속 부재(여기서는 와이어(BW))의 접속 영역으로서, 노출면(EX)을 확보하여 단자(TE)의 노출면(EX)에 와이어(BW) 등의 도전성 접속 부재를 접속할 수 있도록 되어 있다.
단자(TE)의 단자면(TEb)은, 후술하는 도금층(TE2)의 표면을 포함한다. 도금층(TE2)이, 니켈층(TE21)과 상기 니켈층(TE21) 상의 금층(TE22)의 적층막을 포함하는 경우에는, 단자(TE)의 단자면(TEb)은, 도금층(TE2)의 최표면을 구성하는 금속(TE22)(금 도금층)에 의해 형성된다. 반도체 장치(PKG)의 단자(TE)의 단자면(TEb)은, 외부 접속 단자로서 기능할 수 있다.
관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)은, 후술하는 도금층(TE3)의 표면을 포함한다. 도금층(TE3)이, 니켈층(TE31)과 상기 니켈층(TE31) 상의 금층(TE32)의 적층막을 포함하는 경우에는, 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)은, 도금층(TE3)의 최표면을 구성하는 금층(TE32)(금 도금층)에 의해 형성된다. 단자(TE)의 접합면(BD)은, 후술하는 구리층(TE1)의 상면(TE1a)을 포함한다.
단자(TE)의 노출면(EX)에는, 도전성 접속 부재, 여기에서는 와이어(BW)가 접속(접합)되어 있지만, 그 이외에 스터드 범프(범프 전극)(SB)가 형성되어 있다(도 4 내지 도 6 참조).
단자(TE)의 노출면(EX)에 스터드 범프(SB)가 형성되어 있지만, 이 스터드 범프(SB)에는, 와이어(BW)는 접속되어 있지 않다. 즉, 스터드 범프(SB)는, 도전성 접속 부재(여기서는 와이어(BW))를 단자(TE)에 접속하기 위하여 형성한 것은 아니다. 즉, 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB)는, 반도체 칩(CP)의 패드(PD)와 기판(CB)의 단자(TE)의 사이를 전기적으로 접속하기 위하여 형성한 것은 아니다. 스터드 범프(SB)는, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 높이기 위한 앵커 수단으로서 형성한 것이다. 단자(TE)의 노출면(EX)에 형성된 스터드 범프(SB)는, 단자(TE)의 노출면(EX)으로부터 돌출되어 있으므로, 단자(TE)의 노출면(EX)에 형성된 볼록부(돌기부)로 간주할 수도 있다.
스터드 범프(SB)는, 예를 들어 금(Au)을 포함한다. 스터드 범프(SB)가 금(Au)을 포함하는 경우에는, 스터드 범프(SB)는 금 범프(금 범프 전극)이다. 스터드 범프(SB)가 금을 포함하는 경우에는, 단자(TE)의 노출면(EX)은, 금(Au)층(후술하는 금층(TE32)에 대응)에 의해 형성되어 있는 것이 바람직하고, 이에 의해, 스터드 범프(SB)와 단자(TE)의 노출면(EX)을 Au-Au 접합에 의해 견고하게 접합할 수 있다.
또한, 스터드 범프(SB)와 와이어(BW)가 동일한 재료에 의해 형성되어 있으면, 보다 바람직하다. 이에 의해, 스터드 범프(SB)와 와이어(BW)를 동일한 장치로 형성할 수 있게 된다. 또한, 스터드 범프(SB)와 와이어(BW)를, 동일한 와이어 본딩 공정으로 형성할 수 있게 된다. 따라서, 스터드 범프(SB)를 형성한 것에 수반하는 제조 공정 수의 증가나 제조 시간의 증가를 억제 또는 방지할 수 있다.
또한, 스터드 범프(SB)와 와이어(BW)가 동일한 재료에 의해 형성되어 있으면, 단자(TE)의 노출면(EX)을 구성하는 재료로서 와이어(BW)를 접속하기에 적합한 재료를 선택하는 것은, 필연적으로, 단자(TE)의 노출면(EX)을 구성하는 재료로서 스터드 범프(SB)를 접속하기에 적합한 재료를 선택하는 것으로 이어진다. 이로 인해, 단자(TE)의 노출면(EX)을 구성하는 재료로서, 스터드 범프(SB)와 와이어(BW)의 양쪽에 적합한 재료를 선택할 수 있다. 따라서, 스터드 범프(SB)와 단자(TE)의 노출면(EX)의 접합 강도와, 와이어(BW)와 단자(TE)의 노출면(EX)의 접합 강도의 양쪽을 향상시킬 수 있다.
상세한 것은 후술하지만, 스터드 범프(SB)는, 전기 토치에 의해, 예를 들어 금을 포함하는 와이어의 선단(단부)에 볼부(볼 형상의 전극)를 형성하고, 이 볼부를 모세관(도시 생략)으로 단자(TE)의 노출면(EX)에 가압하여 접합함으로써 형성한 것이며, 편평 형상으로 찌부러진 볼부(볼 형상의 전극)에 의해 형성되어 있다. 또한, 스터드 범프(SB)의 평면 형상은, 예를 들어 대략 원 형상인데, 그 직경은, 예를 들어 0.1mm 정도를 예시할 수 있다. 또한, 스터드 범프(SB)의 높이(노출면(EX)에 대략 수직인 방향의 치수)는, 예를 들어 8㎛ 이상으로 할 수 있다.
또한, 반도체 칩(CP)의 복수의 패드(PD)와 복수의 단자(TE)를, 복수의 와이어(BW)를 통하여 각각 전기적으로 접속하고 있지만, 본 실시 형태에서는, 역 본딩 방식으로 와이어(BW)를 접속하고 있다.
여기서, 반도체 칩의 패드와, 그 반도체 칩을 탑재하는 기판의 단자의 사이를, 와이어로 접속하는 와이어 본딩을 행할 때, 먼저 반도체 칩의 패드에 와이어를 접속(제1 본드)하고나서, 그 와이어를 기판의 단자에 접속(제2 본드)하는 경우가, 소위, 정 본딩 방식이다. 또한, 먼저 기판의 단자에 와이어를 접속(제1 본드)하고나서, 그 와이어를 반도체 칩의 패드에 접속(제2 본드)하는 경우가, 소위, 역 본딩 방식이다.
상세한 것은 후술하지만, 와이어 본딩 공정에서는, 우선, 전기 토치에 의해, 예를 들어 금을 포함하는 와이어의 선단(단부)에 볼부(볼 형상의 전극)를 형성하고, 이 볼부를 모세관(도시 생략)으로 제1 접속측의 본딩 영역(여기서는 단자(TE)의 노출면(EX))에 가압하여 접합한다. 이로 인해, 단자(TE)와의 접합부를 제1 본드측으로 하는 역 본딩 방식을 와이어(BW)의 형성에 채용한 경우에는, 도 5에 도시된 바와 같이, 와이어(BW)와 일체적으로 형성된 볼부(BL)(모세관을 가압하여 형성한 편평 형상의 볼부)를 통하여 와이어(BW)와 단자(TE)의 노출면(EX)이 접합되어 있다. 즉, 와이어(BW)의 선단(단부)에 와이어(BW)와 일체적으로 형성된 볼부(볼 형상의 전극)(BL)가, 단자(TE)의 노출면(EX)에 접합되어 있다. 볼부(BL)는, 와이어(BW)와 동일한 재료에 의해 와이어(BW)와 일체적으로 형성되어 있다. 볼부(BL)는 와이어(BW)의 일부로 간주할 수도 있다.
한편, 와이어(BW)의 제2 본드측(즉, 와이어(BW)와 패드(PD)의 접속부측)에서는, 와이어(BW)의 다른 쪽의 단부(단자(TE)의 노출면(EX)에 접속된 측과는 반대측의 단부)는, 패드(PD)에 직접적으로 접합되어 있어도 되지만, 패드(PD) 상에 형성되어 있는 스터드 범프(범프 전극)(BP)에 접합하고, 이 스터드 범프(BP)를 통하여 패드(PD)에 전기적으로 접속되어 있으면, 보다 바람직하다. 이 스터드 범프(BP)는, 와이어(BW)와는 별체로 패드(PD) 상에 형성된 것이다. 즉, 반도체 칩(CP)의 패드(PD) 상에 스터드 범프(BP)를 형성해 두고, 이 패드(PD) 상의 스터드 범프(BP)에, 역 본딩 방식의 제2 본드로 와이어(BW)를 접합한다.
스터드 범프(BP)가 금을 포함하는 경우에는, 패드(PD)의 최표면(상기 도금막(PD1)의 표면)은, 금(Au)막에 의해 형성되어 있는 것이 바람직하고, 이에 의해, 스터드 범프(BP)과 패드(PD)의 최표면의 금막을 Au-Au 접합에 의해 견고하게 접합할 수 있다.
와이어(BW)의 단부(단자(TE)의 노출면(EX)에 접속된 측과는 반대측의 단부)를 패드(PD) 상에 형성되어 있는 스터드 범프(BP)에 접합하고, 이 스터드 범프(BP)를 통하여 패드(PD)와 전기적으로 접속함으로써, 반도체 칩(CP)의 패드(PD)측이 제2 본드측이 되는 역 본딩에 있어서도, 와이어(BW)를 반도체 칩(CP)의 패드(PD)에 의해 확실하게 접속하기 쉬워진다.
도 7에 도시된 바와 같이, 반도체 칩(CP)의 최표면에는 패시베이션막(절연막)(PV)이 형성되고, 패드(PD)의 표면은, 이 패시베이션막(PV)에 형성된 개구부에 있어서, 패시베이션막(PV)으로부터 노출되어 있다. 이로 인해, 패드(PD)의 표면은, 패시베이션막(PV)의 표면보다도 낮은 위치에 있다. 와이어 본딩의 제2 본드측에서는, 와이어를 접합 대상 부재(여기서는 패드(PD))에 문질러 바르듯이 접합하지만, 그 때, 와이어 본딩 장치의 모세관(도시하지 않음)이 패시베이션막(PV)에 상처를 입힐 우려가 있다. 따라서, 역 본딩 방식에 있어서는, 패드(PD) 상에 미리 스터드 범프(BP)를 형성(접합)하고, 와이어(BW)를 패드(PD) 상의 스터드 범프(BP)에 접합함으로써, 와이어(BW)를 스터드 범프(BP)를 통하여 패드(PD)와 전기적으로 접속하는 것이, 보다 바람직하다. 이에 의해, 와이어 본딩 시의 패시베이션막(PV)의 손상 등을 방지할 수 있다.
또한, 단자(TE)의 노출면(EX)에 형성된 스터드 범프(SB)는, 와이어(BW)를 접속하기 위하여 설치한 것이 아니라, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 높이기 위한 앵커 수단으로서 형성한 것이다. 그에 대하여, 반도체 칩(CP)의 패드(PD) 상에 형성된 스터드 범프(BP)는, 와이어(BW)를 접속하기 위하여 설치한 것이다. 즉, 단자(TE)의 노출면(EX)에 형성된 스터드 범프(SB)는, 반도체 칩(CP)의 패드(PD)와 기판(CB)의 단자(TE)의 사이를 전기적으로 접속하기 위하여 형성한 것이 아니고, 한편, 패드(PD) 상에 형성된 스터드 범프(BP)는, 반도체 칩(CP)의 패드(PD)와 기판(CB)의 단자(TE)의 사이를 전기적으로 접속하기 위하여 형성한 것이다.
이어서, 도 5를 참조하여, 단자(TE)의 층 구조에 대하여 설명한다.
단자(TE)는, 주체가 되는 도전층(코어 금속층)으로서, 구리박을 포함하는 구리(Cu)층(TE1)을 갖고 있다. 구리층(TE1)의 상면(TE1a)은, 접착층(SE)을 통하여 기재(BS)의 하면(BSb)에 접착되어 있다. 또한, 구리층(TE1)의 하면(TE1b)에는 도금층(도금막)(TE2)가 형성되어 있다. 여기서, 구리층(TE1)의 상면(TE1a)과 하면(TE1b)은 서로 반대측의 주면이며, 기재(BS)에 대향하는 측(즉, 기재(BS)에 접착된 측)의 주면이 상면(TE1a)이며, 상면(TE1a)과는 반대측의 주면이 하면(TE1b)이다. 구리층(TE1)의 두께는, 예를 들어 30㎛ 정도로 할 수 있다.
도금층(TE2)은, 예를 들어 구리층(TE1)의 하면(TE1b) 상에 형성된 니켈(Ni)층(TE21)(즉, 니켈 도금층)과 상기 니켈층(TE21) 상의 금(Au)층TE22(즉, 금 도금층)의 적층막을 포함한다. 이 경우, 도금층(TE2)의 최표면은 금층(TE22)이 된다. 또한, 본 실시 형태1에서는, 도금층(TE2)을 구성하는 니켈층(TE21)은 도금층(TE2)를 구성하는 금층(TE22)보다도 두껍고, 예를 들어 니켈층(TE21)의 두께는 4㎛ 정도, 금층(TE22)의 두께는 0.1㎛ 정도이다.
기재(BS)의 관통 구멍(SH)으로부터 노출되는 부분의 구리층(TE1)의 상면(TE1a) 에는 도금층(도금막)TE3이 형성되어 있다. 도금층(TE3)은, 예를 들어 구리층(TE1)의 상면(TE1a) 상에 형성된 니켈(Ni)층(TE31)(즉, 니켈 도금층)과 상기 니켈층(TE31) 상의 금(Au)층TE32(즉, 금 도금층)의 적층막을 포함한다. 이 경우, 도금층(TE3)의 최표면은 금층(TE32)이 된다. 또한, 본 실시 형태1에서는, 도금층(TE3)을 구성하는 니켈층(TE31)은 도금층(TE3)을 구성하는 금층(TE32)보다도 두꺼우며, 예를 들어 니켈층(TE31)의 두께는 6㎛ 정도, 금층(TE32)의 두께는 0.3㎛ 정도이다.
도금층(TE2)과 도금층(TE3)은, 동일 공정으로 형성하면, 기판(CB)을 제조하기 쉬워지고, 그 경우, 도금층(TE2)과 도금층(TE3)은 동일한 막 구성이 된다.
도금층(TE2)는, 구리층(TE1)의 하면(TE1b) 전체에 형성되어 있다. 즉, 구리층(TE1)의 하면(TE1b) 전체가 도금층(TE2)으로 덮여 있다. 한편, 도금층(TE3)은, 구리층(TE1)의 상면(TE1a) 전체에 형성되어 있지 않고, 구리층(TE1)의 상면(TE1a) 중 관통 구멍(SH) 내의 구리층(TE1)의 상면(TE1a)에 형성되어 있다. 즉, 구리층(TE1)의 상면(TE1a) 중, 기재(BS)의 관통 구멍(SH)에 평면에서 볼 때 겹치는 영역에 도금층(TE3)이 형성되어 있고, 기재(BS)의 관통 구멍(SH)에 평면에서 볼 때 겹치는 부분 이외(즉, 접착층(SE)을 통하여 기재(BS)의 하면(BSb)에 접착된 영역)에는, 도금층(TE3)은 형성되어 있지 않다. 즉, 도금층(TE3)은, 구리층(TE1)의 상면(TE1a)에 있어서, 관통 구멍(SH)과 평면에서 볼 때 겹치는 영역에 선택적으로 형성되어 있다. 이로 인해, 도금층(TE3)이 형성되어 있지 않은 영역의 구리층(TE1)의 상면(TE1a)이 접착층(SE)에 접하고 있고, 그 접착층(SE)을 통하여 기재(BS)의 하면(BS1b)에 접착되어 있다. 즉, 구리층(TE1)의 상면(TE1a)은, 관통 구멍(SH) 이외에서는, 접착층(SE)을 통하여 기재(BS)의 하면(BS1b)에 접착되어 있고, 관통 구멍(SH) 내에서는 도금층(TE3)으로 덮여 있다.
이와 같이, 구리층(TE1)의 표면을 구리(Cu)보다도 산화되기 어려운 금속을 포함하는 도금층(TE2, TE3)으로 덮음으로써, 단자(TE)의 노출면의 산화를 방지할 수 있다.
또한, 도금층(TE3)의 최표면을 금(Au)층(TE32)으로 함으로써, 와이어(BW) 등의 도전성 접속 부재를 단자(TE)의 노출면(EX)에 확실하게 접속하기 쉬워진다. 또한, 도금층(TE2)의 최표면을 금(Au)층(TE22)으로 함으로써, 반도체 장치(PKG)의 단자(TE)를 도시하지 않은 외부 기기와 접촉할 때의 전기적 특성을 향상시킬 수 있다.
이와 같이, 단자(TE)는, 구리층(TE1)과, 구리층(TE1)의 하면(TE1b)에 형성된 도금층(TE2)과, 관통 구멍(SH) 내의 구리층(TE1)의 상면(TE1a)에 형성된 도금층(TE3)에 의해 형성되어 있다.
이어서, 기판(CB)의 하면(CBb)에서의 복수의 단자(TE)의 배치예에 대하여 설명한다.
즉, 기재(BS)(기판(CB))는, 서로 대향하는 변(SD1) 및 변(SD2)과, 변(SD1, SD2)과 교차하고, 또한 서로 대향하는 변(SD3) 및 변(SD4)을 갖고 있다. 도 2에는, 기판(CB)의 하면(CBb)에 있어서, 복수의 단자(TE)로서, 8개의 단자(VCC, NC1, GND, NC2, RST, CLK, I/O, NC3)가 형성된 경우가 도시되어 있다. 구체적으로는, 변(SD1)과 변(SD3)에서 규정되는 코너부(CN1)에는, 복수의 단자(TE) 중, 전원 전위를 공급하는 전원 전위 단자(VCC)가 형성되어 있다. 또한, 변(SD1)과 변(SD4)에서 규정되는 코너부(CN2)에는, 복수의 단자(TE) 중 예비 단자(NC1)가 형성되어 있다. 또한, 변(SD2)과 변(SD3)에서 규정되는 코너부(CN3)에는, 복수의 단자(TE) 중 기준 전위를 공급하는 기준 전위 단자(GND)가 형성되어 있다. 또한, 변(SD2)과 변(SD4)에서 규정되는 코너부(CN4)에는, 복수의 단자(TE) 중 예비 단자(NC2)가 형성되어 있다. 또한, 전원 전위 단자(VCC)와 예비 단자(NC1)의 사이에는, 복수의 단자(TE) 중 리셋 신호(전류)를 공급하는 리셋 단자(RST)와, 클록 신호(전류)를 공급하는 클록 단자(CLK)가 형성되어 있다. 또한, 전원 전위 단자(VCC)와 예비 단자(NC1)의 사이에 있어서, 코너부(CN1)에 가까운 측(즉, 전원 전위 단자(VCC)에 가까운 측)에 리셋 단자(RST)가 형성되고, 코너부(CN2)에 가까운 측(즉, 리셋 단자(RST)와 예비 단자(NC1)의 사이)에 클록 단자(CLK)가 형성되어 있다. 또한, 기준 전위 단자(GND)와 예비 단자(NC2)의 사이에는, 복수의 단자(TE) 중, 데이터 신호(전류)를 입출력하는 데이터 단자(I/O)와, 예비 단자(NC3)가 형성되어 있다. 또한, 기준 전위 단자(GND)와 예비 단자(NC2)의 사이에 있어서, 코너부(CN4)에 가까운 측(즉, 예비 단자(NC2)에 가까운 측)에 데이터 단자(I/O)가 형성되고, 코너부(CN3)에 가까운 측(즉, 기준 전위 단자(GND)와 데이터 단자(I/O)의 사이)에 예비 단자(NC3)가 형성되어 있다.
또한, 복수의 단자(TE)(기준 전위 단자(GND)를 제외함) 각각의 평면 형상은, 예를 들어 대략 직사각형(사각형)으로 할 수 있지만, 기재(BS)의 코너부(CN1, CN2, CN3, CN4)가 라운딩을 갖고 있는(원호 형상으로 되어 있음) 것에 대응하여, 단자(TE)의 평면 형상을 구성하는 직사각형(사각형)도, 코너부(CN1, CN2, CN3, CN4)의 위치에서 라운딩을 갖게(원호 형상으로 함) 할 수 있다.
또한, 기재(BS)의 4개의 변(SD1, SD2, SD3, SD4) 중 대향하는 2개의 변 SD1, SD2를 따라 복수의 단자(TE)가 배치되어 있고, 도 2의 경우에는, 변(SD1)을 따라 4개의 단자(VCC, RST, CLK, NC1)가 배치되고, 변(SD2)를 따라 4개의 단자(GND, NC3, I/O, NC2)가 배치되어 있다. 이와 같이, 4개의 변(SD1, SD2, SD3, SD4)에 대향하는 2개의 변을 따라서 복수의 단자(TE)를 각각 배치함으로써, 단자(TE)의 레이아웃을 변경하지 않고, 반도체 칩(CP)의 평면 치수의 변경(예를 들어, 대형화)에 대응할 수 있다.
또한, 도 2에서는, 기재(BS)의 하면(BSb)에 있어서, 코너부(CN3)에 배치된 기준 전위 단자(GND)가, 단자(VCC, RST, CLK, NC1)와 단자(NC3, I/O, NC2)의 사이를 변(SD1)(또는 변(SD2))을 따라 연장되는 연장부와 일체로 형성된 형상으로 되어 있다. 그러나, 단자 형상은 이것에 한정되지 않고, 예를 들어 기준 전위 단자(GND)의 평면 형상을, 전원 전위 단자(VCC)와 대칭된 형상으로 하는 것도 가능하다.
이어서, 반도체 장치(PKG)의 밀봉체(MR)에 대해서 구체적으로 설명한다.
반도체 장치(PKG)에 있어서, 기판(CB)의 상면(CBa) 상에, 반도체 칩(CP) 및 복수의 와이어(BW)를 밀봉하는 밀봉체(밀봉 수지, 밀봉부, 밀봉 수지부)(MR)가 형성되어 있다(도 3 내지 도 5 참조). 밀봉체(MR)는, 기판(CB)의 상면(CBa) 상에, 반도체 칩(CP) 및 복수의 와이어(BW)를 덮도록 형성되어 있다. 밀봉체(MR)에 의해, 반도체 칩(CP)과, 그 반도체 칩(CP)의 복수의 패드(PD)와 복수의 단자(TE)를 전기적으로 접속하는 도전성 접속 부재(여기서는 복수의 와이어(BW))를 밀봉하여 보호할 수 있다. 밀봉체(MR)는, 예를 들어 에폭시 수지 등의 수지 재료(예를 들어, 열경화형 수지 재료)를 포함하고, 필러(실리카 등)를 함유할 수도 있다.
밀봉체(MR)는 관통 구멍(SH) 내에도 형성되어 있다. 즉, 평면에서 볼 때, 밀봉체(MR)는 관통 구멍(SH)을 내포하도록 형성되어 있고, 관통 구멍(SH)은 밀봉체(MR)의 일부에 의해 충전되어 있다. 이로 인해, 관통 구멍(SH)에 있어서, 기재(BS)로부터 노출되는 단자(TE)의 노출면(EX)은, 밀봉체(MR)로 덮여서 밀봉되어 있다. 이에 의해, 와이어(BW) 등의 도전성 접속 부재와 단자(TE)의 노출면(EX)의 접합부는, 밀봉체(MR)로 밀봉된다.
이와 같이, 밀봉체(MR)는, 기재(BS)의 관통 구멍(SH)의 내부(따라서, 단자(TE)의 노출면(EX)), 반도체 칩(CP) 및 복수의 패드(PD)와 복수의 단자(TE)를 전기적으로 접속하는 도전성 접속 부재(여기서는 복수의 와이어(BW))를 밀봉하고 있다.
또한, 밀봉체(MR)는 기판(CB)의 상면(CBa) 전체를 덮지 않고, 기판(CB)의 상면(CBa)의 주연부는 밀봉체(MR)로 덮이지 않고 노출되어 있다. 이에 의해, 기판(CB)의 상면(CBa)의 주연부를, 후술하는 카드 본체(2)의 오목부(3a)의 저면(3c)에 접착할 수 있다.
또한, 반도체 장치(PKG)를 후술하는 카드 본체(2)의 오목부(3) 내에 수용시키는 경우에는, 밀봉체(MR)의 두께는, 그 오목부(3) 내에의 반도체 장치(PKG)의 수용이 가능해지는 두께로 할 필요가 있다.
<IC 카드의 구조에 대해서>
이어서, 상기 반도체 장치(PKG)를 내장한 IC(lntegrated Circuit) 카드에 대해 설명한다.
도 8 및 도 9는 본 실시 형태의 IC 카드(1)의 평면도이며, 도 8에는 IC 카드(1)의 표면측의 평면도가 도시되고, 도 9는 IC 카드(1)의 이면측의 평면도가 도시되어 있다. 또한, 도 10은 IC 카드(1)의 부분 확대 단면도이며, 도 8의 A2-A2선에서의 단면도에 거의 대응하고 있다.
도 8 내지 도 10에 도시된 IC 카드(1)는, 카드 본체(2)에 상기 반도체 장치(PKG)를 내장한 카드이다. 즉, IC 카드(1)는 상기 반도체 장치(PKG)를 내장하는 IC 카드이다. 카드 본체(2) 내에 반도체 장치(PKG)를 내장함으로써, 예를 들어 IC 카드(1)의 반도체 장치(PKG)(의 반도체 칩(CP))에 정보를 기억할 수 있고, 따라서, IC 카드(1)에 정보를 기억할 수 있다. IC 카드에서의 반도체 장치(PKG)의 상기 단자(TE)를, IC 카드(1)의 외부 단자(외부 접속용 단자)로서 사용할 수 있고, 이 단자(TE)를 도시하지 않은 외부 기기의 인터페이스(예를 들어, 외부 기기의 외부 단자)에 접촉시킴으로써, IC 카드(1)(의 반도체 장치(PKG))와 외부의 사이에서 데이터 통신을 행할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 카드 본체(2)의 평면 형상은, 예를 들어 대략 직사각형(사각형)이지만, 직사각형의 코너부를 밀어버린 형상 또는 직사각형의 코너부를 라운딩한(코너부를 원호 형상으로 한) 형상으로 할 수도 있다. 직사각형의 코너부를 라운딩한 형상으로 함으로써, IC 카드(1)를 다루기 쉽게 할 수 있다.
카드 본체(2)가 IC 카드(1)의 외형을 이루므로, IC 카드(1)의 평면 형상은 카드 본체(2)의 평면 형상과 동일하다. 카드 본체(2)는, 예를 들어 플라스틱 등의 수지를 포함한다. 카드 본체(2)를 플라스틱 등의 수지로 형성하면, IC 카드(1)를 다루기 쉬워지고, 또한, 카드 본체(2)를 제작할 때의 가공도 용이해진다. 카드 본체(2)의 치수의 일례를 들면, 평면 형상은, 긴 변의 길이가 약 84.6mm로 짧은 변의 길이가 약 54mm의 대략 직사각형(4개의 코너부가 원호 형상을 이루는 직사각형)으로, 두께가 약 750㎛이다.
도 8 내지 도 10에 도시된 바와 같이, 카드 본체(2)는, 서로 반대측에 위치하는 2개의 주면인 표면(2a)과 이면(2b)을 갖고 있으며, 카드 본체(2)의 표면(2a) 측에는, 반도체 장치(PKG)를 수용하기 위한 오목부(움푹 패임부)(3)가 형성되어 있다. 오목부(3)는 카드 본체(2)의 표면(2a) 측에 형성되어 있지만, 카드 본체(2)를 관통하고 있지 않다. 반도체 장치(PKG)는, 카드 본체(2)의 표면(2a) 측에 형성된 오목부(3) 내에 접착재(접착층, 접착 시트)(4)를 통하여 접착되어 고정되어 있다.
오목부(3)는, 반도체 장치(PKG)를 정확히 수용할 수 있도록 반도체 장치(PKG)의 평면 형상과 거의 동일하거나, 약간 큰 평면 형상 및 치수를 갖고 있다. 이로 인해, 반도체 장치(PKG)의 평면 형상(기판(CB)의 평면 형상에 거의 대응)이 직사각형의 코너부를 라운딩한 형상이면, 오목부(3)의 평면 형상도 직사각형의 코너부를 라운딩한 형상으로 할 수 있다.
구체적으로는, 카드 본체(2)의 표면(2a)에는, 평면에서 볼 때(카드 본체(2)의 표면(2a)에 대략 평행한 평면에서 본 경우), 대략 사변형을 이루는 오목부(움푹 패임부)(3a)와, 오목부(3a) 내에 형성되고, 또한, 오목부(3a)보다도 깊게 형성된 오목부(움푹 패임부)(3b)가 형성되어 있고, 이들 오목부(3a)와 오목부(3b)에 의해 오목부(3)가 구성되어 있다. 즉, 평면에서 볼 때(카드 본체(2)의 표면(2a)에 대략 평행한 평면에서 본 경우), 오목부(3b)는 오목부(3a)에 내포되어 있다. 또한, 오목부(3b)의 깊이는 오목부(3a)의 깊이보다도 깊다. 이로 인해, 오목부(3b)의 저면(3d)보다도 얕은 위치에 오목부(3a)의 저면(3c)이 있고, 오목부(3b)의 저면(3d)과 오목부(3a)의 저면(3c)의 사이에는 오목부(3b)의 측벽(3f)이 개재하고 있고, 오목부(3a)의 저면(3c)과 카드 본체(2)의 표면(2a)의 사이에는 오목부(3a)의 측벽(3e)이 개재하고 있다.
반도체 장치(PKG)를 수용하기 위한 오목부(3)를, 오목부(3a)와 오목부(3a)보다도 깊은 오목부(3b)에 의해 형성하고 있는 것은, 기판(CB)의 상면(CBa) 상에 형성되어 있는 밀봉체(MR)를 오목부(3b)에 수용하고, 반도체 장치(PKG)의 기판(CB)의 상면(CBa) 중, 밀봉체(MR)가 형성되어 있지 않은 영역(즉, 기판(CB)의 상면(CBa) 중 외주 영역)을 오목부(3a)의 저면(3c)에 접착할 수 있도록 하기 위해서이다.
그리고, 시트 형상으로 형성된 접착재(4)는, 한쪽 면이 반도체 장치(PKG)의 기판(CB)의 상면(CBa)과 접착하고, 다른 쪽의 면이 오목부(3a)의 저면(3c)과 접착하고 있다. 즉, 반도체 장치(PKG)의 기판(CB)의 상면(CBa) 중, 오목부(3a)의 저면(3c)과 평면에서 볼 때 겹치는 부분이, 접착재(4)를 통하여 오목부(3a)의 저면(3c)과 접착되어 있다. 이에 의해, 반도체 장치(PKG)를 오목부(3)에 수용하여 카드 본체(2)에 고정할 수 있다.
한편, 오목부(3b)의 저면(3d)과 반도체 장치(PKG)의 상면(즉, 밀봉체(MR)의 상면(MRa))은 접착재 등으로 접착되어 있지 않고, 오목부(3b)의 저면(3d)과 반도체 장치(PKG)의 상면(즉, 밀봉체(MR)의 상면(MRa))의 사이에는 중공 공간(5)이 형성되어 있다. 즉, 오목부(3)에 수용된 반도체 장치(PKG)에 있어서, 밀봉체(MR)는 오목부(3a) 내에 수용되어 있지만, 반도체 장치(PKG)의 밀봉체(MR)와 오목부(3b)의 저면(3d)은 접착되어 있지 않고, 사이에 중공 공간(5)이 형성되어 있다. 이와 같이, 오목부(3b)의 저면(3d)과 반도체 장치(PKG)의 사이에 중공 공간(5)을 설치함으로써, 카드 본체(2)가 외력 등으로 인해 변형된 경우에도, 변형으로 인해 발생하는 응력을, 직접, 반도체 장치(PKG)의 밀봉체(MR)에 전해지는 것을 억제 또는 방지할 수 있다. 이로 인해, 외력 등에 기인하는 응력으로 인한 밀봉체(MR)의 파손을 억제 또는 방지할 수 있다.
오목부(3b)의 저면(3d)부터 카드 본체(2)의 이면(2b)까지의 거리(즉, 오목부(3b)의 저면(3d)에서의 카드 본체(2)의 두께)는, 예를 들어 100㎛ 정도로 할 수 있고, 중공 공간(5)의 두께(즉, 밀봉체(MR)의 상면(MRa)부터 오목부(3b)의 저면(3d)까지의 거리)는, 예를 들어 50㎛ 정도로 할 수 있다.
또한, 카드 본체(2)에서의 오목부(3)의 위치, 즉, IC 카드(1) 내에서의 반도체 장치(PKG)의 배치는, 도 8에 도시된 바와 같이, 대향하는 긴 변(카드 본체(2)의 긴 변)의 중심을 연결하는 중심선보다도 한쪽의 짧은 변(카드 본체(2)의 짧은 변)에 가깝게 배치되어 있다. 또한, IC 카드(1) 내에서의 반도체 장치(PKG)의 배치는, 예를 들어 ISO(International Organization for Standardization) 등에 의해 외부 단자의 위치로서 표준화되어 있다.
이와 같이, IC 카드(1)는, 카드 본체(2)의 표면(2a)에 형성된 오목부(3) 내에 반도체 장치(PKG)를 매립하여 고정하는 구조이며, 도 8에 도시된 바와 같이, 반도체 장치(PKG)에 형성된 복수의 단자(TE)는, 카드 본체(2)의 표면(2a)에 있어서, 카드 본체(2)로부터 노출되어 있다. 이로 인해, 이 복수의 단자(TE)를, 도시하지 않은 외부 기기의 단자 등에 접촉시킴으로써, 외부 기기와 데이터 통신을 행할 수 있다. 즉, IC 카드(1)는, 단자(TE)를 접촉시키는 접촉 방식에 의해 외부와의 데이터 통신을 행할 수 있다.
카드에 정보를 기억시켜서 외부 기기로 정보를 판독하는 기술로서는, 카드에 자성체의 띠를 설치하고, 상기 자성체에 정보를 기억시키는 자기 스트라이프 카드 기술도 있다. 그러나, IC 카드 기술은, 자기 스트라이프 카드 기술과 비교하여 기억 용량이 크다. 또한, 데이터를 암호화함으로써 위조를 억제할 수 있으므로, 예를 들어 현금 카드나 크레디트 카드 등, 폭넓은 용도에 IC 카드 기술을 적용할 수 있다.
또한, IC 카드의 데이터 통신 방식은, 본 실시 형태와 같이, 반도체 장치(PKG)의 외부 단자를 외부 기기와 접촉시켜서 통신하는 접촉형 외에, 반도체 장치 내에 안테나 단자를 형성하고, 상기 안테나 단자를 통하여 통신하는 비접촉형, 이들을 병용하는 복합형이 있다. 본 실시 형태에서는, 이것들의 대표예로서, 도 8에 도시된 바와 같이 카드 본체(2)의 표면(2a)에 있어서, 반도체 장치(PKG)의 복수의 단자(TE)가 노출되는 접촉형의 IC 카드(1)를 예로 들어 설명하고 있다.
<반도체 장치의 제조 공정에 대해서>
이어서, 본 실시 형태의 반도체 장치(PKG)의 제조 공정에 대하여 설명한다.
도 11 및 도 12는, 본 실시 형태의 반도체 장치(PKG)의 제조 공정을 나타내는 제조 프로세스 흐름도이다. 도 12에는, 도 11의 프로세스 플로우 중, 스텝S1을 상세화한 프로세스 플로우가 나타나 있다. 즉, 도 11의 스텝S1은, 도 12의 스텝S1a 내지 S1i에 의해 구성되어 있다.
도 13 내지 도 44는, 본 실시 형태의 반도체 장치(PKG)의 제조 공정의 설명도이며, 평면도 또는 단면도가 도시되어 있다. 도 13 내지 도 44 중, 도 13 내지 도 25, 도 29, 도 32, 도 35 내지 도 40, 도 43 및 도 44는 단면도이며, 도 26 내지 도 28, 도 30, 도 31, 도 33, 도 34, 도 41 및 도 42는 평면도이다.
반도체 장치(PKG)를 제조하기 위해서는, 우선, 기판(10)을 준비(제조)한다(도 11의 스텝S1). 또한, 반도체 칩(CP)을 준비(제조)한다(도 11의 스텝S2).
먼저 스텝S1에서 기판(10)을 준비하고나서 스텝S2에서 반도체 칩(CP)을 준비해도, 또는, 먼저 스텝S2에서 반도체 칩(CP)을 준비하고나서 스텝S1에서 기판(10)을 준비해도 된다. 또는, 스텝S1의 기판(10)의 준비와 스텝S2의 반도체 칩(CP)의 준비를 동시에 행해도 된다.
기판(10)은 상기 기판(CB)의 모체가 되는 것이며, 기판(10)이 후술하는 스텝S6의 개편화 공정에서 절단되어 상기 기판(CB)이 된다.
스텝S1의 기판(10)의 준비 공정은, 도 12의 스텝 S1a 내지 S1i에 의해 구성되어 있다. 이하, 도 12의 스텝 S1a 내지 S1i에 대해서, 도 13 내지 도 25를 참조하면서 구체적으로 설명한다. 도 13 내지 도 25는, 기판(10)의 제조 공정을 도시하는 단면도이다.
우선, 도 13에 도시된 바와 같이, 절연성의 기재(기재층, 기판, 베이스 필름, 테이프 기재)(11)를 준비한다(도 12의 스텝S1a).
기재(11)는 상기 기재(BS)에 상당하는 것이다. 기재(11)는 서로 반대측에 위치하는(2)의 주면인 주면(11a)과 주면(11b)을 갖고 있다. 기재(11)의 주면(11a)은 나중에 상기 기재(BS)의 하면(BSb)이 되고, 기재(11)의 주면(11b)은 나중에 상기 기재(BS)의 상면(BSa)이 된다.
기재(11)는 기판(10)의 베이스가 되는 절연층이며, 예를 들어 유리 에폭시계의 수지 기판(수지 기재)이다. 예를 들어, 유리 섬유에 에폭시계의 수지를 함침시킨 유리 에폭시 기판(유리 에폭시 기재)을 기재(11)로서 사용할 수 있다. 또한, 기재(BS)의 두께는 얇고, 기재(11)는 가요성을 갖고 있다. 기재(11)의 두께는, 예를 들어 110㎛ 정도로 할 수 있다.
이어서, 도 14에 도시된 바와 같이, 기재(11)의 한쪽의 주면(11a)에 접착재층(12)을 형성한다(도 12의 스텝S1b). 접착재층(12)은 상기 접착층(SE)에 상당하는 것이다. 접착재층(12)은, 예를 들어 변성 에폭시 수지 등을 포함한다. 또한, 접착재층(12)의 두께는, 예를 들어 20㎛ 정도로 할 수 있다.
이어서, 도 15에 도시된 바와 같이, 기재(11)에 관통 구멍(SH)을 형성한다(도 12의 스텝S1c).
관통 구멍(SH)은, 기재(11)의 한쪽의 주면(주면 11a, 11b의 한쪽)으로부터 다른 쪽의 주면(주면 11a, 11b의 다른 쪽)에 관통하고 있다. 관통 구멍(SH)은, 기재(11)와 함께 접착재층(12)도 관통하고 있다. 관통 구멍(SH)은, 예를 들어 펀치 가공(펀칭)에 의해 형성할 수 있지만, 다른 형성법을 적용할 수도 있다. 또한, 스텝S1c에 있어서, 기재(11)에 관통 구멍(SH)뿐만 아니라, 후술하는 스프로켓 홀(20c)을 형성할 수도 있다.
이어서, 도 16에 도시된 바와 같이, 기재(11)의 주면(11a)에 접착재층(12)을 통하여 은박(구리층)(13)을 부착한다(도 12의 스텝S1d).
구리박(13)은 얇은 시트 형상으로 형성되어 있고, 그 두께는, 예를 들어 30㎛ 정도로 할 수 있다.
구리박(13)은 상기 구리층(TE1)에 상당하는 것이다. 구리박(13)은, 기재(11)에 접착되는 측의 주면인 주면(13a)과, 주면(13a)과는 반대측의 주면인 주면(13b)을 갖고 있으며, 구리박(13)의 주면(13a)이 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된다. 구리박(13)의 주면(13a)은 나중에 상기 구리층(TE1)의 상면(TE1a)이 되고, 구리박(13)의 주면(13b)은 나중에 상기 구리층(TE1)의 하면(TE1b)이 된다.
기재(11)의 주면(11b)측에서 보면, 구리박(13)은 관통 구멍(SH)으로부터 노출되어 있다. 즉, 구리박(13)의 주면(13a) 중, 관통 구멍(SH)과 평면에서 볼 때 겹쳐지는 영역은, 구리박(13)으로 덮이지 않고 구리박(13)으로부터 노출되고, 구리박(13)의 주면(13a) 중, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된 영역은, 접착재층(12) 및 기재(11)로 덮여 있으므로, 노출되어 있지 않은 상태가 된다.
구리박(13)의 주면(13a)은, 기재(11)와의 밀착성을 높이기 위해서, 소정의 표면 조도로 조면화되어 있고, 이 조면화된 주면(13a)이 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된다. 구리박(13)의 주면(13b)은 조면화되어 있어도 되고, 또는 조면화되어 있지 않아도 된다. 구리박(13)의 주면(13b)과 구리박(13)의 주면(13a)이 동일하게 조면화되어 있는 경우에는 구리박(13)을 조면화하기 쉬워진다.
이어서, 도 17에 도시된 바와 같이, 구리박(13)의 주면(13b) 상에 포토레지스트층(포토레지스트막)(14)을 형성한다(도 12의 스텝S1e).
스텝S1e에서는, 예를 들어 시트 형상의 포토레지스트막을 구리박(13)의 주면(13b)에 부착함으로써, 부착된 포토레지스트막을 포함하는 포토레지스트층(14)을 형성할 수 있다. 부착하는 포토레지스트막으로서는, 예를 들어 포토레지스트 드라이 필름을 사용할 수 있다.
스텝S1e까지 행하면, 기재(11)의 주면(11a) 상에, 기재(11)에 가까운 순서대로, 접착재층(12)과 은박(13)과 포토레지스트층이 적층된 상태가 된다.
이어서, 포토레지스트층(14)에 대하여 노광 처리와 현상 처리를 행함으로써, 포토레지스트층(14)을 패터닝한다(도 12의 스텝S1f).
이 스텝S1f는, 예를 들어 다음과 같이 하여 행할 수 있다. 즉, 우선, 도 18에 도시된 바와 같이, 포토레지스트층(14) 상에 노광용의 마스크(15)를 형성 또는 배치하고나서, 그 마스크(15)을 차광 마스크로서 사용하여 포토레지스트층(14)을 노광한다. 그리고나서, 포토레지스트층(14) 상으로부터 마스크(15)를 제거하고, 그 후, 포토레지스트층(14)을 현상 처리한다. 이에 의해, 도 19에 도시된 바와 같이, 포토레지스트층(14)을 패턴화할 수 있다. 또한, 도 18의 경우에는, 포토레지스트층(14)으로서 네가티브형의 포토레지스트(노광 부분이 남아 있는 포토레지스트)를 사용한 경우의 마스크(15)를 도시하고 있지만, 포토레지스트층(14)으로서, 포지티브형의 포토레지스트(노광 부분이 제거되는 포토레지스트)를 사용할 수도 있다.
이어서, 도 20에 도시된 바와 같이, 포토레지스트층(14)을 에칭 마스크로 하여 구리박(13)을 에칭하여 패터닝한다(도 12의 스텝S1g). 이에 의해, 구리박(13)은 소정의 패턴(평면 형상)으로 패터닝된다. 패터닝된 구리박(13)이 상기 단자(TE)의 구리층(TE1)이 된다. 스텝S1g의 에칭 후, 도 21에 도시된 바와 같이, 포토레지스트층(14)을 제거한다.
스텝S1g에서는, 구리박(13)은, 에칭에 의해, 단자(TE)의 패턴(평면 형상)이 되도록 패터닝된다. 스텝S1f에서 포토레지스트층(14)을 상기 단자(TE)의 패턴으로 패터닝해두면, 스텝S1g에서는, 구리박(13)은 에칭 마스크로서 기능하는 포토레지스트층(14)과 동일한 패턴으로 패터닝되므로, 구리박(13)을 상기 단자(TE)의 패턴으로 패터닝할 수 있다.
또한, 스텝S1g에서는, 구리박(13)의 주면(13b) 상에 형성된 포토레지스트층(14)을 에칭 마스크로서 사용하여 구리박(13)을 에칭하므로, 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)이 에칭되지 않도록 한다.
또한, 스텝S1g에서는, 에칭에 의해 구리박(13)이 제거된 영역에서는, 구리박(13)을 접착 고정하는 접착재층(12)도 제거되어 기재(11)의 주면(11a)이 노출된다. 또한, 경우에 따라서는, 구리박(13)이 제거된 영역에서, 접착재층(12)이 존재하는 경우도 있을 수 있다.
이어서, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)를 에칭한다(도 12의 스텝S1h).
도 22 및 도 23은, 도 21에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되어 있지만, 도 22는 스텝S1h의 에칭을 행하기 직전의 상태를 도시하고, 도 23은 스텝S1h의 에칭을 행한 후의 상태를 도시하고 있다.
스텝S1h의 에칭은, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)을 평탄화하기 위하여 행하는 평탄화 처리이다. 이 평탄화 처리는, 나중에 상기 단자(TE)의 노출면(EX)에 도전성 접속 부재(예를 들어 와이어)를 접속할 때의 접속성을 향상시키기 위해서 행해진다.
스텝S1h에서는, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)이 과잉으로 에칭되어 관통 구멍(SH)의 저부에서 구리박(13)에 구멍이 뚫려버리지 않도록 한다. 따라서, 스텝S1h의 에칭은, 소프트 에칭(가벼운 에칭 처리)으로 하는 것이 바람직하다. 이에 의해, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)의 표층부만을 에칭하여, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)의 평탄성을 높일 수 있다. 또한, 스텝S1h의 에칭은 습식 에칭이 바람직하고, 이에 의해, 평탄화 처리로서의 에칭을 보다 확실하게 행할 수 있다.
스텝S1h에서 습식 에칭을 행하면, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)이 에칭되어 평탄성을 높일 수 있지만, 구리박(13)의 주면(13b)도 에칭되어 평탄성을 높일 수 있게 된다. 그러나, 스텝S1h에서 습식 에칭을 행해도, 구리박(13)의 주면(13a) 중, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역(즉, 관통 구멍(SH)으로부터 노출되는 부분 이외의 구리박(13)의 주면(13a))은 에칭액에 노출되지 않으므로, 에칭되지 않고, 평탄성도 변화하지 않는다.
즉, 구리박(13) 중 노출되어 있는 영역(즉, 구리박(13)의 주면(13a) 중 관통 구멍(SH)으로부터 노출되는 영역과 구리박(13)의 주면(13b) 전체)은, 스텝S1h의 습식 에칭으로 에칭되어 평탄성을 높일 수 있다(즉, 표면 조도가 작아진다). 한편, 은박(13) 증 노출되어 있지 않은 영역(즉, 구리박(13)의 주면(13a) 중 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역)은, 스텝S1h에서는 에칭되지 않고, 평탄성은 변함없다(즉, 표면 조도는 변함없음).
도 22에 도시된 바와 같이, 스텝S1h의 에칭을 행하기 전에는, 구리박(13)의 주면(13a)의 평탄성은, 관통 구멍(SH)으로부터 노출되는 영역도, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역도, 거의 동일한 평탄성을 갖고 있었다. 즉, 스텝S1h의 에칭을 행하기 전의 단계에서는, 구리박(13)의 주면(13a)의 표면 조도는, 관통 구멍(SH)으로부터 노출되는 영역과, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된 영역에서 거의 동일하였다. 그러나, 스텝S1h의 에칭을 행하면, 도 23에 도시된 바와 같이, 구리박(13)의 주면(13a)의 평탄성은, 관통 구멍(SH)으로부터 노출되는 영역의 평탄성이, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역의 평탄성보다도 높아진다. 즉, 스텝S1h의 에칭을 행하면, 구리박(13)의 주면(13a)의 표면 조도는, 관통 구멍(SH)으로부터 노출되는 영역쪽이, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된 영역보다도 작아진다. 즉, 스텝S1h의 에칭을 행하면, 구리박(13)의 주면(13a) 중, 관통 구멍(SH)으로부터 노출되는 영역의 표면 조도는, 구리박(13)의 주면(13a) 중, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된 영역의 표면 조도보다도 작아진다.
이어서, 도 24 및 도 25에 도시된 바와 같이, 구리박(13)의 노출면에 도금막(16, 17)을 형성한다(도 12의 스텝S1i). 또한, 도 25는, 도 24에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되어 있다. 따라서, 도 22와 도 23과 도 25는, 동일한 영역(RG4)의 다른 공정 단계가 도시되어 있다.
도금막(16)은 상기 도금층(TE2)에 상당하는 것이며, 도금막(17)은 상기 도금층(TE3)에 상당하는 것이다. 도금막(16)(상기 도금층(TE2)에 대응)은, 구리박(13)(상기 구리층(TE1)에 대응)의 주면(13b)(상기 하면(TE1b)에 대응) 전체에 형성되고, 도금막(17)(상기 도금층(TE3)에 대응)은, 관통 구멍(SH)으로부터 노출되는 구리박(13)(상기 구리층(TE1)에 대응)의 주면(13a)(상기 상면(TE1a)에 대응)에 형성된다. 도금막(16, 17) 각각은, 예를 들어 니켈 도금막(17a)과 상기 니켈 도금막(17a) 상의 금 도금막(17b)의 적층막으로 할 수 있고, 그 경우, 금 도금막이 최표면막이 된다.
도금막(16)과 도금막(17)은, 동일 공정(동일 도금 공정)으로 형성하면, 보다 바람직하고, 이에 의해 기판(10)을 제조하기 쉬워진다. 도금막(16)과 도금막(17)을 동일 공정(동일 도금 공정)으로 형성한 경우에는, 도금막(16)과 도금막(17)은 동일한 막 구성이 된다.
스텝S1i에서는, 도금막(16, 17)은, 예를 들어 전해 도금법에 의해 형성할 수 있다. 또한, 전해 도금을 행할 경우, 전기를 공급하는 급전선이 필요해지지만, 도금막(16)을 형성한 후에 급전선을 절단함으로써, 각각 독립하여 형성된 복수의 단자(TE)를 형성할 수 있다.
스텝S1g에서 패터닝된 구리박(13)과, 스텝S1i에서 형성된 도금막(16, 17)에 의해 상기 단자(TE)가 형성된다. 즉, 스텝S1g에서 패터닝된 구리박(13)에 의해 구리층(TE1)이 형성되고, 스텝S1i에서 형성된 도금막(16, 17)에 의해 도금층(TE2, TE3)이 형성됨으로써, 단자(TE)가 형성된다. 즉, 패터닝된 구리박(13)을 포함하는 구리층(TE1)과, 도금막(16)을 포함하는 도금층(TE2)과, 도금막(17)을 포함하는 도금층(TE3)에 의해 단자(TE)가 형성된다.
이와 같이 하여(스텝 S1a 내지 S1i에 의해) 기판(10)을 제조할 수 있다.
스텝 S1a 내지 S1i에 의해 제조된 기판(10)(즉, 스텝S1에서 준비된 기판(10))이 도 26 내지 도 29에 도시되어 있다.
도 26은 기판(10)의 상면(10a)측을 도시하는 평면도이며, 도 27은 기판(10)의 하면(10b)측을 도시하는 평면도이며, 도 28은 도 26의 일부를 확대한 부분 확대 평면도이며, 도 29는 기판(10)의 단면도이다. 도 28은, 도 26에 도시된 기판(10)이 구비하는 복수의 디바이스 영역(20a) 중 1개의 디바이스 영역(20a)을 확대하여 도시한 것이다. 또한, 도 28에서는, 각 부재의 평면적인 위치 관계를 이해하기 쉽게 하기 위하여 기판(10)의 하면(10b)에 형성된 단자(TE)의 외형 위치를 점선으로 나타내고 있다. 또한, 도 29는 도 28의 A3-A3선에서의 단면도에 거의 대응하고 있다.
스텝S1에서 준비된 기판(10)은, 도 26 내지 도 29에 도시된 바와 같이, 주면(하면, 이면)(11a) 및 주면(11a)과는 반대측의 주면(상면, 표면)(14b)을 갖는 기재(테이프 기재)(11)와, 기재(11)의 주면(11a)에 상기 접착재층(12)(도 29에서는 도시 생략)을 통하여 접착되어 고정된 복수의 단자(TE)와, 기재(11)에 형성된 관통 구멍(SH)을 갖고 있다. 관통 구멍(SH)은, 각 단자(TE)에 대하여 형성되어 있고, 각 단자(TE)에 있어서, 그 단자에 평면에서 볼 때 겹쳐지는 위치에 관통 구멍(SH)이 형성되어 있다.
관통 구멍(SH)은, 기재(11)의 한쪽의 주면(주면 11a, 11b의 한쪽)으로부터 다른 쪽의 주면(주면 11a, 11b의 다른 쪽)에 기재(11)를 관통하도록 형성되어 있지만, 단자(TE)는 관통하고 있지 않고, 기재(11)의 주면(11b)을 보면, 관통 구멍(SH)으로부터 단자(TE)의 일부(즉, 노출면(EX))가 노출되어 있다. 즉, 각 관통 구멍(SH)에 있어서는, 단자(TE)의 일부(즉, 노출면(EX))가 기재(11)로 덮이지 않고 기재(11)로부터 노출되어 있다. 상술한 바와 같이, 단자(TE) 중, 관통 구멍(SH)으로부터 노출되는 부분(면)을 노출면(EX)이라고 칭한다. 노출면(EX)은, 상기 도금층(TE3)(도금막(17))의 표면에 의해 형성되어 있다.
또한, 기판(10)은, 도 26 및 도 27에 도시된 바와 같이, 평면에서 볼 때, 프레임부(20b)의 내측에 복수의 디바이스 영역(20a)을 구비하고 있다. 구체적으로는, 기판(10)에 있어서는, 복수의 디바이스 영역(20a)이 어레이 형상(행렬 형상)으로 배치되어 있다. 도 26 및 도 27에서는, 일례로서, 기판(10)에 있어서, 2행×6열로 배치된 12개의 디바이스 영역(20a)이 도시되어 있지만, 디바이스 영역(20a)의 배열은 이것에 한정되지 않고, 다양하게 변경 가능하다. 즉, 기판(10)은 복수의 디바이스 영역(20a)을 갖는, 소위, 복수개 소유 기판이다.
기판(10)의 프레임부(20b)에는, 반도체 장치(PKG)를 조립하는 공정에 있어서, 테이프 형상으로 형성된 기판(10)(기재(11))에 대하여 연속적으로 가공을 실시하기 위한 복수의 스프로켓 홀(이송 구멍, 관통 구멍)(20c)이, 기판(10)의 긴 변 방향(연장 방향)을 따라, 예를 들어 일정 간격으로 형성되어 있다. 스프로켓 홀(20c)은, 기재(11)가 대향하는 2개의 긴 변의 근방에 그 긴 변을 따라 기재(11)를 관통하도록 형성되어 있다.
각 디바이스 영역(20a)은 상기 기판(CB)에 상당하는 것이며, 기판(10)이 후술하는 스텝S6의 개편화 공정에서 절단됨으로써, 각 디바이스 영역(20a)이 상기 기판(CB)이 된다.
또한, 기판(10)의 하면(10b)측에는, 복수의 디바이스 영역(20a) 각각에 복수의 단자(TE)가 형성되어 있다. 각 디바이스 영역(20a)에서의 단자(TE)의 배치에 대해서는, 상술한 기판(CB)에서의 단자(TE)의 배치와 동일하므로, 여기서는 그 반복 설명은 생략한다. 또한, 기판(10)은, 상기 기판(CB)의 상면(CBa)에 대응하는 주면인 상면(칩 탑재면)(10a)과, 상기 기판(CB)의 하면(CBb)에 대응하는 주면인 하면(단자면, 단자 형성면)(10b)을 갖고 있으며, 상면(10a)과 하면(10b)은 서로 반대측의 주면이다. 기판(10)의 상면(10a)은 기재(11)의 주면(11b)과 동일면이다.
또한, 스텝S2에서 반도체 칩(CP)을 준비하지만, 예를 들어 단결정 실리콘 등을 포함하는 반도체 기판(반도체 웨이퍼)의 주면에 여러가지의 반도체 소자 또는 반도체 집적 회로 등을 형성한 후, 다이싱 등에 의해 반도체 기판을 각 반도체 칩으로 분리하여 제조할 수 있다. 또한, 상기 스터드 범프(BP)는, 반도체 기판(반도체 웨이퍼)을 다이싱 하기 전에 미리 형성해 둘 수도 있지만, 와이어 본딩 공정과 동일한 장치를 사용하여 형성할 수 있으므로, 본 실시 형태에서는, 후술하는 와이어 본딩 공정에서 형성하는 경우에 대하여 설명한다.
또한, 여기서는, 상기 스텝 S1a 내지 S1i에 의해 기판(10)을 제조함으로써, 스텝S1에서 기판(10)을 준비하는 경우에 대하여 설명하였다. 다른 형태로서, 이미 제조된 기판(10)(도 26 내지 도 29에 도시된 기판(10))을 스텝S1에서 준비할 수도 있다.
스텝 S1, S2에서 기판(10)과 반도체 칩(CP)을 준비한 후, 도 30 내지 도 32에 도시된 바와 같이, 다이 본딩 공정을 행하여 기판(CB)의 상면(10a)의 복수의 디바이스 영역(20a)의 각각에 반도체 칩(CP)을 탑재한다(도 11의 스텝S3).
도 30 내지 도 32는, 상기 도 26, 도 28 및 도 29에 각각 대응하는 것이다. 도 30에는 기판(10)의 상면(10a)측을 나타내는 평면도가 도시되고, 도 31에는 도 30의 일부(1개의 디바이스 영역(20a))를 확대한 부분 확대 평면도가 도시되고, 도 32는 도 31의 A3-A3선의 위치에서의 단면도(상기 도 29와 동일 위치에서의 단면도)이며, 모두 스텝S3의 다이 본딩 공정을 행한 후의 상태가 도시되어 있다. 또한, 상기 도 28과 마찬가지로 도 31에서도, 기판(10)의 하면(10b)에 형성된 단자(TE)의 외형 위치를 점선으로 나타내고 있다.
스텝S3에서는, 반도체 칩(CP)의 이면(CPb)이, 기판(10)의 상면(10a)(기재(11)의 주면(11b))과 대향하도록, 다이 본드재인 접합재(DB)를 통하여 기판(10)에서의 각 디바이스 영역(20a)의 상면(10a) 상에 탑재한다(페이스 업 실장). 또한, 도 31에 도시된 바와 같이, 반도체 칩(CP)은 디바이스 영역(20a)의 중앙부에, 반도체 칩(CP)의 평면 형상의 각 변이, 디바이스 영역(20a)의 각 변을 따라 배치되도록 배치한다.
스텝S3에서는, 예를 들어 에폭시계의 열경화성 수지 등의 접합재(DB)를 통하여 기판(CB) 상에 반도체 칩(CP)을 탑재한다. 유동성을 갖는 페이스트재를 접합재(DB)로서 사용할 경우에는, 우선, 기판(CB)의 상면(CBa)에서의 반도체 칩(CP)을 탑재하는 예정 영역에 페이스트 상태의 접합재(DB)를 도포하고나서, 반도체 칩(CP)의 이면(CPb)을 기판(10)의 상면(10a)에 접합재(DB)를 통하여 탑재하고, 그 후, 접합재(DB)를 경화시킨다(예를 들어, 열처리에 의해 경화시킴). 이에 의해, 페이스트 상태의 접합재(DB)는 경화되고, 반도체 칩(CP)은, 경화된 접합재(DB)에 의해 기판(CB)에 접합되어 고정된다.
또한, 여기에서는, 접합재(DB)로서, 열경화성 수지를 포함하는 페이스트재를 사용하는 경우에 대해서 설명했지만, 다양한 변형예를 적용할 수 있다. 예를 들어, 페이스트재가 아니라, 양면에 접착층을 구비하는 테이프재(필름재)를 접합재(DB)로서, 미리 반도체 칩(CP)의 이면(CPb)에 부착해 두고, 이 테이프재(접합재(DB))를 통하여 반도체 칩(CP)을 기판(10)의 디바이스 영역(20a)의 상면(10a) 상에 탑재할 수도 있다.
이어서, 도 33 내지 도 35에 도시된 바와 같이, 와이어 본딩 공정을 행하여 기판(CB)의 복수의 디바이스 영역(20a) 각각에 있어서, 그 디바이스 영역(20a)에 탑재된 반도체 칩(CP)의 복수의 패드(PD)와, 그 반도체 칩(CP)이 탑재되어 있는 디바이스 영역(20a)의 복수의 단자(TE)의 노출면(EX)을, 복수의 와이어(BW)를 통하여 각각 전기적으로 접속한다(도 11의 스텝S4).
도 33 내지 도 35는, 상기 도 30 내지 도 32에 각각 대응하는 것이다. 도 33에는 기판(10)의 상면(10a)측을 나타내는 평면도가 도시되고, 도 34에는 도 33의 일부(1개의 디바이스 영역(20a))를 확대한 부분 확대 평면도가 도시되고, 도 35는 도 34의 A3-A3선의 위치에서의 단면도(상기 도 32와 동일 위치에서의 단면도)이며, 모두 스텝S4의 와이어 본딩 공정을 행한 후의 상태가 도시되어 있다. 또한, 상기 도 31과 마찬가지로 도 34에서도, 기판(10)의 하면(10b)에 형성된 단자(TE)의 외형 위치를 점선으로 나타내고 있다.
이하, 이 스텝S4의 와이어 본딩 공정에 대하여 구체적으로 설명한다.
스텝S4에서는, 기판(10)에서의 어느 디바이스 영역(20a)에 탑재된 반도체 칩(CP)의 복수의 패드(PD)와, 그 디바이스 영역(20a)의 복수의 단자(TE)의 노출면(EX)을 와이어(BW)로 접속함에 앞서서, 그 반도체 칩(CP)의 패드(PD)의 표면에 스터드 범프(BP)를 형성하고, 그 디바이스 영역(20a)의 복수의 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성한다. 스터드 범프(BP, SB)는, 와이어 본딩 기술을 응용하여 형성할 수 있다.
스터드 범프(SB)는, 예를 들어 다음과 같이 하여 형성할 수 있다. 도 36 내지 도 38은, 스터드 범프(SB)를 형성하는 방법을 설명하는 설명도이다.
우선, 도 36에 도시된 바와 같이, 와이어 본딩 장치의 모세관(25)의 선단으로부터 돌출된 와이어(26)의 일부를 방전한다. 이에 의해, 와이어(26)의 선단(단부)에 볼부(볼 형상의 전극)(26a)가 형성된다. 즉, 전기 토치에 의해, 와이어(26)의 선단(단부)에 볼부(26a)를 형성한다. 그리고나서, 도 37에 도시된 바와 같이, 와이어(26)의 선단(단부)에 형성된 볼부(26a)를 기판(10)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에 접속(접합)한다. 이 때, 모세관(25)의 상방에 배치된 클램퍼(25a)로 와이어(26)를 끼워서 고정한 상태에서, 모세관(25)의 선단에서 볼부(26a)에 하중을 가하고 있다. 즉, 볼부(26a)를, 모세관(25)으로 단자(TE)의 노출면(EX)에 가압하여 접합한다. 또한, 모세관(25)에 초음파를 인가함으로써, 또한 볼부(26a)와 단자(TE)(의 노출면(EX))를 견고하게 접합할 수 있다. 여기까지는, 소위, 역 본딩 방식에 의해 와이어 본딩을 행하는 경우의 제1 본드측(단자(TE)측)에 대한 공정과 동일하다. 스터드 범프(SB)를 형성할 경우에는, 이어서, 도 38에 도시된 볼부(26a)의 상단부를 모세관(25)의 선단에서 절단하고, 도 38에 도시된 스터드 범프(범프 전극)SB를 얻을 수 있다. 이 스터드 범프(SB)는, 단자(TE)의 노출면(EX)에 형성된다. 스터드 범프(SB)는, 단자(TE)의 노출면(EX)에 접합하여 잔존하는 볼부(26a)를 포함하고, 와이어는 접속되어 있지 않다.
스터드 범프(BP)도, 스터드 범프(SB)와 마찬가지로 하여 형성할 수 있지만, 스터드 범프(SB)는 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에 형성된 것에 대해서, 스터드 범프(BP)는 패드(PD)의 표면에 형성된다. 즉, 스터드 범프(SB)와 스터드 범프(BP)는, 형성되는 하지가 상이하지만, 형성법 자체는 동일하므로, 여기서는 스터드 범프(BP)의 형성법에 관한 상세한 설명은 생략한다.
또한, 스터드 범프(SB), BP를 형성할 때에는, 도시하지 않은 히트 스테이지 등을 사용하여 기판(10)(단자(TE)를 포함함)과 반도체 칩(CP)(패드(PD)를 포함함)을 가열함으로써, 스터드 범프(SB), BP2와 하지의 접합 강도를 향상시킬 수도 있다.
와이어 본딩 공정의 대상이 되는 디바이스 영역(20a)에 있어서, 그 디바이스 영역(20a)에 탑재된 반도체 칩(CP)의 복수의 패드(PD) 각각에 대하여 스터드 범프(BP)를 형성하고, 그 디바이스 영역(20a)에 형성된 복수의 단자(TE) 각각에 대하여 스터드 범프(SB)를 형성한다. 이 때, 스터드 범프(SB)를 먼저 형성하고나서 스터드 범프(BP)를 형성해도, 또는, 스터드 범프(BP)를 먼저 형성하고나서 스터드 범프(SB)를 형성해도 되고, 또는, 스터드 범프(SB)의 형성과 스터드 범프(BP)의 형성을 교대로 행할 수도 있다.
이와 같이 하여, 스터드 범프(SB), BP를 형성할 수 있다.
스터드 범프(SB), BP를 형성한 후, 도 34 및 도 35에 도시된 바와 같이 반도체 칩(CP)의 복수의 패드(PD)와 복수의 단자(TE)를, 복수의 와이어(BW)를 통하여 각각 전기적으로 접속한다. 본 실시 형태에서는, 역 본딩 방식으로 와이어(BW)를 접속한다.
와이어(BW)를 역 본딩 방식으로 형성하는 방법에 대해서, 도 39 및 도 40을 참조하여 설명한다. 도 39 및 도 40은, 역 본딩의 방법을 설명하는 설명도이다. 또한, 역 본딩 방식으로 와이어(BW)를 형성하는 경우에도, 도 36에 도시한 바와 같이, 와이어(26)의 선단(단부)에 볼부(26a)를 형성하는 점은, 스터드 범프(SB)를 형성하는 경우와 마찬가지이다.
우선, 상기 도 36에 도시된 바와 같이 와이어(26)의 선단(단부)에 볼부(26a)를 형성하고나서, 상기 도 37에 도시된 바와 같이, 와이어(26)의 선단(단부)에 형성된 볼부(26a)를, 기판(10)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에 접속(접합)한다. 이 때, 모세관(25)의 상방에 배치된 클램퍼(25a)로 와이어(26)를 끼워서 고정한 상태에서, 모세관(25)의 선단에서 볼부(26a)에 하중을 가하고 있다. 즉, 볼부(26a)를, 모세관(25)으로 단자(TE)의 노출면(EX)에 가압하여 접합한다. 또한, 모세관(25)에 초음파를 인가함으로써, 또한 볼부(26a)와 단자(TE)(의 노출면(EX))를 견고하게 접합할 수 있다. 여기까지는, 스터드 범프(SB)를 형성하는 공정과 동일하다. 이 후, 스터드 범프(SB)를 형성하는 경우에는, 볼부(26a)의 상단부를 모세관(25)의 선단에서 절단하지만, 와이어(BW)를 형성하는 경우에는, 볼부(26a)의 상단부는 절단하지 않고, 다음과 같은 공정을 계속하여 행한다.
즉, 도 39에 도시된 바와 같이, 클램퍼(25a)를 느슨하게 하고(즉, 클램퍼(25a)를 개방해서 와이어(26)을 클램프하지 않는 상태로 하고), 와이어(26)를 송출하면서 모세관(25)을 단자(TE)의 상방을 향하여 이동시킨다. 그리고, 어느 정도(예를 들어, 반도체 칩(CP)의 최표면의 패시베이션막(PV)의 상면보다도 높은 위치), 모세관(25)을 상방으로 이동시킨 후, 도 40에 도시된 제2 본드측이 되는 패드(PD) 상에 형성된 스터드 범프(BP)를 향하여 이동시킨다. 그리고, 와이어(26)의 일부가 패드(PD) 상에 형성되어 있는 스터드 범프(BP)에 도달한 후, 클램퍼(25a)로 와이어(26)를 다시 클램프하고, 모세관(25)의 선단에서 와이어(26)의 일부(볼부(26a)가 형성된 단부와는 상이한 일부)를 제2 본드측이 되는 스터드 범프(BP)의 표면에 문질러 바른다(찌부러뜨려서 잡아뜯음). 이에 의해, 패드(PD)에 스터드 범프(BP)를 통하여 접속된 와이어(BW)가 형성된다. 와이어(BW)의 한쪽의 단부는, 볼부(26a)(이 볼부(26a)가 상기 볼부(BL)에 대응하고 있음)이며, 와이어(BW)의 다른 쪽의 단부는 스터드 범프(BP)에 접합되고, 그 스터드 범프(BP)를 통하여 패드(PD)에 접속되어 있다. 즉, 와이어(BW)는, 와이어(BW)와 별체로 형성된 스터드 범프(BP)를 통하여 패드(PD)와 전기적으로 접속한다.
또한, 와이어(BW)를 형성할 때에는, 도시하지 않은 히트 스테이지 등을 사용하여 기판(10)(단자(TE)를 포함함)과 반도체 칩(CP)(패드(PD)를 포함함)을 가열함으로써, 와이어(BW)의 접합 강도를 향상시킬 수도 있다.
또한, 와이어(BW)를 형성할 때에는, 와이어(26)의 선단(단부)에 형성된 볼부(26a)를 단자(TE)의 노출면(EX)에 접합하지만, 스터드 범프(SB)를 피하여 단자(TE)의 노출면(EX)에 접합한다. 이로 인해, 와이어(BW)의 한쪽의 단부는 패드(PD)상의 스터드 범프(BP)에 접합되지만, 와이어(BW)의 다른 쪽의 단부는 단자(TE)의 노출면(EX) 상의 스터드 범프(SB)에는 접합되지 않는다. 패드(PD)의 표면에 형성한 스터드 범프(BP)는, 와이어(BW)를 패드(PD)에 접속하기 위하여 형성한 것이지만, 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB)는, 와이어(BW)를 단자(TE)에 접속하기 위하여 형성한 것이 아니다. 스터드 범프(SB)는, 나중에 형성되는 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 높이기 위한 앵커 수단으로서 형성한 것이다.
이와 같이 하여, 스텝S4의 와이어 본딩 공정이 행해진다. 스텝S4의 와이어 본딩 공정을 행함으로써, 기판(10)의 각 디바이스 영역(20a)에 탑재된 반도체 칩(CP)의 복수의 패드(PD)와, 그 디바이스 영역(20a)에 형성된 복수의 단자(TE)가, 복수의 와이어(BW)를 통하여 각각 전기적으로 접속됨과 함께, 각 단자(TE)의 노출면(EX)에 스터드 범프(SB)가 형성된 상태를 얻을 수 있다.
또한, 어떤 단자(TE)의 노출면에 대하여 스터드 범프(SB)의 형성과 와이어(BW)의 접속을 행할 경우, 어느 쪽을 먼저 행할 수도 있지만, 와이어(BW)의 접속보다도 먼저 스터드 범프(SB)의 형성을 행하는 쪽이, 보다 바람직하다. 이것은, 어떤 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성할 때, 그 단자(TE)의 노출면(EX)에 접속되어 있는 와이어(BW)를 손상시켜버리는 것을 확실하게 방지하기 때문이다.
스텝S4의 와이어 본딩 공정 후, 수지 밀봉 공정을 행하여 도 41 내지 도 43에 도시된 바와 같이, 밀봉체(MR)를 형성한다(도 11의 스텝S5).
도 41 내지 도 43은, 상기 도 33 내지 도 35에 각각 대응하는 것이다. 도 41에는 기판(10)의 상면(10a)측을 나타내는 평면도가 도시되고, 도 42에는 도 41의 일부(1개의 디바이스 영역(20a))를 확대한 부분 확대 평면도가 도시되고, 도 43은 도 42의 A3-A3선의 위치에서의 단면도(상기 도 35와 동일 위치에서의 단면도)이며, 모두 스텝S5의 수지 밀봉 공정을 행한 후의 상태가 도시되어 있다. 또한, 상기 도 34와 마찬가지로 도 42에서도, 기판(10)의 하면(10b)에 형성된 단자(TE)의 외형 위치를 점선으로 나타냄과 함께, 밀봉체(MR) 내에 밀봉된 부재도 점선으로 나타내고 있다.
스텝S5에서는, 도 41 내지 도 43에 도시된 바와 같이, 반도체 칩(CP), 복수의 와이어(BW) 및 복수의 단자(TE)(구체적으로는 단자(TE)의 노출면(EX))를 밀봉체(밀봉 수지)(MR)로 밀봉한다.
이하, 이 스텝S5의 수지 밀봉 공정(밀봉체(MR) 형성 공정)에 대해서 설명한다.
일반적으로, 반도체 칩 등을 밀봉하는 방법으로서는, 열경화성 수지를 가열실(포트부)에서 연화(가소화)시켜서 가열한 성형 금형의 캐비티 내에 압입하여 성형하고, 그 후에 가열 경화시키는, 소위 트랜스퍼 몰드 방식이 있다. 또한, 다른 방법으로서, 액상의 수지를 밀봉하는 영역에 적하한 후, 가열 경화시켜서 밀봉 수지를 형성하는, 소위, 포팅 방식이 있다. 트랜스퍼 몰드 방식에 의해 형성한 수지는, 포팅 방식에 의해 형성된 수지보다도 단단하고, 외력(특히, 점 하중)이 가해졌을 때, 반도체 칩(CP)을 외력에 의한 파괴로부터 보호하는 관점에서는, 트랜스퍼 몰드 방식의 편이 바람직하다. 이로 인해, 본 실시 형태에서는, 트랜스퍼 몰드 방식을 채용하는 것이 보다 바람직하다.
트랜스퍼 몰드 방식을 채용한 스텝S5의 수지 밀봉 공정에서는, 우선, 도 44에 도시된 성형 금형(30)을 준비한다(금형 준비 공정). 도 44는, 트랜스퍼 몰드 방식을 채용한 수지 밀봉 공정의 설명도이다.
성형 금형(30)은, 하면(금형면)(31a) 및 하면(31a)에 형성된 캐비티(오목부, 오목부)(31b)를 갖는 상부 금형(금형)(31)과, 이 상부 금형(31)의 하면(금형면)(31a)과 대향하는 상면(금형면)(32a)을 갖는 하부 금형(금형)(32)을 구비하고 있다. 도 44는 확대 단면도이므로, 1개의 캐비티(31b)를 도시하고 있지만, 실제로는, 상부 금형(31)의 캐비티(31b)는 기판(10)의 디바이스 영역(20a)마다 형성되어 있다. 각 캐비티(31b)는, 예를 들어 4개의 코너부가 모따기된 대략 직사각형(사각형)의 평면 형상을 갖고 있다.
또한, 도시는 생략하지만, 상부 금형(31)에는, 캐비티(31b)에의 밀봉용 수지의 공급구인 게이트부 및 게이트부와는 상이한 위치에 배치되는 에어벤트부가 각각 형성되어 있다. 밀봉용 수지의 공급 방식은, 예를 들어 캐비티(31b)의 측면으로부터 밀봉용 수지를 공급하는 사이드 게이트 방식을 적용할 수 있지만, 다른 형태로 서, 캐비티(31b)의 천장면측으로부터 밀봉용 수지를 공급하는 톱 게이트 방식을 채용할 수도 있다.
이어서, 성형 금형(30)의 하부 금형(32) 상에 기판(10)을 배치한다(기판 배치 공정). 여기서, 하부 금형(32)과 조합하는 상부 금형(31)에 형성된 캐비티(31b)의 면적(평면 치수)은, 기판(10)의 각 디바이스 영역(20a)의 면적(평면 치수)보다도 작고, 디바이스 영역(20a)의 주연부는 평면에서 볼 때 캐비티(31b)보다도 외측에 위치한다.
이어서, 상부 금형(31)과 하부 금형(32)의 거리를 가깝게 하여, 도 44에 도시된 바와 같이, 기판(10)을 상부 금형(31)과 하부 금형(32)으로 끼워서 클램프한다(클램프 공정). 이에 의해, 밀봉체(MR)가 형성되는 예정 영역의 주위에서는, 상부 금형(31)(상부 금형(31)의 하면(31a))과, 기판(10)의 상면(10a)이 밀착한다. 또한, 하부 금형(32)(하부 금형(32)의 상면(32a))과, 기판(10)의 하면(10b)이 밀착한다. 캐비티(31b)는, 기판(10)의 각 디바이스 영역(20a)보다도 면적(평면 치수)이 작으므로, 디바이스 영역(20a)에서의 상면의 일부(캐비티(31b)보다도 외측의 영역)는 상부 금형(31)의 하면(31a)과 밀착한다.
이어서, 캐비티(31b) 내에 밀봉용 수지(경화 전의 밀봉 수지)를 공급하고, 이것을 경화시킴으로써 밀봉체(MR)를 형성한다(밀봉체 형성 공정). 이 공정에서는, 도시하지 않은 포트부에 배치된 수지 태블릿을 가열 연화시켜서 성형 금형(30)의 게이트부(도시하지 않음)로부터 캐비티(31b) 내에 밀봉용 수지를 공급한다. 수지 태블릿은, 예를 들어 열경화성 수지인 에폭시계의 수지를 포함하고, 경화 온도보다도 낮은 온도에서는, 가열함으로써 연화되어 유동성이 향상되는 특성을 갖고 있다. 따라서, 예를 들어 도시하지 않은 플런저에서 연화된 수지 태블릿을 밀어 넣으면, 밀봉용 수지가 성형 금형(30)에 형성된 게이트부(도시하지 않음)로부터 캐비티(31b) 내에 유입한다. 캐비티(31b) 내의 기체는, 밀봉용 수지가 유입하는 압력에 의해 성형 금형(30)의 에어벤트부(도시하지 않음)로부터 배출되고, 캐비티(31b) 내는 밀봉용 수지로 채워진다. 이 결과, 기판(10)의 상면(10a)측에 탑재된 반도체 칩(CP) 및 복수의 와이어(BW)는 밀봉용 수지로 덮인다. 또한, 이 때, 관통 구멍(SH)내에도 밀봉용 수지가 충전되므로, 기판(10)의 단자(TE)(구체적으로는 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX))도 밀봉용 수지로 덮인다. 그 후, 성형 금형(30)을 가열함으로써, 캐비티(31b) 내의 밀봉용 수지를 가열하여 경화시켜서, 경화된 밀봉용 수지를 포함하는 밀봉체(MR)를 형성한다.
이어서, 성형 금형(30)으로부터 복수의 밀봉체(MR)가 형성된 기판(10)을 취출한다(기판 취출 공정). 이 공정에서는, 성형 금형(30)의 게이트부(도시하지 않음) 내의 밀봉용 수지가 경화된 이트 레진(게이트 내 수지)을 캐비티(31b) 내의 밀봉체(MR)와 분할(게이트 브레이크)한 후, 상부 금형(31)과 하부 금형(32)을 분리하여 기판(10)을 취출한다.
또한, 성형 금형(30)으로부터 기판(10)을 취출한 후에 밀봉체(MR)를 다시 가열할 수도 있다. 이 경우, 예를 들어 성형 금형(30)으로부터 취출한 기판(10)을 베이크로(도시하지 않음)에 반송하고, 베이크로 내에서 기판(10)(밀봉체(MR)가 형성된 기판(10))을 열처리함으로써, 밀봉체(MR)를 다시 열처리한다. 이에 의해, 성형 금형(30) 내에서 가열된 밀봉용 수지(밀봉체(MR))를, 수지 중의 경화 성분의 절반 이상(예를 들어, 약 70％ 정도)이 경화된 상태(가경화라고 불리는 상태)로 하여 두고, 가경화된 밀봉체(MR)를 베이크로에서 다시 가열함으로써, 경화 성분 전부를 경화시키는 본 경화 처리를 행할 수 있다. 가경화의 상태에서는, 수지 중의 모든 경화 성분이 경화되어 있는 것은 아니지만, 절반 이상의 경화 성분이 경화되어 있고, 이 시점에서 반도체 칩(CP)이나 와이어(BW)는 밀봉되어 있지만, 밀봉체(MR)의 강도의 안정성 등의 관점에서는 모든 경화 성분을 완전히 경화시키는 것이 바람직하므로, 본 경화 처리를 행한다. 이와 같이, 밀봉용 수지를 경화시키는 공정을 2회로 나눔으로써, 다음으로 성형 금형(30)에 반송되는 다음 기판(10)에 대하여 재빨리 밀봉 공정을 실시할 수 있으므로, 제조 효율을 향상시킬 수 있다.
성형 금형(30)으로부터 기판(10)을 취출한 후에 밀봉체(MR)의 본 경화 처리를 행하지 않는 경우에는, 성형 금형(30) 내에서 밀봉용 수지를 충분히 경화시킴(본 경화와 동일 정도까지 경화시킴)으로써, 밀봉체(MR)를 형성하면 된다.
이와 같이 하여, 스텝S5의 수지 밀봉 공정(밀봉체(MR) 형성 공정)이 행해진다.
스텝S5의 수지 밀봉 공정을 행하면, 도 41 내지 도 43에 도시된 바와 같이, 기판(10)의 복수의 디바이스 영역(20a) 각각에서의 표면의 일부(즉, 기판(10)의 상면(10a)에서의 디바이스 영역(20a)의 주연부)가 노출되도록, 반도체 칩(CP) 및 복수의 와이어(BW)를 밀봉하는 밀봉체(밀봉 수지)(MR)가, 기판(10)의 각 디바이스 영역(20a)에 형성된다.
스텝S5의 수지 밀봉 공정 후, 개편화 공정을 행한다(도 11의 스텝S6).
스텝S6의 개편화 공정에서는, 상기 도 41에 도시된 기판(10)을 디바이스 영역(20a)을 따라 절단하고, 복수의 디바이스 영역(20a)을 분할한다. 이에 의해, 반도체 장치(PKG)가 얻어진다. 개편화된 개개의 디바이스 영역(20a)이 반도체 장치(PKG)가 된다. 또한, 개편화된 개개의 디바이스 영역(20a)의 기판(10)이, 반도체 장치(PKG)를 구성하는 기판(CB)이 된다. 기판(10)의 절단 방법은 특별히 한정되지 않지만, 예를 들어 도시하지 않은 펀치(절단날)와 다이(지지 부재)를 사용하여 프레스 가공에 의해 절단할 수 있다.
이와 같이, 스텝 S1 내지 S6에 의해 반도체 장치(PKG)가 제조된다.
<IC 카드의 제조 공정에 대해서>
이어서, 본 실시 형태의 IC 카드(1)의 제조 공정에 대하여 설명한다. 도 45 내지 도 48은, IC 카드(1)의 제조 공정을 도시하는 단면도이다.
IC 카드(1)를 제조하기 위해서는, 우선, 카드 본체(2)와 반도체 장치(PKG)를 준비한다.
먼저 카드 본체(2)를 준비하고나서 반도체 장치(PKG)를 준비해도, 또는, 먼저 반도체 장치(PKG)를 준비하고나서 카드 본체(2)를 준비해도 된다. 또는, 카드 본체(2)의 준비와 반도체 장치(PKG)의 준비를 동시에 행해도 된다.
이어서, 도 45에 도시된 바와 같이, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부에, 시트 형상의 접착용 필름(접착용 테이프, 접착 시트)(4a)을 부착한다. 접착용 필름(4a)은 상기 접착재(4)에 상당하는 것이다. 접착용 필름(4a)은, 예를 들어 열경화형의 접착 필름(접착 시트) 등을 사용할 수 있다.
또한, 여기에서는, 개편화된 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부에, 접착용 필름(4a)을 부착하는 경우에 대하여 설명하였다. 다른 형태로서, 상기 스텝S5의 수지 밀봉 공정을 행하여 밀봉체(MR)를 형성한 후에, 상기 스텝S6의 개편화 공정을 행하기 전에, 기판(CB)의 상면(CBa)에 접착용 필름(4a)을 부착하고나서 상기 스텝S6의 개편화 공정을 행할 수도 있다. 어느 쪽의 경우에도, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부에, 접착용 필름(4a)이 부착된 상태를 얻을 수 있다.
접착용 필름(4a)은, 밀봉체(MR) 상에는 부착되지 않고, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부(즉, 밀봉체(MR)가 형성되어 있지 않은 영역의 기판(CB)의 상면(CBa))에 부착되어 있다.
이어서, 도 46에 도시된 바와 같이, 카드 본체(2)의 오목부(3) 내에 반도체 장치(PKG)를 배치(수용)한다.
상술한 바와 같이, 카드 본체(2)의 표면(2a)에는 오목부(3)가 형성되어 있지만, 이 오목부(3)는, 오목부(3a)와, 오목부(3a) 내에 오목부(3a)보다도 깊게 형성된 오목부(3b)에 의해 형성되어 있다.
카드 본체(2)의 오목부(3) 내에 반도체 장치(PKG)를 배치할 때에는, 기판(CB)의 상면이 카드 본체(2)의 표면(2a)에 대향하는 방향에서, 카드 본체(2)의 오목부(3) 내에 반도체 장치(PKG)를 배치한다. 이에 의해, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부에 부착된 접착용 필름(4a)이 오목부(3a)의 저면(3c) 상에 배치되고, 반도체 장치(PKG)의 밀봉체(MR)가 오목부(3b) 내에 배치된다. 이 때, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부에 부착된 접착용 필름(4a)은 오목부(3a)의 저면(3c)에 접하지만, 반도체 장치(PKG)의 밀봉체(MR)는 오목부(3b)의 저면(3d)에 접하지 않고, 오목부(3b)의 저면(3d)과 밀봉체(MR)의 상면(MRa)의 사이에는 중공 공간(5a)이 형성된다.
이어서, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주부를, 접착용 필름(4a)을 개재하여 오목부(3a)의 저면(3c)에 열 압착한다.
이 때, 예를 들어 도 47에 도시된 바와 같이, 반도체 장치(PKG)의 기판(CB)의 하면(CBb)의 외주부를 가열 툴(가열용 지그)(TL1) 등으로 가압함으로써, 기판(10)을, 접착용 필름(4a)을 개재하여 오목부(3a)의 저면(3c)에 가압하는 동시에, 가열 툴(TL1)에 의해 기판(10)을 개재하여 접착용 필름(4a)을 가열한다. 이에 의해, 접착용 필름(4a)이 연화되고나서 경화하고, 반도체 장치(PKG)의 기판(CB)의 상면(CBa)의 외주가, 접착용 필름(4a)을 개재하여 오목부(3a)의 저면(3c)과 접착되어 고정된다. 그 후, 가열 툴(TL1)을 반도체 장치(PKG)로부터 이격시킨다. 이와 같이 하여, 도 48에 도시된 바와 같이, 반도체 장치(PKG)를 오목부(3)에 수용하여 카드 본체(2)에 고정할 수 있다. 경화된 접착용 필름(4a)이 상기 접착재(4)가 된다. 또한, 오목부(3b)의 저면(3d)과 밀봉체(MR)의 상면(MRa)의 사이의 중공 공간(5a)이, 상기 중공 공간(5)이 된다.
이와 같이 하여, IC 카드(1)를 제조할 수 있다.
<검토>
이어서, 본 발명자의 검토에 대하여 설명한다.
예를 들어 상기 특허문헌 1과 같이, 테이프를 포함하는 기재 상에 반도체 칩을 탑재한 반도체 장치, 소위 COT 패키지에서는, 기재에 형성된 관통 구멍을 통하여 기재의 이면에 형성된 단자의 표면(기재의 관통 구멍으로부터 노출되는 면)에 도전성 부재(예를 들어, 와이어)를 접속하고, 이 도전성 부재를 통하여 단자와 반도체 칩을 전기적으로 접속하고, 또한, 반도체 칩과 도전성 부재를 수지로 밀봉하고 있다.
여기서, 단자의 면(기재와 대향하는 면) 중 기재와 접촉하는 부분은, 기재와의 밀착성을 향상시키기 위해서 조면화 처리가 실시되어 있다. 한편, 도전성 부재가 접속되는 단자의 표면은, 도전성 부재와의 접속성을 향상시키기 위해서 평탄화 처리가 실시되어 있다.
또한, 단자는 도전성 부재(금속)를 포함하는 것에 대하여, 수지(밀봉체)는 절연성 부재를 포함하고, 각각의 열팽창 계수에는 차이가 발생하고 있다.
그로 인해, 단자의 표면과 수지(밀봉체)의 밀착성은 낮아서 단자의 표면과 수지(밀봉체) 사이에서 박리가 발생할 우려가 있다. 단자의 표면과 수지(밀봉체) 사이에서 박리가 발생하면, 단자의 표면에서의 도전성 부재의 접합부에 큰 부하(응력, 손상)가 가해져버리고, 이 접합부에서 전기 특성이 변화해버린다(단선에 이르는 경우도 있음). 이것은, 반도체 장치의 신뢰성의 저하로 연결되어버린다.
또한, 접합부에 손상을 끼치는 타이밍으로서는, 주로, 반도체 장치(COT 패키지)를 카드 본체에 수납할 때(즉, IC 카드의 조립 공정)와, 완성한 제품(IC 카드)을 사용중일 때의 2경우가 있다.
<주요한 특징과 효과에 대해서>
본 실시 형태의 반도체 장치(PKG)는, 관통 구멍(SH)을 갖는 절연성의 기재(BS)와, 기재(BS)의 한쪽의 주면(하면(BSb))에 형성되고, 일부가 관통 구멍(SH)으로부터 노출되는 단자(TE)(외부 단자)와, 기재(BS)의 다른 쪽의 주면(상면(BSa)) 상에 탑재된 반도체 칩(CP)을 갖고 있다. 반도체 칩(CP)은, 패드(PD)가 형성된 측과는 반대측의 이면(CPb)이, 기재(BS)의 다른 쪽의 주면(상면(BSa))과 대향하도록, 기재(BS)의 다른 쪽의 주면(상면(BSa)) 상에 탑재되어 있다. 또한, 반도체 장치(PKG)는, 단자(TE) 중 기재(BS)의 관통 구멍(SH)으로부터 노출되는 노출면(EX)과 반도체 칩(CP)의 패드(PD)를 전기적으로 접속하는 도전성 부재(즉, 도전성 접속 부재, 여기에서는 와이어(BW))와, 밀봉체(MR)를 갖고 있으며, 밀봉체(MR)는, 기재(BS)의 관통 구멍(SH)의 내부, 반도체 칩(CP) 및 도전성 접속 부재(와이어(BW))를 밀봉하고 있다. 그리고, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부(본딩 영역) 이외의 영역(비접합부)에 앵커 수단이 설치되어 있다.
이 앵커 수단은, 밀봉체(MR)와 단자(TE)(외부 단자)의 밀착성을 향상시키도록 기능하는 것이다. 즉, 단자(TE)의 노출면(EX)에 앵커 수단이 설치되어 있지 않은 경우에 비하여, 단자(TE)의 노출면(EX)에 앵커 수단이 설치되어 있는 경우에는, 단자(TE)의 노출면(EX)과 밀봉체(MR)의 밀착성을 향상시킬 수 있다.
만약 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성이 낮으면, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 박리될 우려가 있고, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 박리되면, 단자(TE)의 노출면(EX)에서의 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부에 큰 부하(응력, 손상)가 가해져버린다. 이 부하는, 이 접합부에 있어서, 전기 특성이 변화해버리는 것으로 이어지고, 또한, 단선(패드(PD)와 단자(TE)의 사이의 전기적 접속이 끊어져버리는 현상)에 이르는 경우도 있다. 단선은 물론, 전기적 특성의 변화의 경우에도, 패드(PD)와 단자(TE)의 사이의 전기적 접속의 신뢰성의 저하, 나아가서는 반도체 장치의 신뢰성의 저하로 이어져버린다. 이로 인해, 패드(PD)와 단자(TE)의 사이의 전기적 접속의 신뢰성을 향상시키고, 반도체 장치의 신뢰성을 향상시키기 위해서는, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 가능한 한 박리되지 않도록 하는 것이 중요하다.
따라서, 본 실시 형태에서는, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부 이외의 영역에 앵커 수단을 설치하고 있고, 이 앵커 수단에 의해, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 향상시킬 수 있다. 이에 의해, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 박리되는 것을 억제 또는 방지할 수 있으므로, 밀봉체(MR)의 박리에 기인하여 단자(TE)의 노출면(EX)에서의 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부에 부하(응력, 손상)가 가해지는 것을 억제 또는 방지할 수 있다. 이로 인해, 단자(TE)의 노출면(EX)에서의 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부의 전기적 특성이 변화하거나, 또는 단선되어버리는 것을 억제 또는 방지할 수 있다. 따라서, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있다. 이로 인해, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
이와 같이, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에 앵커 수단을 설치하는 것을, 주요한 특징 중 하나로 하고 있지만, 본 실시 형태에서는, 이 앵커 수단으로서 스터드 범프(SB)를 사용하고 있다. 또한, 후술하는 실시 형태2에서는, 이 앵커 수단으로서 오목부(81)를 사용하고 있고, 후술하는 실시 형태3에서는, 이 앵커 수단으로서 조면화된 영역(71)을 사용하고 있다. 즉, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부 이외의 영역에 앵커 수단을 설치하는 것은, 본 실시 형태1과 후술하는 실시 형태 2, 3에서 공통이지만, 앵커 수단의 구체적 구성이, 본 실시 형태1과 후술하는 실시 형태2와 후술하는 실시 형태3에서 상이하다.
이로 인해, 본 실시 형태1과 후술하는 실시 형태 2, 3에서 공통된 기술 사상은, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부 이외의 영역에 앵커 수단을 설치하는 것이다. 그리고, 이 앵커 수단을 구체화한 것이 본 실시 형태1과 후술하는 실시 형태 2, 3이다.
앵커 수단은, 밀봉체(MR)와 단자(TE)의 밀착성을 향상시키도록 기능하는 것이므로, 적어도 밀봉체(MR)를 형성하기 전에(즉, 단자(TE)의 노출면(EX)이 밀봉체(MR)로 밀봉되기 전에), 단자(TE)의 노출면(EX)에 형성하여 둘 필요가 있다.
또한, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부 이외의 영역에 앵커 수단을 설치하는 것은, 단자(TE)의 노출면(EX) 중 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부에는 앵커 수단을 설치하지 않는 것을 의미하고 있다. 이렇게 하는 것은, 단자(TE)의 노출면(EX)에 대한 도전성 접속 부재(예를 들어, 와이어(BW))의 확실한 접속(접합)이 앵커 수단에 의해 저해되어버리는 것을 방지하기 때문이다. 즉, 단자(TE)의 노출면(EX)에는, 앵커 수단을 설치한 영역과 앵커 수단을 설치하고 있지 않은 영역이 있고, 도전성 접속 부재(예를 들어, 와이어(BW))는, 단자(TE)의 노출면(EX) 중 앵커 수단을 설치하고 있지 않은 영역에 접속(접합)한다. 단자(TE)의 노출면(EX) 중, 앵커 수단을 설치하고 있지 않은 영역에 도전성 접속 부재(예를 들어, 와이어(BW))를 접속(접합)함으로써, 단자(TE)의 노출면(EX)에 대한 도전성 접속 부재의 확실한 접속(접합)을 확보할 수 있음과 함께, 단자(TE)의 노출면(EX)에 앵커 수단을 설치함으로써, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 향상시킬 수 있다.
이로 인해, 본 실시 형태1에서는, 단자(TE)의 노출면(EX)에 있어서, 앵커 수단으로서의 스터드 범프(SB)가 형성되어 있지 않은 위치에(즉, 스터드 범프(SB)에 접하지 않는 위치에), 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되어 있다. 또한, 후술하는 실시 형태2에서는, 단자(TE)의 노출면(EX)에 있어서, 앵커 수단으로서의 오목부(81)가 형성되어 있지 않은 위치에(즉, 오목부(81)와는 겹치지 않는 위치에), 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되어 있다. 또한, 후술하는 실시 형태3에서는, 단자(TE)의 노출면(EX)에 있어서, 앵커 수단으로서의 조면화된 영역(71)에 겹치지 않는 위치에, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되어 있다. 이에 의해, 단자(TE)의 노출면(EX)에 대한 도전성 접속 부재(예를 들어, 와이어(BW))의 확실한 접속(접합)을 확보할 수 있음과 함께, 앵커 수단을 설치함으로써, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 향상시킬 수 있다.
또한, 역 본딩으로 와이어(BW)를 단자(TE)의 노출면(EX)에 접속한 경우에는, 와이어(BW)의 단부에 볼부(BL)가 일체적으로 형성되어 있으므로, 단자(TE)의 노출면(EX)에서의 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부는, 단자(TE)의 노출면(EX)에서 볼부(BL)가 접합되는 부분에 대응하게 된다.
또한, 단자(TE)의 기재(BS)와 대향하는 측의 면인 기재 대향면(TEa)은, 기재(BS)의 한쪽 면(하면(BSb))과 대향하는 접합면(BD)과, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 노출면(EX)을 갖고 있다. 그리고, 단자(TE)의 접합면(BD)의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부의 표면 조도(산술 평균 조도(Ra))보다도 큰 것이 바람직하다. 이것도, 본 실시 형태1과 후술하는 실시 형태 2, 3, 4에서 공통이다.
즉, 반도체 장치(PKG)의 신뢰성 향상을 위해서는, 단자(TE)와 기재(BS)의 접착 강도가 높은 것이 바람직하다. 이에 의해, 단자(TE)가 기재(BS)로부터 박리되는 것을 방지할 수 있다. 단자(TE)와 기재(BS)의 접착 강도를 높게 하기 위해서는, 단자(TE)의 접합면(BD)의 표면 조도를 크게 하는 것이 유효하다. 이로 인해, 단자(TE)의 접합면(BD)의 표면 조도(산술 평균 조도(Ra))는, 어느 정도 크게 하는 것이 바람직하다. 즉, 단자(TE)의 접합면(BD)은 조면화되어 있는 것이 바람직하다.
한편, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합된 접합부는, 어느 정도 평탄한 것이 바람직하다. 즉, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 영역은, 조면화되어 있지 않고, 어느 정도 평탄한 것이 바람직하다. 이것은, 와이어(BW) 등의 도전성 접속 부재를 접합하기 위해서는, 접합 대상의 면이 평탄한 쪽이, 와이어(BW) 등의 도전성 접속 부재의 확실한 접합을 확보하기 쉽기 때문이다. 따라서, 단자(TE)의 접합면(BD)보다도 표면 조도(산술 평균 조도(Ra))가 작은 영역에서, 또한, 앵커 수단을 설치하고 있지 않은 영역을, 단자(TE)의 노출면(EX)에 확보하고, 거기에 와이어(BW) 등의 도전성 접속 부재를 접합하는 것이 바람직하다.
이로 인해, 단자(TE)의 접합면(BD)(접착층(SE)을 통하여 기재(BS)에 접착된 면)의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부의 표면 조도(산술 평균 조도(Ra))보다도 큰 것이 바람직하다. 바꾸어 말하면, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 접합면(BD)(접착층(SE)을 통하여 기재(BS)에 접착된 면)의 표면 조도(산술 평균 조도(Ra))보다도 작은 것이 바람직하다. 이에 의해, 단자(TE)와 기재(BS)의 접착 강도를 높게 할 수 있음과 함께, 단자(TE)의 노출면(EX)에 대한 도전성 접속 부재(예를 들어, 와이어(BW))의 확실한 접속(접합)을 확보할 수 있다.
예를 들어, 단자(TE)의 접합면(BD)의 표면 조도(산술 평균 조도(Ra))는 6㎛ 이상으로 할 수 있다. 한편, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(와이어(BW))가 접합되는 접합부의 표면 조도(산술 평균 조도(Ra))는 4㎛ 이하로 할 수 있다.
이하에, 본 실시 형태1의 앵커 수단인 스터드 범프(SB)를 중심으로, 본 실시 형태1의 주요한 특징에 대해서 더욱 구체적으로 설명한다.
본 실시 형태1에서는, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 스터드 범프(SB)를 사용하고 있다. 즉, 본 실시 형태1에서는, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)에, 앵커 수단으로서 스터드 범프(SB)를 형성하고 있다. 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성한 것에 의해, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 향상시킬 수 있다. 이로 인해, 상술한 바와 같이, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있다. 따라서, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성한 것에 의해, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 향상시킬 수 있는 이유는, 예를 들어 다음과 같은 것이다.
금속 재료를 포함하는 단자(TE)의 노출면(EX)과 금속 재료를 포함하는 스터드 범프(SB)의 사이의 접착 강도(접착력)는, 금속 재료를 포함하는 단자(TE)의 노출면(EX)과 수지(밀봉체(MR))의 사이의 접착 강도(접착력)보다도 크게 할 수 있다. 이로 인해, 스터드 범프(SB)를 형성하지 않은 경우에 비하여, 스터드 범프(SB)를 형성한 경우에는, 단자(TE)의 노출면(EX)이 접촉하는 수지 면적(밀봉체(MR)의 면적)의 일부를, 단자(TE)의 노출면(EX)에 대한 접착 강도가 수지(밀봉체(MR))보다도 높은 스터드 범프(SB)로 치환하게 된다. 그리고, 스터드 범프(SB)는, 단자(TE)의 노출면(EX)에 형성된 볼록부(돌기부)이므로, 스터드 범프(SB)와 단자(TE)의 노출면(EX)의 접촉 면적에 비하여, 스터드 범프(SB)와 밀봉체(MR)의 접촉 면적은 커진다. 이로 인해, 스터드 범프(SB)를 형성하지 않은 경우의 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성에 비하여, 스터드 범프(SB)를 형성한 경우의 밀봉체(MR)와 단자(TE)의 노출면(EX) 및 스터드 범프(SB)의 표면의 밀착성을 높게 할 수 있다. 따라서, 스터드 범프(SB)를 형성하지 않은 경우에 비하여, 스터드 범프(SB)를 형성한 경우의 쪽이, 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되기 어려워진다.
또한, 스터드 범프(SB)는, 예를 들어 금을 포함하는 와이어의 선단(단부)에 볼부(볼 형상의 전극)를 형성하고, 이 볼부를 모세관(도시 생략)으로 단자(TE)의 노출면(EX)에 가압하여 접합함으로써 형성한 것이며, 편평 형상으로 찌부러진 볼부(볼 형상의 전극)에 의해 형성되어 있다. 이로 인해, 도 49에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 대략 수직인 단면에서의 스터드 범프(SB)의 단면 형상은, 대략 타원 형상(노출면(EX)에 대략 수직인 방향에서의 치수가 노출면(EX)에 대략 평행한 방향에서의 치수보다도 작은 것 같은 타원 형상)으로 되어 있다. 여기서, 도 49는, 단자(TE)의 노출면(EX)에 형성된 스터드 범프(SB)를 모식적으로 도시하는 단면도이다.
스터드 범프(SB)에 있어서의 단자(TE)의 노출면(EX)에 대략 평행한 평면에서의 단면적은, 스터드 범프(SB)의 높이 방향의 하부(스터드 범프(SB)와 노출면(EX)의 접합면)보다도 스터드 범프(SB)의 높이 방향의 중간부의 쪽이 커져 있다. 즉, 도 49에 있어서, 치수L3이 치수L4보다도 커져 있다(즉, L3>L4). 여기서, 도 49에서의 치수L3 및 치수L4는, 단자(TE)의 노출면(EX)에 대략 평행한 평면에서의 스터드 범프(SB)의 단면의 직경에 상당하고, 이 중 치수L3은 스터드 범프(SB)의 높이 방향의 하부(스터드 범프(SB)와 노출면(EX)의 접합면)에서의 직경이며, 치수L4는 스터드 범프(SB)의 높이 방향의 중간부에서의 직경이다.
또한, 스터드 범프(SB)의 높이 방향이란, 단자(TE)의 노출면(EX)을 기준으로 하여 스터드 범프(SB)가 접합된 노출면(EX)으로부터의 스터드 범프(SB)의 돌출 방향이며, 단자(TE)의 노출면(EX)에 대략 수직인 방향에 대응하고 있다. 스터드 범프(SB)와 노출면(EX)의 접합면을 기준으로 하고, 그 접합면으로부터 스터드 범프(SB)의 돌출 방향으로 이격되는 방향이, 높은 쪽 또는 상측이다. 따라서, 스터드 범프(SB)의 높이 방향의 중간부는, 스터드 범프(SB)와 노출면(EX)의 접합면보다도 높은 위치에 있고, 또한, 스터드 범프(SB)의 최정상부(스터드 범프(SB)과 노출면(EX)의 접합면으로부터 가장 이격된 부분)보다도 낮은 위치에 있다.
공, 스터드 범프(SB)는, 단자(TE)의 노출면(EX)에 대략 평행한 평면에서의 스터드 범프(SB)의 단면이 스터드 범프(SB)와 노출면(EX)의 접합면보다도 커지는 부분을, 상기 접합면보다도 높은 위치(스터드 범프(SB)의 높이 방향의 중간부)에 갖고 있다. 이에 의해, 스터드 범프(SB)의 높이 방향으로 보았을 때, 스터드 범프(SB)의 일부와 단자(TE)의 노출면(EX)의 사이에, 밀봉체(MR)의 일부(도 49에서 부호YG를 붙인 화살표로 나타낸 부분)가 끼워진 상태가 얻어진다. 이러한 상태이면, 밀봉체(MR)가 스터드 범프(SB)로부터 박리되기 어려워지므로, 스터드 범프(SB)가 앵커 수단으로서 기능하는 데 있어서 적합하다.
즉, 스터드 범프(SB)의 높이 방향으로 보았을 때, 스터드 범프(SB)의 일부와 단자(TE)의 노출면(EX)의 사이에, 밀봉체(MR)의 일부(도 49에서 부호YG를 붙인 화살표로 나타낸 부분)가 끼워져 있으면, 보다 바람직하다. 바꾸어 말하면, 스터드 범프(SB)의 높이 방향으로 보았을 때, 스터드 범프(SB)의 일부의 바로 아래에 밀봉체(MR)의 일부(도 49에서 부호YG를 붙인 화살표로 나타낸 부분)가 존재하고 있으면, 보다 바람직하다. 이에 의해, 밀봉체(MR)가 스터드 범프(SB)로부터 박리되기 어려워지므로, 밀봉체(MR)와 스터드 범프(SB)의 밀착성을 더욱 향상시킬 수 있다. 이로 인해, 밀봉체(MR)의 박리를 보다 확실하게 억제 또는 방지할 수 있다. 따라서, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 보다 확실하게 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 보다 확실하게 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 보다 확실하게 향상시킬 수 있다.
또한, 본 실시 형태에서는, 단자(TE)의 노출면(EX)에 앵커 수단으로서 스터드 범프(SB)를 형성하지만, 상기 도 6에는, 예로서, 단자(TE)의 노출면(EX)에 있어서, 3군데에 스터드 범프(SB)를 형성한 경우(즉, 합계 3개의 스터드 범프(SB)를 형성한 경우)가 도시되어 있다. 그러나, 단자(TE)의 노출면(EX)에 형성하는 스터드 범프(SB)의 수는 이것에 한정되지 않고, 다양하게 변경 가능하다. 단자(TE)의 노출면(EX)에 있어서, 1군데에 스터드 범프(SB)를 형성한 경우(즉, 합계 1개의 스터드 범프(SB)를 형성한 경우)이어도, 스터드 범프(SB)를 형성하지 않는 경우에 비하면, 형성한 스터드 범프(SB)가 앵커 수단으로서 기능함으로써, 밀봉체(MR)의 박리를 억제 또는 방지할 수 있다. 따라서, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
그러나, 단자(TE)의 노출면(EX)에 있어서, 복수 개소에 스터드 범프(SB)를 형성하면(즉, 복수의 스터드 범프(SB)를 형성하면), 보다 바람직하다. 이에 의해, 밀봉체(MR)와 단자(TE)의 노출면(EX) 및 스터드 범프(SB)의 표면의 밀착성을 보다 높게 할 수 있고, 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되는 것을 보다 확실하게 억제 또는 방지할 수 있다.
또한, 단자(TE)의 노출면(EX)에 있어서, 어느 쪽의 위치에 스터드 범프(SB)를 형성한 경우에도, 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성하지 않는 경우에 비하면, 밀봉체(MR)의 박리를 억제 또는 방지하는 효과를 얻을 수 있다. 단, 스터드 범프(SB)는, 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부 이외의 영역에 형성된다.
그러나, 단자(TE)의 노출면(EX)에 있어서, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역에 스터드 범프(SB)를 형성해 두면, 밀봉체(MR)의 박리를 억제 또는 방지하는 효과를 보다 높일 수 있다. 이 관점에서, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부보다도 관통 구멍(SH)의 내벽에 가까운 위치에 스터드 범프(SB)를 형성해 두면, 보다 바람직하다(도 6 참조). 이것은, 단자(TE)의 노출면(EX)에 있어서, 밀봉체(MR)의 박리의 기점이 되기 쉬운 것은, 단자(TE)의 노출면(EX)에서의 주연부(도 50에서 도트의 해칭을 붙인 영역(51)에 대응)이기 때문이다.
여기서, 도 50은, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)을 도시하는 평면도이다. 도 50은, 평면도이지만, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역(51)(즉, 밀봉체(MR)의 박리가 최초에 발생하기 쉬운 영역)에 도트의 해칭을 붙이고 있다.
도 50에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역(51)은, 단자(TE)의 노출면(EX)에서의 주연부(관통 구멍(SH)의 내벽에 가까운 영역)이다. 이 영역(51)에서 밀봉체(MR)의 박리가 발생하면, 그 곳을 기점으로 하여 밀봉체(MR)의 박리가 진행하고, 단자(TE)의 노출면(EX)에서 도전성 접속 부재(예를 들어, 와이어(BW))가 접합된 접합부에 부하가 가해져버린다.
이로 인해, 앵커 수단(여기서는 스터드 범프(SB))은, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역(51) 또는 그것에 가까운 위치에 형성하는 것이 바람직하고, 따라서, 단자(TE)의 노출면(EX)에서의 주연부 또는 그것에 가까운 위치(즉, 관통 구멍(SH)의 내벽에 어느 정도 가까운 위치)에 형성하는 것이 바람직하다. 그렇게 함으로써, 밀봉체(MR)의 박리의 발생을 억제 또는 방지하기 쉬워진다.
한편, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))는, 단자(TE)의 노출면(EX)에 있어서, 관통 구멍(SH)의 내벽으로부터 어느 정도 이격된 위치에 접합한 쪽이, 그 도전성 접속 부재(예를 들어, 와이어(BW))를 형성하기 쉽다. 이것은, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))는, 단자(TE)의 노출면(EX)부터 패드(PD)까지 연장되어 있으므로, 단자(TE)의 노출면(EX)에서 관통 구멍(SH)의 내벽에 가까운 위치에는 형성하기 어렵기 때문이다. 한편, 스터드 범프(SB)는 패드(PD)까지 연장시킬 필요가 없으므로, 와이어(BW)에 비하여 그러한 형성 상의 제약은 작다.
따라서, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부보다도 관통 구멍(SH)의 내벽에 가까운 위치에 스터드 범프(SB)을 형성해 두면, 보다 바람직하다. 즉, 도 6에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부와 관통 구멍(SH)의 내벽의 사이의 거리(간격)L1보다도, 스터드 범프(SB)와 관통 구멍(SH)의 내벽의 사이의 거리(간격)L2쪽이 작아지도록(즉, L2 <L1) 하면, 보다 바람직하다. 이에 의해, 밀봉체(MR)의 박리의 발생을 보다 확실하게 억제 또는 방지할 수 있음과 함께, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))를 용이하면서 확실하게 형성할 수 있다. 따라서, 반도체 장치의 신뢰성을 보다 확실하게 향상시킬 수 있음과 함께, 반도체 장치를 제조하기 쉬워진다.
또한, 스터드 범프(SB)와 관통 구멍(SH)의 내벽의 사이의 거리(간격)L2는, 스터드 범프(SB)를 형성하는 데 사용한 상기 모세관(25)이 관통 구멍(SH)의 내벽에 접촉하지 않을 정도의 거리는 확보하는 것이 바람직하다.
또한, 도 5 및 도 6에도 도시된 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부는, 단자(TE)의 노출면(EX)의 중심과는 겹치지 않는 위치에 있는 것이 바람직하다. 이것은, 단자(TE)의 노출면(EX)은, 중심이 주연부보다도 휘기 쉽기 때문이다.
또한, 도 6에서는, 단자(TE)의 노출면(EX)의 중심을 부호CT를 붙여서 나타내고, 또한, 도 5에서는, 단자(TE)의 노출면(EX)의 중심(CT)을 통과하면서 단자(TE)의 노출면(EX)에 대략 수직인 중심선을, 부호CL을 붙여서 나타내고 있다. 도 5 및 도 6에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 와이어(BW)가 접합되는 접합부는, 단자(TE)의 노출면(EX)의 중심(CT) 및 중심선(CL)과는 겹치지 않는 위치에 있고, 즉, 단자(TE)의 노출면(EX)의 중심(CT) 및 중심선(CL)으로부터 어긋난 위치에 있다.
단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))를 단자(TE)의 노출면(EX)의 중심(CT)과는 겹치지 않는 위치에 접합함으로써, 단자(TE)의 노출면(EX)의 휨에 의해 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부에 부하(응력, 손상)가 가해지는 것을 억제하기 쉬워진다. 이에 의해, 반도체 장치의 신뢰성을 보다 확실하게 향상시킬 수 있다.
또한, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부는, 단자(TE)의 노출면(EX)의 중심(CT)으로부터 어긋나 있지만, 반도체 장치(PKG)의 중심으로부터 멀어지는(이격되는) 방향으로 어긋나 있는 것이 바람직하다. 이것은, 반도체 장치(PKG)를 카드 본체(2)에 내장한 경우, 반도체 장치(PKG)의 주연부(기판(CB)의 주연부)만이 카드 본체(2)에 지지되므로(구체적으로는, 상기 오목부(3a)의 저면(3c)에 접착재(4)를 통하여 고정되므로), 반도체 장치(PKG)의 중심은 반도체 장치의 주연부보다도 휘기 쉽기 때문이다.
이로 인해, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부의 위치를, 단자(TE)의 노출면(EX)의 중심(CT)으로부터 제1 방향으로 어긋나게 함으로써, 반도체 장치(PKG)의 휨에 의해 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부에 부하(응력, 손상)가 가해지는 것을 억제하기 쉬워진다. 이에 의해, 반도체 장치의 신뢰성을, 또한 확실하게 향상시킬 수 있다. 여기서, 상기 제1 방향은, 반도체 장치(PKG)의 중심으로부터 멀어지는 방향이다. 이 제1 방향을, 보다 상세하게 설명하면, 평면에서 볼 때(기판(CB)의 상면(CBa)에 대략 평행한 평면에서 본 경우), 단자(TE)의 노출면(EX)의 중심과 반도체 장치(PKG)의 중심(기판(CB)의 중심에 거의 대응하고 있음)을 연결하는 직선 상의 방향에서, 또한, 반도체 장치(PKG)의 중심으로부터 멀어지는(이격되는) 방향이면, 보다 바람직하다.
또한, 단자(TE)의 노출면(EX)에 있어서, 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부가, 평면에서 볼 때 복수의 스터드 범프(SB)로 둘러싸이도록 하면, 보다 바람직하다. 이에 의해, 밀봉체(MR)의 박리에 기인한 부하가 도전성 접속 부재(예를 들어, 와이어(BW))의 접합부에 가해지는 것을 보다 확실하게 억제 또는 방지할 수 있게 된다. 이에 의해, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한, 기재(BS)의 하면(BSb)에 단자(TE)가 복수 형성되어 있는 경우, 그것들 복수의 단자(TE) 중 적어도 하나의 단자(TE)의 노출면(EX)에 대하여 앵커 수단을 설치하면, 그 앵커 수단을 설치한 단자(TE)의 노출면(EX)에서는 밀봉체(MR)의 박리를 억제 또는 방지할 수 있다. 이에 의해, 앵커 수단을 전혀 설치하지 않은 경우에 비하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
그러나, 기재(BS)의 하면(BSb)에 단자(TE)가 복수 형성되어 있는 경우에는, 그것들 복수의 단자(TE) 각각의 노출면(EX)에 대하여 앵커 수단을 설치하는 것이 보다 바람직하고, 이에 의해, 앵커 수단을 설치한 복수의 단자(TE)의 각 노출면(EX)에서 밀봉체(MR)의 박리를 억제 또는 방지할 수 있다. 이에 의해, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
단, 기재(BS)의 하면(BSb)에 단자(TE)가 복수 형성됨과 함께, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 단자(TE)와, 도전성 접속 부재가 접합되지 않는 단자(TE)가 혼재되어 있는 경우도 있다. 이 경우에는, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합된 단자(TE)에 대해서는, 그 단자(TE)의 노출면(EX)에 대하여 앵커 수단을 설치하는 것이 바람직하지만, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되지 않는 단자(TE)의 노출면(EX)에 대해서는, 앵커 수단을 설치해도 설치하지 않아도 된다. 이것은, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))가 접속되어 있지 않은 단자(TE)의 노출면(EX)에 대해서는, 가령 그 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되었다고 해도, 그 단자(TE)와 패드(PD)의 사이의 전기적 접속에의 영향을 고려할 필요가 없기 때문이다.
또한, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되지 않는 단자(TE)의 노출면(EX)에 대해서는, 앵커 수단을 설치하지 않으면, 반도체 장치의 제조 시간을 단축할 수 있고, 또한, 스루풋을 향상시킬 수 있다는 이점을 얻을 수 있다.
이로 인해, 상기 도 2 및 도 3의 경우에는, 단자(TE)가 8개 형성되고, 그 중 단자(GND, I/O, VCC, RST, CLK)의 각 노출면(EX)에 각각 와이어(BW)가 접속되고, 단자(NC1, NC2, NC3)의 각 노출면(EX)에 각각 와이어(BW)가 접속되어 있지 않지만, 이 경우에는 다음과 같이 할 수 있다.
즉, 와이어(BW)가 접속된 단자 GND, I/O, VCC, RST, CLK 중 적어도 1개의 단자의 노출면(EX)에 앵커 수단을 설치하고, 보다 바람직하게는, 와이어(BW)가 접속된 단자(GND, I/O, VCC, RST, CLK)의 모두에 대해서, 각 노출면(EX)에 앵커 수단을 설치한다. 한편, 와이어(BW)가 접속되지 않는 단자(NC1, NC2, NC3)에 대해서는, 각 노출면(EX)에 앵커 수단을 설치해도, 설치하지 않아도 되고, 또는 앵커 수단을 설치한 것과 설치하지 않은 것을 혼재시켜도 되지만, 설치하지 않은 경우에는 반도체 장치의 제조 시간을 단축할 수 있고, 또한, 스루풋을 향상시킬 수 있다는 이점을 얻을 수 있다.
<실시 형태1의 제1 변형예>
이어서, 본 실시 형태1의 제1 변형예에 대하여 설명한다.
도 51 및 도 52는, 본 실시 형태1의 반도체 장치(PKG)의 제1 변형예를 도시하는 단면도이며, 각각 상기 도 4 및 도 5에 대응하는 것이다. 도 52는, 도 51에 있어서, 점선으로 둘러싸인 영역RG1의 확대도가 도시되어 있다.
상기 도 4 및 도 5의 경우에는, 역 본딩 방식으로 와이어(BW)를 접속하고 있었지만, 도 51 및 도 52의 제1 변형예의 경우에는, 정 본딩 방식으로 와이어(BW)를 접속하고 있다.
즉, 도 51 및 도 52의 제1 변형예의 경우에는, 다음과 같이 하여 반도체 칩(CP)의 패드(PD)와 기판(CB)의 단자(TE)의 노출면(EX)을 와이어(BW)를 통하여 전기적으로 접속한다.
우선, 상기 도 36에 도시된 바와 같이, 와이어(26)의 선단(단부)에 볼부(26a)를 형성하고나서 와이어(26)의 선단(단부)에 형성된 상기 볼부(26a)를 반도체 칩(CP)의 패드(PD)에 접속(접합)한다. 이 때, 패드(PD) 상에는 상기 범프BP는 형성되어 있지 않다. 그것으로부터 상기 클램퍼(25a)를 느슨하게 하고, 상기 와이어(26)를 송출하면서 상기 모세관(25)을 패드(PD)의 상방을 향하여 어느 정도 이동시킨 후, 제2 본드측이 되는 단자(TE)의 노출면(EX)을 향하여 이동시킨다. 그리고, 상기 클램퍼(25a)로 상기 와이어(26)를 다시 클램프하고, 상기 모세관(25)의 선단에서 와이어(26)의 일부(볼부(26a)가 형성된 단부와는 상이한 일부)를 제2 본드측이 되는 단자(TE)의 노출면(EX)에 문질러 바른다(찌부러뜨려서 잡아뜯음). 이에 의해, 도 51 및 도 52에 도시된 바와 같이, 한쪽의 단부가 패드(PD)에 접속되고, 다른 쪽의 단부가 단자(TE)의 노출면(EX)에 접속된 와이어(BW)가 형성된다.
이로 인해, 도 51 및 도 52의 제1 변형예의 경우에는, 와이어(BW)와 일체적으로 형성된 상기 볼부(BL)가 반도체 칩(CP)의 패드(PD)에 접합되고, 패드(PD) 상에 상기 스터드 범프(BP)를 설치하여 둘 필요는 없다. 또한, 와이어(BW)는 상기 볼부(BL)를 통하지 않고 단자(TE)의 노출면(EX)에 접합된다.
도 51 및 도 52의 제1 변형예의 다른 구성 및 제조 공정은, 상기 실시 형태1에서 설명한대로이므로, 여기에서는 그 반복의 설명은 생략한다.
도 51 및 도 52의 제1 변형예의 경우도, 실시 형태1에서 설명한 것과 동일한 효과를 얻을 수 있다.
또한, 와이어(BW)를 정 본딩 방식으로 접속한 경우에는, 역 본딩 방식으로 접속한 경우에 비하여 와이어(BW)와 단자(TE)의 노출면(EX)의 접착 강도가 낮아진다. 이로 인해, 밀봉체(MR)의 박리에 기인하여 와이어(BW)와 단자(TE)의 노출면(EX)의 접합부에 부하(응력, 손상)가 가해졌을 때의 악영향(전기 특성의 변화나 단선 등)은, 와이어(BW)를 역 본딩 방식으로 접속한 경우보다도 정 본딩 방식으로 접속한 경우의 쪽이 커진다. 그러나, 와이어(BW)를 정 본딩 방식으로 접속한 경우에도, 단자(TE)의 노출면(EX)에 앵커 수단을 설치함으로써, 밀봉체(MR)의 박리를 억제 또는 방지할 수 있으므로, 밀봉체(MR)의 박리에 기인하여 와이어(BW)와 단자(TE)의 노출면(EX)의 접합부에 부하(응력, 손상)가 가해지는 것을 억제 또는 방지할 수 있다. 이로 인해, 와이어(BW)를 역 본딩 방식으로 접속한 경우에는 물론, 정 본딩 방식으로 접속한 경우에도, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 와이어(BW)를 정 본딩 방식으로 접속한 경우에는, 패드(PD) 상에 상기 스터드 범프(BP)를 형성할 필요가 없으므로, 반도체 장치의 제조 공정(예를 들어, 와이어 본딩 공정)을 간략화할 수 있다.
또한, 이 제1 변형예는, 후술하는 제2 변형예나, 후술하는 실시 형태 2, 3(변형예를 포함함)에 적용할 수도 있다.
<실시 형태1의 제2 변형예>
이어서, 본 실시 형태1의 제2 변형예에 대하여 설명한다.
도 53은, 본 실시 형태1의 반도체 장치(PKG)의 제2 변형예를 도시하는 부분 확대 단면도이며, 상기 도 5에 대응하는 것이다.
도 53에 도시된 제2 변형예에서는, 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성하고 있지만, 복수의 스터드 범프(SB)를 적층하고 있다. 즉, 복수의 스터드 범프(SB)가 적층되어 있다. 이것은, 상술한 와이어 본딩 공정에 있어서, 단자(TE)의 노출면(EX)에 스터드 범프(SB)를 형성하고나서, 그 스터드 범프(SB) 상에 또한 다른 스터드 범프(SB)를 형성(접합)함으로써 실현할 수 있다.
또한, 도 53에서는, 2개의 스터드 범프(SB)를 적층하고 있지만, 다른 형태로서, 3개 이상의 스터드 범프(SB)를 적층할 수도 있다. 도 53과 같이 2개의 스터드 범프(SB)를 적층한 경우, 적층된 2개의 스터드 범프(SB)의 전체의 높이(노출면(EX)에 대략 수직인 방향의 치수)는, 예를 들어 10㎛ 이상이 된다.
제2 변형예와 같이 단자(TE)의 노출면(EX)에 복수 적층된 스터드 범프(SB)를 형성함으로써, 스터드 범프(SB)에 의한 앵커 효과(밀봉체(MR)의 박리 방지 효과)를 더욱 향상시킬 수 있다. 이에 의해, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 더욱 향상시킬 수 있고, 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
또한, 단자(TE)의 노출면(EX)에 있어서, 1군데 이상, 보다 바람직하게는 복수 개소에 스터드 범프(SB)를 형성한다. 단자(TE)의 노출면(EX)에서 복수 개소에 스터드 범프(SB)를 형성할 때에 제2 변형예를 적용하는 경우에는, 그 복수 개소 전부에서 복수의 스터드 범프(SB)를 적층하여 배치하거나, 또는, 그 복수 개소에 있어서, 복수의 스터드 범프(SB)를 적층하여 배치한 개소와 적층하지 않고 1개의 스터드 범프(SB)를 배치한 개소를 혼재시킬 수도 있다.
(실시 형태2)
도 54 및 도 55는 본 실시 형태2의 반도체 장치의 설명도이며, 도 54는 상기 실시 형태1의 상기 도 6에 대응하는 것이다. 즉, 도 54는, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)과 거기에 접속된 와이어(BW)를 도시하는 평면도이다. 도 55는 도 54와 동일한 영역의 평면도에 대응하고 있지만, 도 55에는 와이어(BW)를 단자(TE)의 노출면(EX)에 접속하는 직전의 단계가 나타나 있다.
상기 실시 형태1에서는, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB)를 사용하였다. 본 실시 형태2에서는, 도 54 및 도 55에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에 형성한 오목부(움푹 패임부)(81)를 사용하고 있다. 오목부(81)는 단자(TE)의 노출면(EX)이 오목해진 부분이다. 오목부(81) 내에는 밀봉체(MR)의 재료(밀봉체(MR)의 일부)가 충전되어 있다. 오목부(81)의 깊이는, 예를 들어 4㎛ 이상으로 할 수 있다.
단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서, 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB) 대신에 단자(TE)의 노출면(EX)에 형성한 오목부(81)를 사용하고 있는 것 이외는, 본 실시 형태2의 반도체 장치도 상기 실시 형태1의 반도체 장치(PKG)와 동일하므로, 여기서는 그 반복의 설명은 생략한다.
단자(TE)의 노출면(EX)에 오목부(81)를 형성하면, 오목부(81) 내에 밀봉체(MR)의 재료가 충전되어 오목부(81)의 내면과 밀봉체(MR)가 접촉하게 되므로, 오목부(81)의 내면도 포함하는 단자(TE)의 노출면(EX)과 밀봉체(MR)의 접촉 면적을 크게 할 수 있다. 즉, 오목부(81)를 형성하지 않은 경우에 비하여 오목부(81)를 형성한 경우의 쪽이, 단자(TE)의 노출면(EX)과 밀봉체(MR)의 접촉 면적과의 접촉 면적을 크게 할 수 있다. 이로 인해, 오목부(81)를 형성하지 않은 경우의 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성에 비하여, 오목부(81)를 형성한 경우의 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 높게 할 수 있다. 따라서, 오목부(81)를 형성하지 않은 경우에 비하여 오목부(81)를 형성한 경우의 쪽이, 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되기 어려워진다.
이와 같이, 본 실시 형태2에서는, 단자(TE)의 노출면(EX)에 형성한 오목부(81)가 앵커 수단으로서 기능함으로써, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 박리되는 것을 억제 또는 방지할 수 있다. 따라서, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
상기 실시 형태1에서의 스터드 범프(SB)의 형성 위치나 형성하는 수 등에 관한 기재를, 오목부(81)의 형성 위치나 형성하는 수 등에 대해서도 적용할 수 있다. 또한, 오목부(81)의 평면 형상은 다양하게 변경 가능하다.
이어서, 오목부(81)의 형성법의 일례에 대해서 도 56 내지 도 60을 참조하여 설명한다. 도 56 내지 도 60은, 본 실시 형태2에서의 기판(10)의 제조 공정을 도시하는 단면도이다. 이 중, 도 56 및 도 58은 상기 도 13 내지 도 21과 동일한 영역의 단면도가 도시되어 있고, 도 57은 도 56에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되고, 도 59는 도 58에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되어 있다. 또한, 도 60은 도 59와 동일한 영역에서 상이한 공정 단계의 단면도가 도시되어 있다.
우선, 상기 실시 형태1과 마찬가지로 상기 스텝 S1a 내지 S1h의 공정을 행하여 도 56 및 도 57의 구조를 얻는다. 즉, 상기 스텝S1h의 에칭 공정을 행하여 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)을 평탄화할 때까지는, 본 실시 형태2에서의 기판(10)의 제조 공정도 상기 실시 형태1에서의 기판(10)의 제조 공정과 동일하다. 따라서, 도 56 및 도 57의 구조는, 상기 스텝S1h의 에칭을 행한 후의 상기 도 21 및 도 23의 구조와 동일하다.
이어서, 본 실시 형태2에서는, 도 58에 도시된 바와 같이, 뾰족해진 선단부를 갖는 툴(지그)(TL2)의 그 선단부를, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)에 대하여 가압한다. 이에 의해, 도 59에 도시된 바와 같이, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)에 오목부(움푹 패임부)(81a)를 형성할 수 있다. 오목부(81a)는 구리박(13)의 주면(13a)이 오목해진 부분이다.
그 후, 상기 실시 형태1과 마찬가지로 상기 스텝S1i를 행하여 구리박(13)의 노출면에 상기 도금막(16, 17)을 형성한다. 도 60은, 이 스텝S1i를 행하여 도금막(16, 17)을 형성한 단계가 도시되고, 도금막(17)(상기 도금층(TE3)에 대응)이 관통 구멍(SH)으로부터 노출되는 구리박(13)(상기 구리층(TE1)에 대응)의 주면(13a)(상기 상면(TE1a)에 대응)에 형성된 상태가 도시되어 있다.
도금막(17)은, 하지의 면(즉, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a))에 대하여 컨포멀하게 형성된다. 이로 인해, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)에 오목부(81a)를 형성해 두면, 도금막(17)의 표면에는 오목부(81a)에 대응하여 오목부(81)가 형성되게 된다. 이에 의해, 도금막(17)의 표면, 즉, 단자(TE)의 노출면(EX)에 오목부(81)를 형성할 수 있다.
또한, 여기서는, 도금막(17)을 형성하기 전에, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)에 오목부(81a)를 형성해 둠으로써, 도금막(17)의 성막 시에 도금막(17)의 표면에 오목부(81)가 형성되는 경우에 대하여 설명하였다. 다른 형태로서, 상기 실시 형태1과 마찬가지로 스텝 S1a 내지 S1i를 행하고나서 툴(TL2)의 선단부를 도금막(17)의 표면에 대하여 가압함으로써, 도금막(17)의 표면(즉, 단자(TE)의 노출면(EX))에 오목부(81)를 형성할 수도 있다.
또한, 본 실시 형태2에서는, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에 형성한 오목부(81)를 사용하고 있다. 다른 형태로서, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에 형성한 볼록부(돌기부)를 사용할 수도 있다. 앵커 수단이 오목부(81)가 아니라 볼록부이어도, 밀봉체(MR)와, 단자(TE)의 노출면(EX)의 접촉 면적을 크게 할 수 있으므로, 밀봉체(MR)와 단자(TE)의 노출면(EX)의 밀착성을 높일 수 있고, 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되는 것을 억제 또는 방지하는 효과를 얻을 수 있다. 상기 실시 형태1의 스터드 범프(SB)는, 단자(TE)의 노출면(EX)으로부터 돌출되어 있으므로, 단자(TE)의 노출면(EX)에 형성한 볼록부(돌기부)로 간주할 수도 있다.
(실시 형태3)
도 61 및 도 62는 본 실시 형태 3의 반도체 장치의 설명도이며, 도 61은 상기 실시 형태1의 상기 도 6에 대응하는 것이다. 즉, 도 61은, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX)과 거기에 접속된 와이어(BW)를 도시하는 평면도이다. 도 62는 도 61과 동일한 영역의 평면도에 대응하고 있지만, 도 62에는 와이어(BW)를 단자(TE)의 노출면(EX)에 접속하기 직전의 단계가 도시되어 있다. 또한, 도 61 및 도 62는 평면도이지만, 단자(TE)의 노출면(EX)에서의 영역(71)과 영역(72)을 판별하기 쉽도록, 영역(71)과 영역(72)에 서로 다른 방향의 해칭을 붙이고 있다.
상기 실시 형태1에서는, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB)를 사용하고, 상기 실시 형태2에서는, 단자(TE)의 노출면(EX)에 형성한 오목부(81)를 사용하였다. 본 실시 형태3에서는, 도 61 및 도 62에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서 단자(TE)의 노출면(EX)에서의 조면화된 영역(71)을 사용하고 있다.
본 실시 형태3에서는, 단자(TE)의 노출면(EX)은, 조면화된 영역(71)과, 그 영역(71)보다도 평탄한 영역(72)을 갖고 있다. 즉, 단자(TE)의 노출면(EX)은, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 갖고 있다. 영역(71)의 표면 조도(산술 평균 조도(Ra))는 영역(72)의 표면 조도(산술 평균 조도(Ra))보다도 크다. 바꾸어 말하면, 영역(72)의 표면 조도(산술 평균 조도(Ra))는 영역(71)의 표면 조도(산술 평균 조도(Ra))보다도 작다. 또한, 표면 조도가 작을수록 평탄성이 높다고 간주할 수 있으므로, 영역(72)은 영역(71)보다도 평탄성이 높고, 영역(71)은 영역(72)보다도 평탄성이 낮다고 말할 수도 있다. 여기서, 영역 71, 72의 표면 조도는, 산술 평균 조도(Ra)를 가리키는 것으로 한다.
영역 71, 72의 표면 조도의 일례를 들면, 표면 조도가 큰 영역(71)의 표면 조도(산술 평균 조도(Ra))는, 예를 들어 6㎛ 이상으로 할 수 있고, 표면 조도가 작은 영역(72)의 표면 조도(산술 평균 조도(Ra))는, 예를 들어 4㎛ 이하로 할 수 있다. 즉, 본 실시 형태3에서는, 영역(71)의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 접합면(BD)의 표면 조도(산술 평균 조도(Ra))와 동일하고, 도 12에 나타내는 스텝S1h의 에칭을 행하고 있지 않은 상태 그대로이다.
또한, 단자(TE)의 노출면(EX)과 밀봉체(MR)의 밀착성을 향상시키기 위해서는, 영역(71)의 표면 조도(산술 평균 조도(Ra))가 단자(TE)의 접합면(BD)의 표면 조도(산술 평균 조도(Ra))보다도 커지도록, 이 영역(71)에 대하여 추가로 조면화 처리를 실시해도 된다.
본 실시 형태2에서는, 도 61 및 도 62에 도시된 바와 같이, 단자(TE)의 노출면(EX)은, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 갖고 있다. 단자(TE)의 노출면(EX)과 밀봉체(MR)의 사이의 접착 강도와, 단자(TE)의 노출면(EX)의 표면 조도의 관계에 착안하면, 단자(TE)의 노출면(EX)의 표면 조도가 커지면, 단자(TE)의 노출면(EX)과 밀봉체(MR)의 접촉 면적이 증대하여 단자(TE)의 노출면(EX)과 밀봉체(MR)의 사이의 접착 강도가 높아진다. 이로 인해, 본 실시 형태2에서는, 단자(TE)의 노출면(EX)이 표면 조도가 큰 영역(71)을 갖고, 이 표면 조도가 큰 영역(71)이 밀봉체(MR)에 접촉함으로써, 단자(TE)의 노출면(EX)과 밀봉체(MR)의 사이의 접착 강도를 높여서 단자(TE)의 노출면(EX)과 밀봉체(MR)의 밀착성을 향상시키고 있다. 이에 의해, 단자(TE)의 노출면(EX)으로부터 밀봉체(MR)가 박리되는 것을 억제 또는 방지할 수 있다.
그러나, 본 실시 형태3과는 달리, 단자(TE)의 노출면(EX) 전체의 표면 조도가 크면, 도전성 접속 부재(예를 들어, 와이어(BW))를 단자(TE)의 노출면(EX)에 확실하게 접속(접합)하기 어려워진다. 즉, 단자(TE)의 노출면(EX)에 있어서, 와이어(BW) 등의 도전성 접속 부재를 접합하는 영역은, 표면 조도가 작은 편이 바람직하다.
따라서, 본 실시 형태3에서는, 도 61 및 도 62에 도시된 바와 같이, 단자(TE)의 노출면(EX)은, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 갖고 있으며, 패드(PD)와 단자(TE)의 사이를 전기적으로 접속하기 위한 도전성 접속 부재(예를 들어, 와이어(BW))는, 표면 조도가 큰 영역(71)이 아니고, 표면 조도가 작은 영역(72)에 접속(접합)되어 있다. 도전성 접속 부재(예를 들어, 와이어(BW))를, 표면 조도가 작은 영역(72)에 접속(접합)한 것에 의해, 그 도전성 접속 부재(예를 들어, 와이어(BW))를 단자(TE)의 노출면(EX)에 용이하면서 확실하게 접속(접합)할 수 있게 된다. 또한, 그 도전성 접속 부재(예를 들어, 와이어(BW))와 단자(TE)의 노출면(EX)의 사이의 접착 강도를 높일 수 있다.
이와 같이, 본 실시 형태3에서는, 기재(BS)의 관통 구멍(SH)으로부터 노출되는 단자(TE)의 노출면(EX) 중, 도전성 접속 부재(예를 들어, 와이어(BW))가 접합되는 접합부 이외의 영역에, 앵커 수단으로서 표면 조도가 큰 영역(71)(조면화된 영역(71))을 설치하고 있다. 단자(TE)의 노출면(EX)에서의 표면 조도가 큰 영역(71)(조면화된 영역(71))이 앵커 수단으로서 기능함으로써, 밀봉체(MR)가 단자(TE)의 노출면(EX)으로부터 박리되는 것을 억제 또는 방지할 수 있다. 따라서, 패드(PD)와 단자(TE)의 전기적 접속의 신뢰성을 향상시킬 수 있고, 반도체 장치의 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치의 제조 수율을 향상시킬 수 있다.
또한, 단자(TE)의 접합면(BD)(기재(BS)에 접착되어 있는 면)의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 노출면(EX)에서의 표면 조도가 작은 영역(72)의 표면 조도(산술 평균 조도(Ra))보다도 큰 것이 바람직하다. 이에 의해, 단자(TE)와 기재(BS)의 접착 강도를 높일 수 있으므로, 단자(TE)가 기재(BS)로부터 박리되는 것을 보다 확실하게 방지할 수 있다. 이로 인해, 반도체 장치의 신뢰성을 보다 향상시킬 수 있다.
또한, 후술하는 도 61 내지 도 70의 공정에서 기판(10)을 제조한 경우에는, 단자(TE)의 노출면(EX)에서의 표면 조도가 큰 영역(71)의 표면 조도(산술 평균 조도(Ra))는, 단자(TE)의 접합면(BD)(기재(BS)에 접착되어 있는 면)의 표면 조도(산술 평균 조도(Ra))와 대강 동일한 정도가 된다.
또한, 상기 도 50을 참조하여 설명한 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역(51)은, 단자(TE)의 노출면(EX)에서의 주연부(관통 구멍(SH)의 내벽에 가까운 영역)이다. 이로 인해, 앵커 수단(여기서는 영역(71))은, 밀봉체(MR)의 박리의 기점이 되기 쉬운 영역(51) 또는 그것에 가까운 위치에 형성하는 것이 바람직하고, 따라서, 단자(TE)의 노출면(EX)에서의 주연부 또는 그것에 가까운 위치(즉, 관통 구멍(SH)의 내벽에 어느 정도 가까운 위치)에 형성하는 것이 바람직하다. 그렇게 함으로써, 밀봉체(MR)의 박리의 발생을 억제 또는 방지하기 쉬워진다.
따라서, 도 61 및 도 62에 도시된 바와 같이, 단자(TE)의 노출면(EX)에 있어서, 주연부측에(예를 들어, 관통 구멍(SH)의 내벽에 인접하는 링 형상으로) 표면 조도가 큰 영역(71)을 설치하는 것이 바람직하고, 그 내측(노출면(EX)의 중심측)에 표면 조도가 작은 영역(72)을 설치하는 것이 바람직하다. 즉, 단자(TE)의 노출면(EX)에 있어서, 관통 구멍(SH)의 내벽에 인접하는 영역은 표면 조도가 큰 영역(71)으로 하고, 표면 조도가 작은 영역(72)은 표면 조도가 큰 영역(71)에 둘러싸이고, 표면 조도가 작은 영역(72)과 관통 구멍(SH)의 내벽의 사이에는 표면 조도가 큰 영역(71)이 개재하고 있는 것이 바람직하다. 이에 의해, 밀봉체(MR)의 박리의 발생을 억제 또는 방지하기 쉬워짐과 함께, 단자(TE)의 노출면(EX)에 와이어(BW)와 같은 도전성 접속 부재를 접속(접합)하기 쉬워진다.
단자(TE)의 노출면(EX)에 설치하는 앵커 수단으로서, 단자(TE)의 노출면(EX)에 형성한 스터드 범프(SB) 대신에 단자(TE)의 노출면(EX)의 조면화된 영역(71)(표면 조도가 큰 영역(71))을 사용하고 있는 것 이외는, 본 실시 형태3의 반도체 장치도 상기 실시 형태1의 반도체 장치(PKG)와 동일하므로, 여기서는 그 반복의 설명은 생략한다.
또한, 단자(TE)의 노출면(EX)에 있어서, 와이어(BW)와 같은 도전성 접속 부재가 접합된 접합부의 위치를, 노출면(EX)의 중심(CT)에 겹치지 않는 위치로 하는 것이나, 그 접합부를 노출면(EX)의 중심(CT)으로부터 옮기는 방향에 대해서는, 상기 실시 형태2 및 본 실시 형태3도, 상기 실시 형태1과 동일하게 할 수 있다.
이어서, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 갖는 단자(TE)의 노출면(EX)을 구비한 기판(10)의 제조법의 일례에 대해서 도 61 내지 도 70을 참조하여 설명한다.
도 61 내지 도 70은, 본 실시 형태2에서의 기판(10)의 제조 공정을 도시하는 단면도이다.
이 중, 도 63, 도 65 및 도 67은 상기 도 13 내지 도 21과 동일한 영역의 단면도가 도시되어 있고, 도 64는 도 63에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되고, 도 66은 도 65에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되고, 도 69는 도 68에서 점선으로 둘러싸인 영역(RG4)의 확대도가 도시되어 있다. 도 67은 도 66과 동일한 영역에서 상이한 공정 단계의 단면도가 도시되고, 도 70은 도 69와 동일한 영역에서 상이한 공정 단계의 단면도가 도시되어 있다.
우선, 상기 실시 형태1과 마찬가지로 상기 스텝 S1a 내지 S1g의 공정을 행하여 도 63 및 도 64의 구조를 얻는다. 즉, 상기 스텝S1g의 구리박(13)의 패터닝 공정을 행할 때까지는, 본 실시 형태3에서의 기판(10)의 제조 공정도 상기 실시 형태1에서의 기판(10)의 제조 공정과 동일하다. 따라서, 도 63 및 도 64의 구조는, 상기 스텝S1h의 에칭을 행하기 전의 상기 도 21 및 도 22의 구조와 동일하다.
이어서, 본 실시 형태3에서는, 도 65 및 도 66에 도시된 바와 같이, 기재(11)의 관통 구멍(SH)으로부터 노출되는 은박(13)의 주면(13a) 상에 마스크층(73)을 형성한다. 이 마스크층(73)은 나중에 행하는 상기 스텝S1h의 에칭에서 에칭 마스크로서 기능하는 것이다. 마스크층(73)은, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a) 중, 전체가 아니고 일부분 상에 형성된다. 마스크층(73)이 형성되는 평면 영역은, 상기 도 62에 있어서, 표면 조도가 큰 영역(71)과 거의 일치하는 영역이다.
이어서, 도 67에 도시된 바와 같이, 상기 스텝S1h의 에칭 공정을 행하여 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)을 에칭한다.
상기 스텝S1h의 에칭 공정에 대해서, 본 실시 형태3이 상기 실시 형태1과 상이한 것은, 마스크층(73)이 에칭 마스크로서 기능하므로, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a) 중, 마스크층(73)으로 덮여 있지 않은 부분은 에칭되지만, 마스크층(73)으로 덮여 있는 부분은 에칭되지 않는 점이다. 도 66은 스텝S1h의 에칭을 행하기 직전의 상태가 도시되고, 도 67은 스텝S1h의 에칭을 행한 후의 상태가 도시되어 있다. 스텝S1h의 에칭을 행한 후에 마스크층(73)을 제거하고, 마스크층(73)을 제거한 상태가 도 68 및 도 69에 도시되어 있다.
상기 스텝S1h의 에칭 공정을 행하면, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a) 중 마스크층(73)으로 덮여 있지 않은 부분은, 에칭되어 평탄성이 높아진다. 그러나, 스텝S1h의 에칭 공정을 행해도, 주석박(13)의 주면(13a) 중, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역(즉, 관통 구멍(SH)으로부터 노출되는 부분 이외의 구리박(13)의 주면(13a))과, 마스크층(73)으로 덮인 영역은 에칭되지 않아 평탄성은 변화하지 않는다. 이 이외는, 상기 스텝S1h의 에칭 공정에 대해서는, 본 실시 형태3도 상기 실시 형태1과 기본적으로는 동일하다.
도 66에 도시된 바와 같이, 스텝S1h의 에칭을 행하기 전에는, 구리박(13)의 주면(13a)의 평탄성은, 관통 구멍(SH)으로부터 노출되는 영역도, 마스크층(73)으로 덮인 영역도, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역도, 거의 동일한 평탄성을 갖고 있으며, 표면 조도는 거의 동일하였다. 그러나, 스텝S1h의 에칭을 행하면, 도 66에 도시된 바와 같이, 구리박(13)의 주면(13a)의 평탄성은, 관통 구멍(SH)으로부터 노출되는 영역 중의 마스크층(73)으로 덮이지 않는 영역의 평탄성이, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착되어 있는 영역의 평탄성이나 마스크층(73)으로 덮인 영역의 평탄성보다도 높아진다. 즉, 스텝S1h의 에칭을 행하면, 구리박(13)의 주면(13a)의 표면 조도는, 관통 구멍(SH)으로부터 노출되는 영역 중의 마스크층(73)으로 덮이지 않은 영역이, 접착재층(12)을 통하여 기재(11)의 주면(11a)에 접착된 영역이나 마스크층(73)으로 덮인 영역보다도 작아진다.
그 후, 상기 실시 형태1과 마찬가지로 상기 스텝S1i를 행하여 구리박(13)의 노출면에 상기 도금막(16, 17)을 형성한다. 도 70은, 이 스텝S1i를 행하여 도금막(16, 17)을 형성한 단계가 도시되고, 도금막(17)(상기 도금층(TE3)에 대응)이 관통 구멍(SH)으로부터 노출되는 구리박(13)(상기 구리층(TE1)에 대응)의 주면(13a)(상기 상면(TE1a)에 대응)에 형성된 상태가 도시되어 있다.
도금막(17)은, 하지의 면(즉, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a))에 대하여 컨포멀하게 형성된다. 이로 인해, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)에, 표면 조도가 큰 영역(마스크층(73)으로 덮인 영역)과, 표면 조도가 작은 영역(마스크층(73)으로 덮이지 않은 영역)을 형성해 두면, 도금막(17)의 표면 조도는, 하지의 구리박(13)의 주면(13a)의 표면 조도에 대응한 크기가 된다. 즉, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a) 중, 표면 조도가 큰 영역 상에는 큰 표면 조도의 도금막(17)이 형성되고, 표면 조도가 작은 영역 상에는 작은 표면 조도의 도금막(17)이 형성되게 된다. 큰 표면 조도의 도금막(17)에 의해 상기의 표면 조도가 큰 영역(71)이 형성되고, 작은 표면 조도의 도금막(17)에 의해 상기의 표면 조도가 작은 영역(72)이 형성된다.
이와 같이 하여, 도금막(17)의 표면, 즉, 단자(TE)의 노출면(EX)에, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 설치할 수 있다.
또한, 여기서는, 단자(TE)의 노출면(EX)에, 표면 조도가 큰 영역(71)과 표면 조도가 작은 영역(72)을 설치하는 방법의 일례를 나타냈지만, 다른 방법을 사용할 수도 있다.
또한, 여기서는, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a) 전체에 도금막(17)을 형성하는 경우에 대하여 설명하였다. 다른 형태로서, 도전성 접속 부재(예를 들어, 와이어(BW))를 접속(접합)하는 영역 이외에는, 도금막(17)(즉, 상기 도금층(TE3))을 형성하지 않을 수도 있다. 예를 들어, 상기의 표면 조도가 작은 영역(72)에는 도금막(17)(즉, 상기 도금층(TE3))을 형성하고, 상기의 표면 조도가 큰 영역(71)에는 도금막(17)(즉, 상기 도금층(TE3))을 형성하지 않는 경우도 있을 수 있다.
(실시 형태 1 내지 3의 변형예)
상기 실시 형태 1 내지 3에서는, 기재(BS)의 하면(BSb)에는 단자(TE)가 형성되어 있지만, 기재(BS)의 상면(BSa)에는 금속 패턴(단자 또는 배선 등)이 형성되어 있지 않은 기판(CB)을 사용하였다. 상기 실시 형태 1 내지 3(변형예를 포함함)에 있어서, 기재(BS)의 하면(BSb)에 단자(TE)가 형성되고, 기재(BS)의 칩 탑재측의 주면인 상면(BSa)에도 금속 패턴(단자 또는 배선 등)이 형성된, 소위, 듀얼 기판을 기판(CB)으로서도 사용할 수도 있다.
본 변형예에서는, 듀얼 기판을 기판(CB)에 적용한 경우의 예에 대하여 설명한다. 도 71은 본 변형예의 반도체 장치(PKG)의 평면도이며, 상기 실시 형태1의 상기 도 3에 대응하는 것이다. 상기 도 3과 마찬가지로, 도 71에 있어서도, 반도체 장치(PKG)의 상면측의 평면도(즉, 상면도)가 도시되어 있지만, 밀봉체(MR)를 투시한 평면 투시도가 도시되어 있고, 밀봉체(MR)의 외형 위치를 2점 쇄선으로 나타내고 있다. 또한, 본 변형예에 있어서도, 상기 도 2 및 도 3에 도시된 바와 같은 단자(TE)가 기판(CB)의 하면(CBb)에 형성되어 있지만, 도 71에서는 도시되어 있지 않다. 또한, 도 71은 평면도이지만, 도면을 보기 쉽게 하기 위해서 금속 패턴(91)에 해칭을 붙이고 있다.
도 71의 반도체 장치(PKG)가 상기 실시 형태1의 반도체 장치(PKG)와 상이한 것은, 기판(CB)의 상면(CBa)측, 즉, 기재(BS)의 상면(BSa)에 금속 패턴(91)(구체적으로는, 금속 패턴(91a) 및 단자(91b))이 형성되어 있는 점과, 단자(91b)와 반도체 칩(CP)의 패드(PD)의 사이를 와이어(BW) 등의 도전성 부재로 전기적으로 접속하고 있는 점이다. 이 이외에 대해서는, 도 71의 반도체 장치(PKG)는, 상기 실시 형태1의 반도체 장치(PKG)와 동일하다.
도 71의 본 변형예의 반도체 장치(PKG)의 경우, 기판(CB)의 상면(CBa)측, 즉, 기재(BS)의 상면(BSa)에는 금속 패턴(91)이 형성되어 있고, 이 금속 패턴(91)은 금속 패턴(91a)와 단자(91b)를 포함하고 있다. 단자(91b)와 반도체 칩(CP)의 패드(PD)는 와이어(BW)를 통하여 전기적으로 접속되어 있고, 단자(91b)의 일부(와이어(BW)와 단자(91b)의 접속부를 포함함)는 밀봉체(MR)로 밀봉되고, 단자(91b)의 다른 일부는 밀봉체(MR)로 덮이지 않고 노출되어 있다. 단자(91b) 중 밀봉체(MR)로 노출되어 있는 부분은, 도 71의 반도체 장치(PKG)의 외부 단자로서 기능할 수 있다. 이로 인해, 도 71의 반도체 장치(PKG)는, 기판(CB)의 하면(CBb)측에 외부 단자로서 상기 단자(TE)를 갖고(도 71에서는 도시하지 않음), 기판(CB)의 상면(CBa)측에 외부 단자로서 단자(91b)를 갖고 있다. 또한, 단자(91b)는 단자와 배선을 겸한 것이다. 이로 인해, 도 71의 반도체 장치(PKG)의 기판(CB)은, 하면(CBb)측에 외부 단자로서 상기 단자(TE)를 갖고(도 71에서는 도시하지 않음), 기판(CB)의 상면(CBa)측에 배선 또는 단자용의 금속 패턴을 갖고 있다.
금속 패턴(91a)은, 관통 구멍(SH)의 주위에 관통 구멍(SH)을 둘러싸도록 형성되어 있다. 금속 패턴(91a)은, 제조 공정 상, 형성된 것이지만, 없어도 된다.
또한, 도 71에는, 기판(CB)의 상면(CBa)측, 즉, 기재(BS)의 상면(BSa)에 형성하는 금속 패턴(91)의 일례가 도시되어 있고, 금속 패턴(91)의 형상이나 용도는 다양하게 변경 가능하다.
본 변형예는, 상기 실시 형태 1 내지 3(변형예를 포함함) 중 어느 것에 대해도 적용할 수 있다. 즉, 상기 실시 형태 1 내지 3(변형예를 포함함)의 어떤 경우든, 도 71에 도시된 바와 같은 기판(CB)(듀얼 기판)을 사용할 수 있다.
이어서, 본 변형예에서 사용한 듀얼 기판으로서 상기 기판(10)을 제조하는 경우의 그 제조법의 일례에 대해서 도 72 내지 도 81을 참조하여 설명한다.
도 72 내지 도 81은, 본 변형예에서의 기판(10)의 제조 공정을 도시하는 단면도이며, 상기 도 13 내지 도 21과 동일한 영역의 단면도가 도시되어 있다.
우선, 도 72에 도시된 바와 같이, 한쪽의 주면(11b)에 구리박(구리층)(18)이 부착된 기재(기재층, 테이프 기재)(11)를 준비한다. 여기에서는, 상기 스텝S1a에서 준비한 기재(11)의 주면(11b)에 구리박(18)을 부착할 수도 있다. 구리박(18)은 접착재층(도시 생략)을 통하여 기재(11)의 주면(11b)에 부착되어 있다.
이어서, 상기 스텝S1b에서, 도 73에 도시된 바와 같이, 기재(11)의 주면(11a)에 접착재층(12)을 형성한다.
이어서, 상기 스텝S1c에서, 도 74에 도시된 바와 같이, 기재(11)에 관통 구멍(SH)을 형성한다. 관통 구멍(SH)은, 기재(11)와 함께 구리박(18)과 접착재층(12)도 관통하고 있다.
이어서, 상기 스텝S1d에서, 도 75에 도시된 바와 같이, 기재(11)의 주면(11a)에 접착재층(12)을 통하여 구리박(구리층)(13)을 부착한다.
이어서, 상기 스텝S1e에서, 도 76에 도시된 바와 같이, 구리박(13) 상에 포토레지스트층(포토레지스트막)(14)을 형성하고, 구리박(18) 상에 포토레지스트층(포토레지스트막)(19)을 형성한다(부착함). 포토레지스트층(14, 19)으로서 각각 부착하는 포토레지스트막에는, 예를 들어 포토레지스트 드라이 필름을 사용할 수 있다.
이어서, 상기 스텝S1f에서, 포토레지스트층(14, 19)에 대하여 노광 처리와 현상 처리를 행함으로써, 포토레지스트층(14, 19)을 각각 패터닝한다.
이 포토레지스트층(14, 19)를 각각 패터닝하는 공정은, 예를 들어 다음과 같이 하여 행할 수 있다. 즉, 우선, 도 77에 도시된 바와 같이, 포토레지스트층(14) 상에 노광용의 마스크(15)를 형성 또는 배치하고나서, 그 마스크(15)를 차광 마스크로서 사용하여 포토레지스트층(14)을 노광한다. 또한, 포토레지스트층(19) 상에 노광용의 마스크(15a)를 형성 또는 배치하고나서, 그 마스크(15a)를 차광 마스크로서 사용하여 포토레지스트층(19)을 노광한다. 그리고, 포토레지스트층(14, 19)을 현상 처리함으로써, 도 78에 도시된 바와 같이, 포토레지스트층(14, 19)을 각각 패턴화할 수 있다. 포토레지스트층(14)과 포토레지스트층(19) 중 한쪽의 노광·현상 처리를 행하고나서, 다른 쪽의 노광·현상 처리를 행해도 된다.
노광·현상에 의해 패턴화된 포토레지스트층(14)은 상기 단자(TE)가 형성되는 영역에 형성되고, 한편, 노광·현상에 의해 패턴화된 포토레지스트층(19)은 상기 금속 패턴(91)이 형성되는 영역에 형성된다.
단, 나중에 구리박(18)을 패터닝하기 위한 에칭 공정에서, 관통 구멍(SH)을 통하여 구리박(13)이 에칭되지 않도록 하기 위해서, 노광·현상 처리 후에도 관통 구멍(SH)이 포토레지스트층(19)으로 덮어 두도록 한다. 즉, 기재(11)의 주면(11b)측에 있어서, 관통 구멍(SH)이 노출되지 않도록, 관통 구멍(SH)에 겹치는 위치에 관통 구멍(SH)보다도 약간 큰 패턴으로 포토레지스트층(19)을 남기도록 한다. 이 부분의 포토레지스트층(19)의 아래에서 관통 구멍(SH)의 주위에 구리박(18)이 잔존함으로써, 상기 금속 패턴(91a)이 형성된다.
이어서, 상기 스텝S1g에서, 도 79에 도시된 바와 같이, 포토레지스트층(14)을 에칭 마스크로 하여 구리박(13)을 에칭하여 패터닝하고, 또한, 포토레지스트층(19)을 에칭 마스크로 하여 구리박(18)을 에칭하여 패터닝한다. 이에 의해, 구리박(13)과 구리박(18)이 소정의 패턴으로 패터닝된다. 패터닝된 구리박(13)이 상기 단자(TE)의 구리층(TE1)이 된다. 패터닝된 구리박(18)이 상기 금속 패턴(91)의 주체가 되는 구리층이 된다. 에칭 후, 도 80에 도시된 바와 같이, 포토레지스트층(14, 19)을 제거한다.
이어서, 상기 스텝S1h에서, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)을 에칭한다. 이 에칭은, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)의 주면(13a)을 평탄화하기 위하여 행하는 평탄화 처리이므로, 기재(11)의 관통 구멍(SH)으로부터 노출되는 구리박(13)이 과잉으로 에칭되어 관통 구멍(SH)의 저부에서 구리박(13)에 구멍이 뚫려버리지 않도록 한다.
이어서, 상기 스텝S1i에서, 도 81에 도시된 바와 같이, 구리박(13)의 노출면에 상기 도금막(16, 17)을 형성하고, 구리박(18)의 노출면에 도금막(17c)을 형성한다. 구리박(13)과 도금막(16, 17)에 의해 상기 단자(TE)가 형성되고, 구리박(18)과 도금막(17c)에 의해 상기 금속 패턴(91)(구체적으로는, 금속 패턴(91a) 및 단자(91b))이 형성된다. 도금막(17c)은 도금막(16, 17)과 마찬가지로, 예를 들어 니켈 도금막과 상기 니켈 도금막 상의 금 도금막의 적층막으로 할 수 있고, 그 경우, 금 도금막이 최표면막이 된다.
이와 같이 하여, 기판(10)을 듀얼 기판으로서 제조할 수 있다.
또한, 상기 실시 형태 1 내지 3(변형예도 포함함)에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 상기 실시 형태 1 내지 3 및 그 변형예끼리를 조합하여 적용할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
그 밖에, 실시 형태에 기재된 내용의 일부를 이하에 기재한다.
(항1) 이하의 공정을 포함하는 반도체 장치의 제조 방법:
(a)제1 면 및 상기 제1 면과는 반대측의 제2 면을 갖는 절연성의 기재와, 상기 기재의 상기 제2 면에 형성된 외부 단자와, 상기 외부 단자의 일부를 노출하도록, 상기 기재의 상기 제1 면 및 상기 제2 면 중 한쪽으로부터 다른 쪽을 향하여 형성된 관통 구멍을 포함하는 기판을 준비하는 공정,
(b)주면, 상기 주면에 형성된 패드 및 상기 주면과는 반대측의 이면을 갖는 반도체 칩을, 상기 이면이 상기 기재의 상기 제1 면과 대향하도록, 상기 기재의 상기 제1 면 상에 탑재하는 공정,
(c)상기 외부 단자 중 상기 기재의 상기 관통 구멍으로부터 노출되는 노출면과, 상기 반도체 칩의 상기 패드를, 도전성 부재를 통하여 전기적으로 접속하는 공정과,
(d)상기 기재의 상기 관통 구멍의 내부, 상기 반도체 칩 및 상기 도전성 부재를 밀봉하는 밀봉체를 형성하는 공정,
여기서, 상기 노출면 중, 상기 도전성 부재가 접합되는 접합부 이외의 영역에 앵커 수단이 설치되어 있다.
1 : IC 카드
2 : 카드 본체
2a : 표면
2b : 이면
3, 3a, 3b : 오목부(움푹 패임부)
3c, 3d : 저면
3e, 3f : 측벽
4 : 접착재(접착층, 접착 시트)
4a : 접착용 필름(접착용 테이프, 접착 시트)
5, 5a : 중공 공간
10 : 기판
10a : 상면(칩 탑재면)
10b : 하면(단자면, 단자 형성면)
11 : 기재(기재층, 기판, 베이스 필름, 테이프 기재)
11a, 11b : 주면
12 : 접착재층
13 : 구리박(구리층)
13a, 13b : 주면
14 : 포토레지스트층(포토레지스트막)
15, 15a : 마스크
16, 17, 17c : 도금막
17a : 니켈 도금막
17b : 금 도금막
18 : 구리박
19 : 포토레지스트층(포토레지스트막)
20a : 디바이스 영역
20b : 프레임부
20c : 스프로켓 홀(이송 구멍, 관통 구멍)
25 : 모세관
25a : 클램퍼
26 : 와이어
26a : 볼부(볼 형상의 전극)
30 : 성형 금형
31 : 상부 금형(금형)
31a : 하면(금형면)
31b : 캐비티
32 : 하부 금형(금형)
32a : 상면(금형면)
51 : 영역
71, 72 : 영역
73 : 마스크층
81, 81a : 오목부(움푹 패임부)
91, 91a : 금속 패턴
91b : 단자
BD : 접합면(면)
BL : 볼부(볼 형상의 전극)
BP : 스터드 범프(범프 전극)
BS : 기재(기재층, 베이스 필름, 기판)
BSa : 상면(칩 탑재면)
BSb : 하면(단자면, 단자 형성면)
BW : 와이어
CB : 기판
CBa : 상면
CBb : 하면
CL : 중심선
CLK : 클록 단자
CN1, CN2, CN3, CN4 : 코너부
CP : 반도체 칩
CPa : 표면(주면)
CPb : 이면
CT : 중심
DB : 접합재(다이 본드재, 접착재, 접착층)
EX : 노출면(노출부, 표면, 본딩면)
GND : 기준 전위 단자
I/O : 데이터 단자
L1, L2 : 거리
L3, L4 : 치수
MR : 밀봉체(밀봉 수지, 밀봉부, 밀봉 수지부)
NC1, NC2, NC3 : 예비 단자
PD : 패드(본딩 패드, 패드 전극, 전극 패드, 단자)
PD1 : 도금막
PKG : 반도체 장치
PV : 패시베이션막
RG1, RG2, RG3, RG4 : 영역
RST : 리셋 단자
SB : 스터드 범프(범프 전극)
SD1, SD2, SD3, SD4 : 변
SE : 접착층(접착재층)
SH : 관통 구멍(개구부, 본딩 홀, 접속용 구멍, 스루홀)
TE : 단자(전극, 외부 단자, 금속 패턴)
TE1 : 구리층
TE1a : 상면
TE1b : 하면
TE2, TE3 : 도금층(도금막)
TE21, TE31 : 니켈층(니켈 도금층)
TE22, TE32 : 전체층(금 도금층)
TEa : 기재 대향면(상면)
TEb : 단자면(하면)
TL1 : 가열 툴(가열용 지그)
TL2 : 툴(지그)
VCC : 전원 전위 단자
YG : 화살표

Claims (18)

  1. 제1 면과, 상기 제1 면과는 반대측의 제2 면과, 상기 제1 면 및 상기 제2 면 중 한쪽으로부터 다른 쪽을 향하여 형성된 관통 구멍을 갖는 절연성의 기재와,
    상기 기재의 상기 제2 면에 형성된 외부 단자와,
    주면, 상기 주면에 형성된 패드, 및 상기 주면과는 반대측의 이면을 갖고, 상기 이면이 상기 기재의 상기 제1 면과 대향하도록, 상기 기재의 상기 제1 면 상에 탑재된 반도체 칩과,
    상기 외부 단자 중 상기 기재의 상기 관통 구멍으로부터 노출되는 노출면과, 상기 반도체 칩의 상기 패드를, 전기적으로 접속하는 도전성 부재와,
    상기 기재의 상기 관통 구멍의 내부, 상기 반도체 칩, 및 상기 도전성 부재를 밀봉하는 밀봉체
    를 포함하고,
    상기 노출면 중, 상기 도전성 부재가 접합되는 접합부 이외의 영역에, 앵커 수단이 설치되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 앵커 수단은, 상기 노출면에 형성된 스터드 범프인, 반도체 장치.
  3. 제2항에 있어서,
    상기 노출면의 복수 개소에 각각 상기 스터드 범프가 형성되어 있는, 반도체 장치.
  4. 제2항에 있어서,
    상기 스터드 범프의 높이 방향으로 보았을 때, 상기 스터드 범프의 일부의 바로 아래에 상기 밀봉체의 일부가 존재하고 있는, 반도체 장치.
  5. 제2항에 있어서,
    상기 노출면에, 복수의 상기 스터드 범프가 적층되어 있는, 반도체 장치.
  6. 제2항에 있어서,
    상기 노출면에서의, 상기 접합부와 상기 관통 구멍의 내벽의 사이의 거리보다도, 상기 스터드 범프와 상기 관통 구멍의 내벽의 사이의 거리의 쪽이 작은, 반도체 장치.
  7. 제2항에 있어서,
    상기 도전성 부재는 와이어인, 반도체 장치.
  8. 제7항에 있어서,
    상기 와이어와 상기 스터드 범프는, 동일한 재료에 의해 형성되어 있는, 반도체 장치.
  9. 제1항에 있어서,
    상기 노출면에 있어서, 상기 접합부는, 상기 노출면의 중심과는 겹치지 않는 위치에 있는, 반도체 장치.
  10. 제1항에 있어서,
    상기 노출면에 있어서, 상기 접합부의 위치는, 상기 노출면의 중심으로부터 제1 방향으로 어긋나 있고,
    상기 제1 방향은, 평면에서 볼 때, 상기 반도체 장치의 중심으로부터 멀어지는 방향인, 반도체 장치.
  11. 제1항에 있어서,
    상기 앵커 수단은, 상기 노출면에 형성된 오목부인, 반도체 장치.
  12. 제1항에 있어서,
    상기 앵커 수단은, 상기 노출면에 형성된 볼록부인, 반도체 장치.
  13. 제1항에 있어서,
    상기 앵커 수단은, 상기 노출면에서의 조면화된 영역인, 반도체 장치.
  14. 제13항에 있어서,
    상기 노출면은, 상기 조면화된 영역과, 상기 조면화된 영역보다도 표면 조도가 작은 영역을 갖고,
    상기 표면 조도가 작은 영역에 상기 접합부가 있는, 반도체 장치.
  15. 제14항에 있어서,
    상기 조면화된 영역은, 상기 노출면의 주연부에 있고,
    상기 표면 조도가 작은 영역은, 상기 노출면에 있어서, 상기 조면화된 영역의 내측에 있는, 반도체 장치.
  16. 제1항에 있어서,
    상기 외부 단자는, 상기 기재의 상기 제2 면과 대향하는 측의 기재 대향면과, 상기 외부 단자의 상기 기재 대향면과는 반대측의 단자면을 갖고,
    상기 외부 단자의 상기 기재 대향면은, 상기 기재의 상기 제2 면과 대향하는 접합면과, 상기 기재의 상기 관통 구멍으로부터 노출되는 상기 노출면을 갖고 있는, 반도체 장치.
  17. 제16항에 있어서,
    상기 접합면의 표면 조도는, 상기 노출면 중, 상기 도전성 부재가 접합되는 상기 접합부의 표면 조도보다도 큰, 반도체 장치.
  18. 제1 면과, 상기 제1 면과는 반대측의 제2 면과, 상기 제1 면 및 상기 제2 면 중 한쪽으로부터 다른 쪽을 향하여 형성된 관통 구멍을 갖는 절연성의 기재와,
    상기 기재의 상기 제2 면에 형성된 외부 단자와,
    주면, 상기 주면에 형성된 패드, 및 상기 주면과는 반대측의 이면을 갖고, 상기 이면이 상기 기재의 상기 제1 면과 대향하도록, 상기 기재의 상기 제1 면 상에 탑재된 반도체 칩과,
    상기 외부 단자 중 상기 기재의 상기 관통 구멍으로부터 노출되는 노출면과, 상기 반도체 칩의 상기 패드를, 전기적으로 접속하는 도전성 부재와,
    상기 기재의 상기 관통 구멍의 내부, 상기 반도체 칩, 및 상기 도전성 부재를 밀봉하는 밀봉체
    를 포함하고,
    상기 노출면은, 제1 영역과, 상기 제1 영역보다도 표면 조도가 큰 제2 영역을 갖고,
    상기 도전성 부재는, 상기 제1 영역에 접합되어 있는, 반도체 장치.
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