CN203983265U - 半导体装置 - Google Patents

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CN
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exposing
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大谷内贤治
和田环
森永优一
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Renesas Electronics Corp
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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Abstract

一种半导体装置(PKG)，能够提高半导体装置的可靠性。包括具有贯通孔(SH)的绝缘性的基材(BS)、形成在基材(BS)的下表面(BSb)上的端子(TE)、以及以面朝上方式搭载在基材的上表面(BSa)上的半导体芯片(CP)。此外，具有将从基材(BS)的贯通孔(SH)露出的端子(TE)的露出面(EX)与半导体芯片(CP)的焊垫(PD)电连接的导线(BW)等导电性部件、以及将该导电性部件、基材(BS)的贯通孔(SH)的内部以及半导体芯片(CP)密封的密封体(MR)。从基材(BS)的贯通孔(SH)露出的端子(TE)的露出面(EX)在除了接合导线(BW)等导电性部件的接合部以外的区域设置有固定单元。

Description

半导体装置
技术领域
本实用新型涉及一种半导体装置，例如能够适用于包括半导体芯片的半导体装置。
背景技术
有通过在卡主体中组装半导体装置来得到能够实现与外部进行数据通信的IC卡的技术。
在日本特开2011-210936号公报(专利文献1)中，记载有与组装到IC卡中的半导体装置相关的技术。
现有技术文献
专利文献
专利文献1：日本特开2011-210936号公报
例如在如上述专利文献1那样在由带构成的基材上搭载有半导体芯片的半导体装置即所谓COT(Chip On Tape)封装中，经由基材上所形成的贯通孔，在基材的背面上所形成的端子的表面(从基材的贯通孔露出的面)上连接导电性部件(在上述专利文献1中为导线)，进一步用树脂(密封体)密封半导体芯片和导电性部件。
但是，由于端子的表面与树脂的紧贴性低，因此若在端子的表面上的导电性部件的接合部(接合区域)施加大的负荷(应力、损伤)，则在该接合部处，电特性发生变化(还有甚至断线的情况)。
实用新型内容
其他课题和新颖的特征将通过本说明书的记载及附图得以明确。
根据一个实施方式，一种半导体装置，其特征在于，包括：绝缘性的基材，具有第1面、与上述第1面相反一侧的第2面、以及从上述第1面及上述第2面中的一个面朝向另一个面形成的贯通孔；外部端子，形成在上述基材的上述第2面上；半导体芯片，具有主面、形成在上述主面上的焊垫、及与上述主面相反一侧的背面，该半导体芯片以上述背面与上述基材的上述第1面相对的方式搭载在上述基材的上述第1面上；导电性部件，电连接上述外部端子中从上述基材的上述贯通孔露出的露出面与上述半导体芯片的上述焊垫；以及密封体，密封上述基材的上述贯通孔的内部、上述半导体芯片及上述导电性部件，在上述露出面中上述导电性部件所接合的接合部以外的区域，设置有固定单元。
此外，优选上述固定单元是形成在上述露出面上的凸点。
此外，优选在上述露出面的多个部位分别形成有上述凸点。
此外，优选在上述凸点的高度方向上观察时，在上述凸点的一部分的正下方存在上述密封体的一部分。
此外，优选在上述露出面上重叠有多个上述凸点。
此外，优选在上述露出面上，与上述接合部和上述贯通孔的内壁之间的距离相比，上述凸点和上述贯通孔的内壁之间的距离小。
此外，优选上述导电性部件是导线。
此外，优选上述导线和上述凸点由相同材料形成。
此外，优选在上述露出面上，上述接合部位于不与上述露出面的中心重合的位置。
此外，优选在上述露出面上，上述接合部的位置从上述露出面的中心向第1方向偏移，上述第1方向是在俯视时从上述半导体装置的中心远离的方向。
此外，优选上述固定单元是形成在上述露出面上的凹部。
此外，优选上述固定单元是形成在上述露出面上的凸部。
此外，优选上述固定单元是上述露出面上的被粗糙化的区域。
此外，优选上述露出面具有上述被粗糙化的区域和表面粗糙度比上述被粗糙化的区域的表面粗糙度小的区域，在上述表面粗糙度小的区域有上述接合部。
此外，优选上述被粗糙化的区域位于上述露出面的周缘部，上述表面粗糙度小的区域在上述露出面上位于上述被粗糙化的区域的内侧。
此外，优选上述外部端子具有与上述基材的上述第2面相对的一侧的基材相对面、以及与上述外部端子的上述基材相对面相反一侧的端子面，上述外部端子的上述基材相对面具有与上述基材的上述第2面相对的接合面、以及从上述基材的上述贯通孔露出的上述露出面。
此外，优选上述接合面的表面粗糙度比上述露出面中上述导电性部件所接合的上述接合部的表面粗糙度大。
此外，根据一个实施方式，一种半导体装置，其特征在于，包括：绝缘性的基材，具有第1面、与上述第1面相反一侧的第2面、以及从上述第1面及上述第2面中的一个面朝向另一个面形成的贯通孔；外部端子，形成在上述基材的上述第2面上；半导体芯片，具有主面、形成在上述主面上的焊垫、及与上述主面相反一侧的背面，该半导体芯片以上述背面与上述基材的上述第1面相对的方式搭载在上述基材的上述第1面上；导电性部件，电连接上述外部端子中从上述基材的上述贯通孔露出的露出面与上述半导体芯片的上述焊垫；以及密封体，密封上述基材的上述贯通孔的内部、上述半导体芯片及上述导电性部件，上述露出面具有第1区域和表面粗糙度比上述第1区域的表面粗糙度大的第2区域，上述导电性部件接合在上述第1区域上。
实用新型效果
根据一个实施方式，能够提高半导体装置的可靠性。
附图说明
图1是一个实施方式的半导体装置的俯视图。
图2是一个实施方式的半导体装置的俯视图。
图3是一个实施方式的半导体装置的俯视透视图。
图4是一个实施方式的半导体装置的剖视图。
图5是一个实施方式的半导体装置的部分放大剖视图。
图6是一个实施方式的半导体装置的部分放大俯视透视图。
图7是一个实施方式的半导体装置的部分放大剖视图。
图8是一个实施方式的IC卡的俯视图。
图9是一个实施方式的IC卡的俯视图。
图10是一个实施方式的IC卡的部分放大剖视图。
图11是表示一个实施方式的半导体装置的制造工序的制造工艺流程图。
图12是表示一个实施方式的半导体装置(尤其是基板)的制造工序的制造工艺流程图。
图13是表示基板的制造工序的剖视图。
图14是表示基板的制造工序的剖视图。
图15是表示基板的制造工序的剖视图。
图16是表示基板的制造工序的剖视图。
图17是表示基板的制造工序的剖视图。
图18是表示基板的制造工序的剖视图。
图19是表示基板的制造工序的剖视图。
图20是表示基板的制造工序的剖视图。
图21是表示基板的制造工序的剖视图。
图22是表示基板的制造工序的剖视图。
图23是表示基板的制造工序的剖视图。
图24是表示基板的制造工序的剖视图。
图25是表示基板的制造工序的剖视图。
图26是表示基板的上表面侧的俯视图。
图27是表示基板的下表面侧的俯视图。
图28是将图26的一部分放大的部分放大俯视图。
图29是图28的A3-A3线的位置处的剖视图。
图30是表示进行了芯片接合工序之后的基板的上表面侧的俯视图。
图31是将图30的一部分放大的部分放大俯视图。
图32是图31的A3-A3线的位置处的剖视图。
图33是表示进行了导线接合工序之后的基板的上表面侧的俯视图。
图34是将图33的一部分放大的部分放大俯视图。
图35是图34的A3-A3线的位置处的剖视图。
图36是说明形成凸点(Stud Bumps)的方法的说明图。
图37是说明形成凸点的方法的说明图。
图38是说明形成凸点的方法的说明图。
图39是说明逆向接合的方法的说明图。
图40是说明逆向接合的方法的说明图。
图41是表示进行了树脂密封工序之后的基板的上表面侧的俯视图。
图42是将图41的一部分放大的部分放大俯视图。
图43是图42的A3-A3线的位置处的剖视图。
图44是采用传递模塑方式的树脂密封工序的说明图。
图45是表示IC卡的制造工序的剖视图。
图46是表示IC卡的制造工序的剖视图。
图47是表示IC卡的制造工序的剖视图。
图48是表示IC卡的制造工序的剖视图。
图49是示意地表示形成在端子的露出面上的凸点的剖视图。
图50是表示从基材的贯通孔露出的端子的露出面的俯视图。
图51是第1变形例的半导体装置的剖视图。
图52是第1变形例的半导体装置的部分放大剖视图。
图53是第2变形例的半导体装置的部分放大剖视图。
图54是其他实施方式的半导体装置的说明图。
图55是其他实施方式的半导体装置的说明图。
图56是表示基板的制造工序的剖视图。
图57是表示基板的制造工序的剖视图。
图58是表示基板的制造工序的剖视图。
图59是表示基板的制造工序的剖视图。
图60是表示基板的制造工序的剖视图。
图61是其他实施方式的半导体装置的说明图。
图62是其他实施方式的半导体装置的说明图。
图63是表示基板的制造工序的剖视图。
图64是表示基板的制造工序的剖视图。
图65是表示基板的制造工序的剖视图。
图66是表示基板的制造工序的剖视图。
图67是表示基板的制造工序的剖视图。
图68是表示基板的制造工序的剖视图。
图69是表示基板的制造工序的剖视图。
图70是表示基板的制造工序的剖视图。
图71是其他实施方式的半导体装置的俯视透视图。
图72是表示基板的制造工序的剖视图。
图73是表示基板的制造工序的剖视图。
图74是表示基板的制造工序的剖视图。
图75是表示基板的制造工序的剖视图。
图76是表示基板的制造工序的剖视图。
图77是表示基板的制造工序的剖视图。
图78是表示基板的制造工序的剖视图。
图79是表示基板的制造工序的剖视图。
图80是表示基板的制造工序的剖视图。
图81是表示基板的制造工序的剖视图。
具体实施方式
在以下实施方式中，为了便于说明，在需要时分为多个部分或实施方式来进行说明，除了特别明示的情况以外，它们彼此不是没有关系的，而是一方为另一方的一部分或全部的变形例、详细、补充说明等关系。此外，在以下实施方式中，在涉及要素的数等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及限定为原理上明确确定的数的情况等以外，不限定于该特定的数，既可以是特定的数以上也可以是以下。此外，在以下实施方式中，其构成要素(还包括要素步骤等)除了特别明示的情况及认为原理上明确是必须的情况等以外，当然不一定是必须的。同样，在以下实施方式中，在涉及构成要素等的形状、位置关系等时，除了特别明示的情况及认为原理上明确为必须的情况等以外，包括实质上与其形状等近似或类似的情况等。这一点对上述数值及范围也是同样的。
以下，根据附图详细说明实施方式。另外，在用于说明实施方式的所有图中，对具有同一功能的部件标以同一标号，省略其反复说明。此外，在以下实施方式中，除了特别需要时以外，原则上不反复进行相同或同样的部分的说明。
此外，在用于实施方式的附图中，即使是剖视图，也存在为了容易观察附图而省略阴影线的情况。此外，即使是俯视图，也存在为了容易观察附图而标以阴影线的情况。
(实施方式1)
<关于半导体装置的构造>
图1～图3是本实施方式的半导体装置PKG的俯视图，图4是半导体装置的PKG的剖视图，图5是半导体装置的PKG的部分放大剖视图，图6是半导体装置的PKG的部分放大俯视图，图7是半导体装置的PKG的部分放大剖视图。
图1～图3中，图1表示半导体装置PKG的上表面侧的俯视图(即上表面图)，图2表示半导体装置PKG的下表面侧的俯视图(即下表面图)。图3是半导体装置PKG的上表面侧的俯视图(即上表面图)，表示透视了密封体MR的俯视透视图。另外，在图3中，为了容易明白各部件的平面位置关系，将密封体MR的外形位置用双点划线来表示，此外，将基板CB的下表面CBb上所形成的端子TE的外形位置用虚线来表示。此外，图4与图2的A1-A1线上的剖视图大致对应。图5表示图4中用虚线包围的区域RG1的放大图。图6表示图3中用单点划线包围的区域RG3的放大图，是与图3同样透视了密封体MR的俯视透视图。图7表示图4中用虚线包围的区域RG2的放大图。
图1～图7中所示的本实施方式的半导体装置PKG是半导体封装形态的半导体装置。
如图1～图7所示，本实施方式的半导体装置PKG具有基板CB、基板CB的上表面CBa上所搭载(配置)的半导体芯片CP、基板CB的下表面CBb上所形成的端子TE、将半导体芯片CP的焊垫PD与端子TE之间电连接的导电性部件(导电性连接部件，在此为导线BW)、以及将半导体芯片CP及导线BW密封的密封体MR。
首先，具体说明半导体装置PKG的半导体芯片CP。
半导体芯片CP的与其厚度交叉的平面形状为大致矩形(四边形)，是例如在由单晶硅等构成的半导体基板(半导体晶片)的主面上形成各种半导体元件或半导体集成电路等之后，通过切割等将半导体基板分离成各半导体芯片而制造出来的。半导体芯片CP的平面形状为大致矩形，但也可以是去掉了矩形的角部的形状或矩形的角部具有圆度的形状。
半导体芯片CP具有半导体元件形成侧的主面即表面(主面)CPa、以及与表面CPa相反一侧的主面即背面CPb，在半导体芯片CP的表面CPa上形成有多个焊垫(接合焊垫、焊垫电极、电极焊垫、端子)PD(存在图3及图4)。因此，在半导体芯片CP中，形成有焊垫PD的一侧的主面成为半导体芯片CP的表面CPa，与其相反一侧的主面成为半导体芯片CP的背面CPb。
半导体芯片CP的各焊垫PD经由半导体芯片CP的内部布线(未图示)等电连接到形成在半导体芯片CP的内部或表层部分上的半导体元件或半导体集成电路。作为形成在半导体芯片CP内的电路(半导体集成电路)，例如能够例示存储数据的存储电路、对数据进行运算处理的运算电路等。焊垫PD设置在半导体芯片CP的表面CPa的周边部(周缘部)。
此外，在半导体芯片CP的表面CPa侧的最表面(最上层)，作为表面保护用的绝缘膜(保护绝缘膜)，形成有钝化膜PV(参照图7)，但是多个焊垫PD各自的表面在该钝化膜PV上所形成的开口部从钝化膜露出。因此，能够对半导体芯片CP的表面CPa的焊垫PD连接导电性连接部件(用于将焊垫PD与端子TE之间电连接的导电性部件，在此为导线BW)。钝化膜PV也会存在省略其形成的情况。焊垫PD例如由铝(Al)膜等金属膜构成，但也可以在该铝膜上形成镀膜PD1(参照图7)并用该镀膜PD1形成焊垫PD的最表面。该镀膜PD1也可以看做是焊垫PD的一部分。镀膜PD1例如可以是镍(Ni)膜和该镍膜上的金(Au)膜的层叠膜，在这种情况下，金膜(镀金膜)形成焊垫PD的最表面。另外，在本实施方式中，半导体芯片CP的表面CPa在半导体芯片CP中是形成有焊垫PD的面(主面)，对应于形成焊垫PD的衬底的绝缘膜的上表面。
基板CB具有搭载半导体芯片CP的一侧的主面即上表面CBa、以及与上表面CBa相反一侧的主面即下表面CBb，在半导体装置PKG中，半导体芯片CP搭载在基板CB的上表面CBa上(参照图4)。即，半导体芯片CP以半导体芯片CP的背面CPb与基板CB的上表面CBa相对的朝向，经由粘结材(接合材、粘结材料、粘结层)DB搭载(安装)在基板CB的上表面CBa上。因此，半导体芯片CP面朝上焊接(Face-upbonding)在基板CB的上表面CBa上。
半导体芯片CP经由作为接合材的粘结材DB搭载固定在基板CB的上表面CBa(具体地说是基材BS的上表面BSa)上。该粘结材DB只要能够在基板CB的上表面CBa上牢固地固定半导体芯片CP，就没有特别限定，例如可以使用环氧类的热固化性树脂等。
此外，半导体芯片CP以半导体芯片CP的平面形状的各边沿着基板CB(基材BS)的平面形状的各边的方式，经由粘结材DB搭载在基板CB的上表面CBa上(即基材BS的上表面BSa上)(参照图3及图4)。在半导体芯片CP的表面CPa上形成有多个焊垫PD，这些多个焊垫PD在半导体芯片CP的表面CPa上沿着边配置在周缘部侧。
接着，具体说明半导体装置PKG的基板CB。
基板CB具有成为基板CB的基底的绝缘层即绝缘性的基材(基材层、基底膜、基板)BS、以及在基材BS的下表面BSb上分别经由粘结层(粘结材料层)SE粘结(接合)而固定的多个端子(电极、外部端子、金属图案)TE(参照图4及图5)。端子TE作为半导体装置PKG的外部端子(外部连接用端子)而发挥功能。端子TE具有导电性，优选由金属材料构成。基材BS具有绝缘性，例如为玻璃环氧类的树脂基板。例如，可以将在玻璃纤维中含浸有环氧类的树脂的玻璃环氧基板用作基材BS。
基材BS的厚度薄，例如比半导体芯片CP的厚度薄。像基材BS那样较薄地形成的基材在半导体装置PKG的组装工序中，在形成为带状的状态下进行处理，因此称为带基材。此外，在带基材即基材BS上搭载有半导体芯片CP的半导体装置PKG这样的半导体封装被称为COT(Chip on Tape)封装。但是，在图1～图7的半导体装置PKG中，基材BS成为将带状的基材切断后的状态。
基材BS具有彼此位于相反侧的2个主面即上表面(芯片搭载面)BSa和下表面(端子面、端子形成面)BSb。基材BS的上表面BSa形成基板CB的上表面CBa。即，基材BS在基板CB中是配置在上侧的部件，因此基材BS的上表面BSa与基板CB的上表面CBa为同一面。以半导体芯片CP的背面CPb与基材BS的上表面BSa相对的朝向，在基材BS的上表面BSa上(经由粘结材DB)搭载有半导体芯片CP。此外，在基材BS的下表面BSb上经由粘结层SE粘结有多个端子TE。因此，基材BS的下表面BSb和粘结在基材BS的下表面BSb上的多个端子TE形成基板CB的下表面CBb。通过在基材BS的下表面BSb上经由粘结层SE粘结多个端子TE，在基板CB的下表面CBb侧设置多个端子TE。
基材BS(从而基板CB也同样)的与其厚度交叉的平面形状例如为带状矩形(四边形)，但也可以是去掉了矩形的角部的形状或矩形的角部具有圆度的形状。在图1～图3中，基材BS的平面形状(从而基板CB的平面形状也同样)为矩形(四边形)的角部具有圆度的形状(即将角部设为圆弧状的形状)。即，后述的角落部CN1、CN2、CN3、CN4分别为圆弧状。
在基材BS上形成有多个贯通孔(开口部、接合孔、连接用孔、通孔)SH，各贯通孔SH从基材BS的上表面BSa及下表面BSb中一个面贯通到另一个面(参照图3～图6)。
贯通孔SH是为了将端子TE和导电性连接部件(用于将焊垫PD和端子TE之间电连接的导电性部件，在此为导线BW)接合而使端子TE的一部分(即露出面EX)从基材BS露出的孔。因此，贯通孔SH对多个端子TE分别形成(参照图3参照)。即，基板CB具有多个端子TE，对各端子TE形成有露出该端子TE的一部分(露出面EX)的贯通孔SH。
各贯通孔SH形成在与各端子TE在俯视时(即在与基材BS的上表面BSa带状平行的平面上观察时)重合的位置。即，在基材BS中，对于粘结在基材BS的下表面BSb上的多个端子TE，分别在与该端子TE在俯视时重合的位置形成有贯通孔SH。贯通孔SH的平面尺寸(平面积)小于端子的平面尺寸(平面积)，在俯视时，各贯通孔SH内包在各端子TE中。贯通孔SH的平面形状例如可以是圆形状，这种情况下的贯通孔SH的形状为大致圆柱状。贯通孔SH的直径例如可以例示0.7mm左右。
但是，贯通孔SH虽然贯通基材BS，但不贯通端子TE。因此，若透视密封体MR从上表面CBa侧观察基板CB，则各端子TE的一部分从贯通孔SH露出。即，端子TE虽然形成在基材BS的下表面BSb侧，但是在基材BS上形成有从基材BS的上表面BSa及下表面BSb中的一个面贯通到另一个面的贯通孔SH，端子TE的一部分(即露出面EX)从形成在基材BS上的贯通孔SH露出。在此，将端子TE中从贯通孔SH露出的部分(面)称为露出面(露出部、表面、接合面)EX。
另外，端子TE的露出面EX从形成在基材BS上的贯通孔SH露出，这表示没有被基材BS覆盖而从基材BS露出。实际上，贯通孔SH内被密封体MR密封，贯通孔SH被构成密封体MR的材料填满，因此从贯通孔SH露出的部分的端子TE(即露出面EX)处于被密封体MR覆盖的状态。因此，从贯通孔SH露出的端子TE的露出面EX对应于端子TE的与基材BS相对的一侧的面(基材相对面TEa)中没有被基材BS覆盖而通过贯通孔SH从基材BS露出的部分(面)。
半导体芯片CP的表面CPa的多个焊垫PD与基板CB的多个端子TE经由多个导电性部件(例如多个导线BW)分别电连接(参照图3～图7)。导线BW能够作为将半导体芯片CP的焊垫PD与基板CB的端子TE之间电连接的导电性部件(导电性连接部件)发挥功能。
另外，以下将用于将焊垫PD和端子TE之间电连接的导电性部件称为导电性连接部件。作为导电性连接部件(即用于将焊垫PD和端子TE之间电连接的导电性部件)，例如可以优选使用导线BW，在图3～图7中，表示使用导线BW作为导电性连接部件的情况。
导线(接合导线)BW由金属线构成，例如可以优选使用由金(Au)线构成的金导线。作为其他方式，作为导线BW的材料，还可以使用以铜(Cu)为主成分的材料(金属材料)，也可以将由铜(Cu)线构成的铜导线用作导线BW。
导线BW的一个端部与半导体芯片CP的表面CPa的焊垫PD连接，另一个端部与从基材BS的贯通孔SH露出的端子TE的露出面EX连接。即，半导体芯片CP的表面CPa的多个焊垫PD与基板CB的多个端子TE经由多个导线BW分别电连接，在各端子TE上，与导线BW连接的是从基材BS的贯通孔SH露出的端子TE的露出面EX。即，在贯通孔SH插通导线BW，在从基材BS的贯通孔SH露出的端子TE的露出面EX上接合导线BW，由此将端子TE和导线BW电连接。通过在基材BS上设置贯通孔SH而从贯通孔SH露出端子TE的露出面EX，由此能够将基板CB的上表面CBa(即基材BS的上表面BSa)上所搭载的半导体芯片CP的焊垫PD和从基材BS的贯通孔SH露出的端子TE的露出面EX在基板CB的上表面CBa侧用导线BW等导电性连接部件相接而电连接。
端子TE形成在基材BS的下表面BSb上，该端子TE具有与基材BS的下表面BSb相对的一侧的主面即基材相对面(上表面)TEa、以及与基材相对面TEa相反一侧的主面即端子面(下表面)TEb。并且，该端子TE的基材相对面(上表面)TEa具有与贯通孔SH以外的基材BS的下表面BSb相对并经由粘结层SE与基材BS的下表面BSb粘结的接合面(面)BD、以及从基材BS的贯通孔SH露出的露出面EX。
对于形成在基材BS的下表面BSb上的多个端子TE的每一个端子TE，端子TE的基材相对面TEa中的接合面BD经由粘结层SE与基材BS的下表面BSb粘结而固定，并且端子TE的基材相对面TEa中的露出面EX从基材BS的贯通孔SH露出。由此，作为端子TE中的导电性连接部件(在此为导线BW)的连接区域，能够确保露出面EX，能够在端子TE的露出面EX上连接导线BW等导电性连接部件。
端子TE的端子面TEb由后述的镀层TE2的表面构成。在镀层TE2由镍层TE21和该镍层TE21上的金层TE22的层叠膜构成的情况下，端子TE的端子面Teb由构成镀层TE2的最表面的金层TE22(镀金层)形成。半导体装置PKG的端子TE的端子面Teb能够作为外部连接端子而发挥功能。
从贯通孔SH露出的端子TE的露出面EX由后述的镀层TE3的表面构成。在镀层TE3由镍层TE31和该镍层TE31上的金层TE32的层叠膜构成情况下，从贯通孔SH露出的端子TE的露出面EX由构成镀层TE3的最表面的金层TE32(镀金层)形成。端子TE的接合面BD由后述的铜层TE1的上表面TE1a构成。
在端子TE的露出面EX上连接(接合)有导电性连接部件，在此为导线BW，除此以外，形成有凸点(凸块电极)SB(参照图4～图6)。
虽然在端子TE的露出面EX上形成有凸点SB，但在该凸点SB上不连接导线(BW)。即，凸点SB不是为了将导电性连接部件(在此为导线BW)连接到端子TE而形成的。即，形成在端子TE的露出面EX上的凸点SB是为了将半导体芯片CP的焊垫PD和基板CB的端子TE之间电连接而形成的。凸点SB作为用于提高密封体MR与端子TE的露出面EX的紧贴性的固定单元而形成。由于端子TE的露出面EX上所形成的凸点SB从端子TE的露出面EX突出，因此也可以看做端子TE的露出面EX上所形成的凸部(突起部)。
凸点SB例如由金(Au)构成。在凸点SB由金(Au)构成的情况下，凸点SB为金凸块(金凸块电极)。在凸点SB由金构成的情况下，端子TE的露出面EX优选由金(Au)层(与后述的金层TE32对应)形成，由此能够将凸点SB和端子TE的露出面EX通过Au-Au接合牢固地接合。
此外，更优选的是，凸点SB和导线BW由相同的材料形成。由此，能够通过同一装置形成凸点SB和导线BW。此外，能够通过同一导线接合工序形成凸点SB和导线BW。因此，能够抑制或防止伴随着形成凸点SB而产生的制造工序数的增加及制造时间的增加。
此外，若凸点SB和导线BW由相同材料形成，则作为构成端子TE的露出面EX的材料选择适合连接导线BW的材料这一点，必然关系到作为构成端子TE的露出面EX的材料选择适合连接凸点SB的材料上。因此，作为构成端子TE的露出面EX的材料，能够选择适合于凸点SB和导线BW双方的材料。因此，能够提高凸点SB与端子TE的露出面EX的接合强度、以及导线BW与端子TE的露出面EX的接合强度双方。
凸点SB是通过焊炬(Electric torch)例如在由金构成的导线的末端(端部)形成球部(球状的电极)，并将该球部通过毛细管(省略图示)向端子TE的露出面EX按压并接合而形成的，由压溃成扁平形状的球部(球状的电极)形成，对此在后文详细说明。此外，凸点SB的平面形状例如为大致圆形状，其直径例如可以例示为0.1mm左右。此外，凸点SB的高度(与露出面EX大致垂直的方向的尺寸)例如可以设为8μm以上。
此外，将半导体芯片CP的多个焊垫PD与多个端子TE经由多个导线BW分别电连接，但是在本实施方式中，通过逆向接合方式连接导线BW。
在此，在进行将半导体芯片的焊垫与搭载该半导体芯片的基板的端子之间通过导线来连接的导线接合时，先在半导体芯片的焊垫上连接(第1接合)导线之后，将该导线连接(第2接合)在基板的端子上的情况为所谓的正向接合方式。此外，先在基板的端子上连接(第1接合)导线之后，将该导线连接(第2接合)在半导体芯片的焊垫上的情况为所谓的逆向接合方式。
在导线接合工序中，首先通过焊炬例如在由金构成的导线的末端(端部)形成球部(球状的电极)，并将该球部通过毛细管(省略图示)向第1连接侧的接合区域(在此为端子TE的露出面EX)按压并接合，对此在后文详细说明。因此，在将与端子TE的接合部作为第1接合侧的逆向接合方式用于形成导线BW的情况下，如图5所示，经由与导线BW一体形成的球部BL(按压毛细管而形成的扁平形状的球部)，导线BW与端子TE的露出面EX接合。即，在导线BW的末端(端部)上与导线BW一体形成的球部(球状的电极)BL接合在端子TE的露出面EX上。球部BL由与导线BW相同的材料与导线BW一体地形成。球部BL也可以看做导线BW的一部分。
另一方面，在导线BW的第2接合侧(即导线BW与焊垫PD的连接部侧)，导线BW的另一个端部(与连接在端子TE的露出面EX上的一侧相反一侧的端部)也可以直接接合在焊垫PD上，但是更优选的是，接合在焊垫PD上所形成的凸点(凸块电极)BP上，并经由该凸点BP电连接在焊垫PD上。该凸点BP是作为与导线BW不同的部分而形成在焊垫PD上的。即，在半导体芯片CP的焊垫PD上形成凸点BP，并在该焊垫PD上的凸点BP上通过逆向接合方式的第2接合来接合导线BW。
在凸点BP由金构成的情况下，焊垫PD的最表面(上述镀膜PD1的表面)优选由金(Au)膜形成，由此能够将凸点BP和焊垫PD的最表面的金膜通过Au-Au接合更牢固地接合。
在将导线BW的端部(与连接在端子TE的露出面EX上的一侧相反一侧的端部)接合在焊垫PD上所形成的凸点BP上，并经由该凸点BP与焊垫PD电连接，由此半导体芯片CP的焊垫PD侧成为第2接合侧的逆向接合中，也是容易将导线BW更切实地连接在半导体芯片CP的焊垫PD上。
如图7所示，在半导体芯片CP的最表面上形成有钝化膜(绝缘膜)PV，焊垫PD的表面在该钝化膜PV上所形成的开口部处从钝化膜PV露出。因此，焊垫PD的表面位于比钝化膜PV的表面低的位置。在导线接合的第2接合侧，将导线擦涂在接合对象部件(在此为焊垫PD)上来接合，但此时存在导线接合装置的毛细管(未图示)损伤钝化膜PV的可能性。因此，在逆向接合方式中，优选的是，在焊垫PD上预先形成(接合)凸点BP，将导线BW接合在焊垫PD上的凸点BP上，由此将导线BW经由凸点BP与焊垫PD电连接。由此，能够防止导线接合时的钝化膜PV的损伤等。
另外，形成在端子TE的露出面EX上的凸点SB不是为了连接导线(BW)而设置的，而是作为用于提高密封体MR与端子TE的露出面EX的紧贴性的固定单元形成的。而形成在半导体芯片CP的焊垫PD上的凸点BP是为了连接导线BW而设置的。即，形成在端子TE的露出面EX上的凸点SB不是为了将半导体芯片CP的焊垫PD与基板CB的端子TE之间电连接而形成的，而形成在焊垫PD上的凸点BP是为了将半导体芯片CP的焊垫PD与基板CB的端子TE之间电连接而形成的。
接着，参照图5说明端子TE的层构造。
端子TE具有由铜箔构成的铜(Cu)层TE1，作为主体即导电层(芯金属层)。铜层TE1的上表面TE1a经由粘结层SE与基材BS的下表面BSb粘结。此外，在铜层TE1的下表面TE1b上，形成有镀层(镀膜)TE2。在此，铜层TE的上表面TE1a和下表面TE1b是彼此相反一侧的主面，与基材BS相对的一侧(即与基材BS粘结的一侧)的主面为上表面TE1a，与上表面TE1a相反一侧的主面为下表面TE1b。铜层TE1的厚度例如可以设为30μm左右。
镀层TE2例如由形成在铜层TE1的下表面TE1b上的镍(Ni)层TE21(即镍镀层)和该镍层TE21上的金(Au)层TE22(即镀金层)的层叠膜构成。在这种情况下，镀层TE2的最表面为金层TE22。此外，在本实施方式1中，构成镀层TE2的镍层TE21比构成镀层TE2的金层TE22厚，例如镍层TE21的厚度为4μm左右，金层TE22的厚度为0.1μm左右。
在从基材BS的贯通孔SH露出的部分的铜层TE1的上表面TE1a上，形成有镀层(镀膜)TE3。镀层TE3例如由形成在铜层TE1的上表面TE1a上的镍(Ni)层TE31(即镍镀层)和该镍层TE31上的金(Au)层TE32(即镀金层)的层叠膜构成。在这种情况下，镀层TE3的最表面为金层TE32。此外，在本实施方式1中，构成镀层TE3的镍层TE31比构成镀层TE3的金层TE32厚，例如镍层TE31的厚度为6μm左右，金层TE32的厚度为0.3μm左右。
镀层TE2和镀层TE3若通过相同工序形成，则容易制造基板CB，在这种情况下，镀层TE2和镀层TE3为相同的膜结构。
镀层TE2形成在铜层TE1的下表面TE1b整体上。即，铜层TE1的下表面TE1b整体被镀层TE2覆盖。另一方面，镀层TE3不是形成在铜层TE1的上表面TE1a整体上，而是形成在铜层TE1的上表面TE1a中贯通孔SH内的铜层TE1的上表面TE1a上。即，在铜层TE1的上表面TE1a中与基材BS的贯通孔SH在俯视时重合的区域，形成有镀层TE3，在除了与基材BS的贯通孔SH在俯视时重合的部分以外(即经由粘结层SE与基材BS的下表面BSb粘结的区域)，没有形成镀层TE3。即，镀层TE3在铜层TE1的上表面TE1a上选择性地形成在与贯通孔SH在俯视时重合的区域。因此，没有形成镀层TE3的区域的铜层TE1的上表面TE1a与粘结层SE相接处，并经由该粘结层SE与基材BS的下表面BS1b粘结。即，铜层TE1的上表面TE1a在贯通孔SH以外经由粘结层SE与基材BS的下表面BS1b粘结，在贯通孔SH内被镀层TE3覆盖。
这样通过由比铜(Cu)难以氧化的金属构成的镀层TE2、TE3覆盖铜层TE1的表面，由此能够防止端子TE的露出面氧化。
此外，通过将镀层TE3的最表面设为金(Au)层TE32，容易将导线BW等导电性连接部件切实地连接在端子TE的露出面EX上。此外，通过将镀层TE2的最表面设为金(Au)层TE22，能够提高将半导体装置PKG的端子TE与未图示的外部设备接触时的电特性。
这样端子TE由铜层TE1、形成在铜层TE1的下表面TE1b上的镀层TE2、以及形成在贯通孔SH内的铜层TE1的上表面TE1a上的镀层TE3形成。
接着，说明基板CB的下表面CBb上的多个端子TE的配置例。
即，基材BS(基板CB)具有彼此相对的边SD1及边SD2、以及与边SD1、SD2交叉且彼此相对的边SD3及边SD4。图2表示在基板CB的下表面CBb上形成有8个端子(VCC、NC1、GND、NC2、RST、CLK、I/O、NC3)作为多个端子TE的情况。具体地说，在由边SD1和边SD3规定的角落部CN1，形成有多个端子TE中供给电源电位的电源电位端子VCC。此外，在由边SD1和边SD4规定的角落部CN2，形成有多个端子TE中的预备端子NC1。此外，在由边SD2和边SD3规定的角落部CN3，形成有多个端子TE中供给基准电位的基准电位端子GND。此外，在由边SD2和边SD4规定的角落部CN4，形成有多个端子TE中的预备端子NC2。此外，在电源电位端子VCC与预备端子NC1之间，形成有多个端子TE中供给复位信号(电流)的复位端子RST、以及供给时钟信号(电流)的时钟端子CLK。另外，在电源电位端子VCC与预备端子NC1之间，在靠近角落部CN1的一侧(即靠近电源电位端子VCC的一侧)形成有复位端子RST，在靠近角落部CN2的一侧(即复位端子RST与预备端子NC1之间)形成有时钟端子CLK。此外，在基准电位端子GND与预备端子NC2之间，形成有多个端子TE中输入输出数据信号(电流)的数据端子I/O、以及预备端子NC3。另外，在基准电位端子GND与预备端子NC2之间，在靠近角落部CN4的一侧(即靠近预备端子NC2的一侧)形成有数据端子I/O，在靠近角落部CN3的一侧(即基准电位端子GND与数据端子I/O之间)形成有预备端子NC3。
此外，多个端子TE(除了基准电位端子GND以外)各种的平面形状例如可以设为端子矩形(四边形)，但是与基材BS的角落部CN1、CN2、CN3、CN4具有圆度(成为圆弧状)的情况对应地，构成端子TE的平面形状的矩形(四边形)也可以在角落部CN1、CN2、CN3、CN4的位置具有圆度(设为圆弧状)。
此外，沿着基材BS的4个边SD1、SD2、SD3、SD4中的相对的2个边SD1、SD2配置有多个端子TE，在图2的情况下，沿着边SD1配置有4个端子(VCC、RST、CLK、NC1)，沿着边SD2配置有4个端子(GND、NC3、I/O、NC2)。通过这样沿着4个边SD1、SD2、SD3、SD4中相对的2个边分别配置多个端子TE，不变更端子TE的布局就能够应对半导体芯片CP的平面尺寸的变更(例如大型化)。
另外，在图2中，在基材BS的下表面BSb，配置在角落部CN3的基准电位端子GND是与在端子VCC、RST、CLK、NC1与端子NC3、I/O、NC2之间沿着边SD1(或边SD2)延伸的延伸部一体形成的形状。然而，端子形状不限于此，例如也可以将基准电位端子GND的平面形状设为与电源电位端子VCC对称的形状。
接着，具体说明半导体装置PKG的密封体MR。
在半导体装置PKG中，在基板CB的上表面CBa上，形成有对半导体芯片CP及多个导线BW进行密封的密封体(密封树脂、密封部、密封树脂部)MR(参照图3～图5)。密封体MR在基板CB的上表面CBa上形成为覆盖半导体芯片CP及多个导线BW。通过密封体MR，能够密封并保护半导体芯片CP、以及将该半导体芯片CP的多个焊垫PD与多个端子TE电连接的导电性连接部件(在此为多个导线BW)。密封体MR例如由环氧树脂等树脂材料(例如热固化型树脂材料)构成，也可以含有填料(二氧化硅等)。
密封体MR还形成在贯通孔SH内。即，在俯视时，密封体MR形成为内包贯通孔SH，贯通孔SH被密封体MR的一部分填充。因此，在贯通孔SH中，从基材BS露出的端子TE的露出面EX被密封体MR覆盖并密封。由此，导线BW等导电性连接部件与端子TE的露出面EX的接合部被密封体MR密封。
这样，密封体MR对基材BS的贯通孔SH的内部(从而端子TE的露出面EX)、半导体芯片CP、及将多个焊垫PD与多个端子TE电连接的导电性连接部件(在此为多个导线BW)进行密封。
此外，密封体MR不是覆盖基板CB的上表面CBa整体，基板CB的上表面CBa的周缘部不被密封体MR覆盖而是露出。由此，能够将基板CB的上表面CBa的周缘部粘结在后述的卡主体2的凹部3a的底面3c上。
此外，在将半导体装置PKG容纳在后述的卡主体2的凹部3内的情况下，密封体MR的厚度需要设为能够向该凹部3内容纳半导体装置PKG的厚度。
<关于IC卡的构造>
接着，说明组装有上述半导体装置PKG的IC(Integrated Circuit：集成电路)卡。
图8及图9是本实施方式的IC卡1的俯视图，图8表示IC卡1的表面侧的俯视图，图9表示IC卡1的背面侧的俯视图。此外，图10是IC卡1的部分放大剖视图，大致对应于图8的A2-A2线上的剖视图。
图8～图10所示的IC卡1是在卡主体2中组装有上述半导体装置PKG的卡。即，IC卡1是内置有上述半导体装置PKG的IC卡。通过在卡主体2内组装半导体装置PKG，例如能够在IC卡1的半导体装置PKG(的半导体芯片CP)中存储信息，从而能够在IC卡1中存储信息。能够将IC卡中的半导体装置PKG的上述端子TE用作IC卡1的外部端子(外部连接用端子)，通过使该端子TE与未图示的外部设备的接口(例如外部设备的外部端子)接触，能够在IC卡1(的半导体装置PKG)与外部之间进行数据通信。
如图8及图9所示，卡主体2的平面形状例如为大致矩形(四边形)，但也可以设为去掉了矩形的角部的形状或矩形的角部具有圆度(将角部设为圆弧状)的形状。通过设为矩形的角部具有圆度的形状，能够容易操作IC卡1。
由于卡主体2构成IC卡1的外形，因此IC卡1的平面形状与卡主体2的平面形状相同。卡主体2例如由塑料等树脂构成。若用塑料等树脂形成卡主体2，则容易操作IC卡1，此外制作卡主体2时的加工也变得容易。若列举卡主体2的尺寸的一例，则平面形状是长边的长度为约84.6mm、短边的长度为约54mm的大致长方形(4个角部成圆弧形状的长方形)，厚度为约750μm。
如图8～图10所示，卡主体2具有彼此位于相反侧的2个主面即表面2a和背面2b，在卡主体2的表面2a侧，形成有用于容纳半导体装置PKG的凹部(凹陷部)3。凹部3形成在卡主体2的表面2a侧，但不贯通卡主体2。半导体装置PKG经由粘结材料(粘结层、粘结片)4粘结固定在卡主体2的表面2a侧所形成的凹部3内。
凹部3具有与半导体装置PKG的平面形状大致相同或稍大的平面形状及尺寸，以正好能够容纳半导体装置PKG。因此，若半导体装置PKG的平面形状(与基板CB的平面形状大致对应)是矩形的角部具有圆度的形状，则凹部3的平面形状也可以设为矩形的角部具有圆度的形状。
具体地说，在卡主体2的表面2a上，在俯视(在与卡主体2的表面2a大致平行的平面上观察的情况)时，形成有成大致四边形的凹部(凹陷部)3a、以及形成在凹部3a内且比凹部3a更深地形成的凹部(凹陷部)3b，由这些凹部3a和凹部3b构成凹部3。即，在俯视(在与卡主体2的表面2a大致平行的平面上观察的情况)时，凹部3b内包于凹部3a。此外，凹部3b的深度比凹部3a的深度深。因此，在比凹部3b的底面3d浅的位置有凹部3a的底面3c，在凹部3b的底面3d与凹部3a的底面3c之间介设有凹部3b的侧壁3f，在凹部3a的底面3c与卡主体2的表面2a之间介设有凹部3a的侧壁3e。
由凹部3a和比凹部3a深的凹部3b形成用于容纳半导体装置PKG的凹部3是为了能够将基板CB的上表面CBa上所形成的密封体MR容纳到凹部3b中，并且将半导体装置PKG的基板CB的上表面CBa中没有形成密封体MR的区域(即基板CB的上表面CBa中的外周区域)粘结在凹部3a的底面3c上。
并且，形成为片状的粘结材料4的一个面与半导体装置PKG的基板CB的上表面CBa粘结，另一个面与凹部3a的底面3c粘结。即，半导体装置PKG的基板CB的上表面CBa中与凹部3a的底面3c在俯视时重合的部分经由粘结材料4与凹部3a的底面3c粘结。由此，能够将半导体装置PKG容纳在凹部3中并固定于卡主体2。
另一方面，凹部3b的底面3d与半导体装置PKG的上表面(即密封体MR的上表面MRa)没有通过粘结材料等粘结，在凹部3b的底面3d与半导体装置PKG的上表面(即密封体MR的上表面MRa)之间，形成有中空空间5。即，在容纳于凹部3的半导体装置PKG中，密封体MR虽然容纳在凹部3a内，但半导体装置PKG的密封体MR与凹部3b的底面3d没有粘结，而是在中间形成有中空空间5。这样，通过在凹部3b的底面3d与半导体装置PKG之间设置中空空间5，即使在卡主体2因外力等发生了变形的情况下，也能够抑制或防止因变形而产生的应力直接传递到半导体装置PKG的密封体MR。因此，能够抑制或防止因外力等引起的应力导致密封体MR破损。
从凹部3b的底面3d到卡主体2的背面2b为止的距离(即凹部3b的底面3d处的卡主体2的厚度)例如可以设为100μm左右，中空空间5的厚度(从即密封体MR的上表面Mra到凹部3b的底面3d为止的距离)例如可以设为50μm左右。
此外，卡主体2上的凹部3的位置即IC卡1内的半导体装置PKG的配置如图8所示比连结相对的长边(卡主体2的长边)的中心的中心线靠一个短边(卡主体2的短边)而配置。另外，IC卡1内的半导体装置PKG的配置例如通过ISO(International Organization for Standardization：国际标准化组织)等作为外部端子的位置而被标准化。
这样，IC卡1是在卡主体2的表面2a上所形成的凹部3内埋如并固定半导体装置PKG的构造，如图8所示，半导体装置PKG上所形成的多个端子TE在卡主体2的表面2a上从卡主体2露出。因此，通过使该多个端子TE与未图示的外部设备的端子等接触，能够与外部设备进行数据通信。即，IC卡1能够通过使端子TE接触的接触方式，进行与外部的数据通信。
作为在卡中存储信息并通过外部设备读取信息的技术，还有在卡上设置磁性体的带，并在该磁性体中存储信息的磁条卡技术。然而，IC卡技术与磁条卡技术相比，存储容量大。此外，通过对数据加密，能够抑制伪造，因此能够在例如借记卡及信用卡等广泛的用途上适用IC卡技术。
另外，IC卡的数据通信方式除了像本实施方式那样使半导体装置PKG的外部端子与外部设备接触而通信的接触型以外，还有在半导体装置内形成天线端子，并经由该天线端子进行通信的非接触型、以及将它们并用的复合型。在本实施方式中，作为它们的代表例，以如图8所示在卡主体2的表面2a上露出半导体装置PKG的多个端子TE的接触型的IC卡1为例子进行说明。
<关于半导体装置的制造工序>
接着，说明本实施方式的半导体装置PKG的制造工序。
图11及图12是表示本实施方式的半导体装置PKG的制造工序的制造工艺流程图。在图12中表示将图11的工艺流程中的步骤S1详细化的工艺流程。即，图11的步骤S1由图12的步骤S1a～S1i构成。
图13～图44是本实施方式的半导体装置PKG的制造工序的说明图，表示俯视图或剖视图。在图13～图44中，图13～图25、图29、图32、图35～图40、图43及图44是剖视图，图26～图28、图30、图31、图33、图34、图41及图42是俯视图。
在制造半导体装置PKG时，首先准备(制造)基板10(图11的步骤S1)。此外，准备(制造)半导体芯片CP(图11的步骤S2)。
既可以先通过步骤S1准备基板10之后通过步骤S2准备半导体芯片CP，或也可以先通过步骤S2准备半导体芯片CP之后通过步骤S1准备基板10。或也可以同时进行步骤S1的基板10的准备和步骤S2的半导体芯片CP的准备。
基板10成为上述基板CB的母体，基板10在后述的步骤S6的单片化工序中被切断成上述基板CB。
步骤S1的基板10的准备工序由图12的步骤S1a～S1i构成。以下，存在图13～图25具体说明图12的步骤S1a～S1i。图13～图25是表示基板10的制造工序的剖视图。
首先，如图13所示，准备绝缘性的基材(基材层、基板、基底膜、带基材)11(图12的步骤S1a)。
基材11相当于上述基材BS。基材11具有彼此位于相反侧的2个主面即主面11a和主面11b。基材11的主面11a之后成为上述基材BS的下表面BSb，基材11的主面11b之后成为上述基材BS的上表面BSa。
基材11是成为基板10的基底的绝缘层，例如是玻璃环氧类的树脂基板(树脂基材)。例如，可以将在玻璃纤维中含浸有环氧类的树脂的玻璃环氧基板(玻璃环氧基材)用作基材11。此外，基材BS的厚度薄，基材11具有挠性。基材11的厚度例如可以设为110μm左右。
接着，如图14所示，在基材11的一个主面11a上形成粘结材料层12(图12的步骤S1b)。粘结材料层12相当于上述粘结层SE。粘结材料层12例如由改性环氧树脂等构成。此外，粘结材料层12的厚度例如可以设为20μm左右。
接着，如图15所示，在基材11上形成贯通孔SH(图12的步骤S1c)。
贯通孔SH从基材11的一个主面(主面11a、11b中的一个)贯通到另一个主面(主面11a、11b中的另一个)。贯通孔SH将基材11和粘结材料层12都贯通。贯通孔SH例如能够通过冲压加工(冲孔)形成，但也能够使用其他形成法。此外，在步骤S1c中，在基材11上不仅可以形成贯通孔SH，也可以形成后述的齿孔20c。
接着，如图16所示，在基材11的主面11a上经由粘结材料层12粘贴铜箔(铜层)13(图12的步骤S1d)。
铜箔13形成为薄的片状，其厚度例如可以设为30μm左右。
铜箔13相当于上述铜层TE1。铜箔13具有与基材11粘结的一侧的主面即主面13a、以及与主面13a相反一侧的主面即主面13b，铜箔13的主面13a经由粘结材料层12与基材11的主面11a粘结。铜箔13的主面13a之后成为上述铜层TE1的上表面TE1a，铜箔13的主面13b之后成为上述铜层TE1的下表面TE1b。
若从基材11的主面11b侧观察，则铜箔13从贯通孔SH露出。即，铜箔13的主面13a中与贯通孔SH在俯视时重合的区域没有被铜箔13覆盖，而是从铜箔13露出，铜箔13的主面13a中经由粘结材料层12与基材11的主面11a粘结的区域被粘结材料层12及基材11覆盖，因此成为不露出的状态。
为了提高与基材11的紧贴性，铜箔13的主面13a被粗糙化为预定的表面粗糙度，该粗糙化的主面13a经由粘结材料层12与基材11的主面11a粘结。铜箔13的主面13b既可以被粗糙化，或也可以被粗糙化。在铜箔13的主面13b和铜箔13的主面13a被同样粗糙化的情况下，容易将铜箔13粗糙化。
接着，如图17所示，在铜箔13的主面13b上形成光致抗蚀层(光致抗蚀膜)14(图12的步骤S1e)。
在步骤S1e中，例如可以通过将片状的光致抗蚀膜粘贴在铜箔13的主面13b上，形成由所粘贴的光致抗蚀膜构成的光致抗蚀层14。作为所粘贴的光致抗蚀膜，例如可以使用光致抗蚀干膜。
进行到步骤S1e时，成为在基材11的主面11a上按接近基材11的顺序层叠有粘结材料层12、铜箔13及光致抗蚀层的状态。
接着，对光致抗蚀层14进行曝光处理和显影处理，从而将光致抗蚀层14图案化(图12的步骤S1f)。
该步骤S1f例如可以如下进行。即，首先，如图18所示，在光致抗蚀层14上形成或配置曝光用的掩模15，之后将该掩模15用作遮光掩模来对光致抗蚀层14进行曝光。之后，从光致抗蚀层14上去除掩模15，之后对光致抗蚀层14进行显影处理。由此，如图19所示，能够将光致抗蚀层14图案化。另外，图18的情况图示了将负型的光致抗蚀剂(曝光部分保留的光致抗蚀剂)用作光致抗蚀层14的情况的掩模15，但也可以将正型的光致抗蚀剂(曝光部分被去除的光致抗蚀剂)用作光致抗蚀层14。
接着，如图20所示，将光致抗蚀层14作为蚀刻掩模，对铜箔13进行蚀刻来图案化(图12的步骤S1g)。由此，铜箔13被图案化为预定的图案(平面形状)。图案化的铜箔13成为上述端子TE的铜层TE1。步骤S1g的蚀刻之后，如图21所示，去除光致抗蚀层14。
在步骤S1g中，铜箔13通过蚀刻被图案化成端子TE1的图案(平面形状)。若在步骤S1f中将光致抗蚀层14图案化成上述端子TE的图案，则由于在步骤S1g中铜箔13被图案化成与作为蚀刻掩模发挥功能的光致抗蚀层14相同的图案，因此能够将铜箔13图案化成上述端子TE的图案。
此外，在步骤S1g中，将铜箔13的主面13b上所形成的光致抗蚀层14用作蚀刻掩模来对铜箔13进行蚀刻，因此能够防止从贯通孔SH露出的铜箔13的主面13a被蚀刻。
此外，在步骤S1g中，在通过蚀刻去除了铜箔13的区域，将铜箔13粘结固定的粘结材料层12也被去除，露出基材11的主面11a。另外，根据情况，也存在在去除了铜箔13的区域残留有粘结材料层12的情况。
接着，蚀刻从基材11的贯通孔SH露出的铜箔13的主面13a(图12的步骤S1h)。
图22及图23表示图21中用虚线包围的区域RG4的放大图，图22表示刚要进行步骤S1h的蚀刻之前的状态，图23表示进行了步骤S1h的蚀刻之后的状态。
步骤S1h的蚀刻是为了将从基材11的贯通孔SH露出的铜箔13的主面13a平坦化而进行的平坦化处理。该平坦化处理是为了提高之后在上述端子TE的露出面EX上连接导电性连接部件(例如导线)时的连接性而进行的。
在步骤S1h中，防止从基材11的贯通孔SH露出的铜箔13被过多地蚀刻而在贯通孔SH的底部在铜箔13上开设孔。因此，优选的是，步骤S1h的蚀刻设为软蚀刻(轻的蚀刻处理)。由此，仅蚀刻从基材11的贯通孔SH露出的铜箔13的主面13a的表层部，能够提高从基材11的贯通孔SH露出的铜箔13的主面13a的平坦性。此外，步骤S1h的蚀刻优选为湿法蚀刻，由此能够更切实地进行作为平坦化处理的蚀刻。
若在步骤S1h中进行湿法蚀刻，则从基材11的贯通孔SH露出的铜箔13的主面13a被蚀刻，从而平坦性提高，但铜箔13的主面13b也被蚀刻，从而平坦性提高。然而，在步骤S1h中即使进行湿法蚀刻，铜箔13的主面13a中经由粘结材料层12与基材11的主面11a粘结的区域(即从贯通孔SH露出的部分以外的铜箔13的主面13a)由于不会暴露于蚀刻液，因此也不被蚀刻，平坦性也不变化。
即，铜箔13中的露出的区域(即铜箔13的主面13a中从贯通孔SH露出的区域和铜箔13的主面13b整体)通过步骤S1h的湿法蚀刻被蚀刻，从而平坦性提高(即表面粗糙度减小)。而铜箔13中没有露出的区域(即铜箔13的主面13a中经由粘结材料层12与基材11的主面11a粘结的区域)在步骤S1h中不被蚀刻，平坦性不变化(即表面粗糙度不变)。
如图22所示，在进行步骤S1h的蚀刻之前，就铜箔13的主面13a的平坦性而言，无论是从贯通孔SH露出的区域，还是经由粘结材料层12与基材11的主面11a粘结的区域，都具有大致相同的平坦性。即，在进行步骤S1h的蚀刻之前的阶段，铜箔13的主面13a的表面粗糙度在从贯通孔SH露出的区域和经由粘结材料层12与基材11的主面11a粘结的区域大致相同。然而，若进行步骤S1h的蚀刻，则如图23所示，铜箔13的主面13a的平坦性在从贯通孔SH露出的区域的平坦性比经由粘结材料层12与基材11的主面11a粘结的区域的平坦性高。即，若进行步骤S1h的蚀刻，则铜箔13的主面13a的表面粗糙度在从贯通孔SH露出的区域比经由粘结材料层12与基材11的主面11a粘结的区域小。即，若进行步骤S1h的蚀刻，则铜箔13的主面13a中的从贯通孔SH露出的区域的表面粗糙度比铜箔13的主面13a中的经由粘结材料层12与基材11的主面11a粘结的区域的表面粗糙度小。
接着，如图24及图25所示，在铜箔13的露出面上形成镀膜16、17(图12的步骤S1i)。另外，图25表示图24中用虚线包围的区域RG4的放大图。因此，图22、图23及图25表示同一区域RG4的不同工序阶段。
镀膜16相当于上述镀层TE2，镀膜17相当于上述镀层TE3。镀膜16(对应于上述镀层TE2)形成在铜箔13(对应于上述铜层TE1)的主面13b(对应于上述下表面TE1b)整体，镀膜17(对应于上述镀层TE3)形成在从贯通孔SH露出的铜箔13(对应于上述铜层TE1)的主面13a(对应于上述上表面TE1a)上。镀膜16、17分别例如可以设为镍镀膜17a和该镍镀膜17a上的镀金膜17b的层叠膜，在这种情况下，镀金膜成为最表面膜。
更优选的是，镀膜16和镀膜17通过同一工序(相同的镀膜工序)形成，由此能够容易制造基板10。在通过通过同一工序(相同的镀膜工序)形成镀膜16和镀膜17的情况下，镀膜16和镀膜17成为相同的膜结构。
在步骤S1i中，镀膜16、17例如可以通过电解镀法形成。另外，在进行电解镀的情况下，需要供电的供电线，在形成镀膜16之后切断供电线，由此能够形成分别独立形成的多个端子TE。
由在步骤S1g中被图案化的铜箔13和在步骤S1i中形成的镀膜16、17形成上述端子TE。即，由在步骤S1g中被图案化的铜箔13形成铜层TE1，由在步骤S1i中形成的镀膜16、17形成镀层TE2、TE3，由此形成端子TE。即，通过由被图案化的铜箔13构成的铜层TE1、由镀膜16构成的镀层TE2、以及由镀膜17构成的镀层TE3形成端子TE。
由此(通过步骤S1a～S1i)能够制造基板10。
通过步骤S1a～S1i制造的基板10(即通过步骤S1准备的基板10)示于图26～图29。
图26是表示基板10的上表面10a侧的俯视图，图27是表示基板10的下表面10b侧的俯视图，图28是将图26的一部分放大的部分放大俯视图，图29是基板10的剖视图。图28放大表示图26所示的基板10所具备的多个设备区域20a中的1个设备区域20a。另外，在图28中，为了容易理解各部件的平面位置关系，用虚线表示基板10的下表面10b上所形成的端子TE的外形位置。此外，图29与图28的A3-A3线处的剖视图大致对应。
通过步骤S1准备的基板10如图26～图29所示包括具有主面(下表面、背面)11a及与主面11a相反一侧的主面(上表面、表面)14b的基材(带基材)11、在基材11的主面11a上经由上述粘结材料层12(图29中省略图示)粘结固定的多个端子TE、形成在基材11上的贯通孔SH。贯通孔SH对各端子TE形成，在各端子TE上与该端子在俯视时重合的位置形成有贯通孔SH。
贯通孔SH形成为从基材11的一个主面(主面11a、11b中的一个)到另一个主面(主面11a、11b中的另一个)贯通基材11，不贯通端子TE，若观察基材11的主面11b，则从贯通孔SH露出端子TE的一部分(即露出面EX)。即，在各贯通孔SH中，端子TE的一部分(即露出面EX)没有被基材11覆盖，而是从基材11露出。如上所述，将端子TE中从贯通孔SH露出的部分(面)称为露出面EX。露出面EX由上述镀层TE3(镀膜17)的表面形成。
此外，如图26及图27所示，基板10在俯视时在框部20b的内侧具备多个设备区域20a。具体地说，在基板10上，多个设备区域20a被阵列状(行列状)配置。在图26及图27中，作为一例，表示在基板10上配置成2行×6列的12个设备区域20a，但设备区域20a的排列不限于此，可以进行各种变更。即，基板10是具有多个设备区域20a的所谓的多片基板。
在基板10的框部20b上，沿着基板10的长边方向(延伸方向)例如以一定间隔形成有用于在组装半导体装置PKG的工序中对形成为带状的基板10(基材11)连续实施加工的多个齿孔(输送孔、贯通孔)20c。齿孔20c在基材11的相对的2个长边的附近沿着该长边形成为贯通基材11。
各设备区域20a相当于上述基板CB，基板10在后述的步骤S6的单片化工序中被切断，从而各设备区域20a成为上述基板CB。
此外，在基板10的下表面10b侧，在多个设备区域20a上分别形成有多个端子TE。关于各设备区域20a上的端子TE的配置，与上述基板CB上的端子TE的配置相同，因此在此省略其反复说明。另外，基板10具有与上述基板CB的上表面CBa对应的主面即上表面(芯片搭载面)10a、以及与上述基板CB的下表面CBb对应的主面即下表面(端子面、端子形成面)10b，上表面10a和下表面10b是彼此相反侧的主面。基板10的上表面10a与基材11的主面11b为同一面。
此外，在步骤S2中准备半导体芯片CP，例如在由单晶硅等构成的半导体基板(半导体晶片)的主面上形成各种半导体元件或半导体集成电路等之后，通过切割等将半导体基板分离为各半导体芯片，由此能够制造半导体芯片CP。另外，上述凸点BP可以在切割半导体基板(半导体晶片)之前预先形成，但由于能够使用过于导线接合工序相同的装置来形成，因此在本实施方式中，说明在后述的导线接合工序中形成的情况。
此外，在此说明了通过由上述步骤S1a～S1i制造基板10来在步骤S1中准备基板10的情况。作为其他方式，也可以在步骤S1中准备已制造的基板10(图26～图29所示的基板10)。
在步骤S1、S2中准备基板10和半导体芯片CP之后，如图30～图32所示，进行芯片接合工序，从而在基板CB的上表面10a的多个设备区域20a上分别搭载半导体芯片CP(图11的步骤S3)。
图30～图32分别对应于上述图26、图28及图29。图30表示示出基板10的上表面10a侧的俯视图，图31表示将图30的一部分(1个设备区域20a)放大后的部分放大俯视图，图32是图31的A3-A3线的位置处的剖视图(与上述图29相同位置处的剖视图)，都表示进行了步骤S3的芯片接合工序之后的状态。另外，与上述图28同样，在图31中也用虚线表示基板10的下表面10b上所形成的端子TE的外形位置。
在步骤S3中，半导体芯片CP的背面CPb以与基板10的上表面10a(基材11的主面11b)相对的方式，经由作为接合材的粘结材DB，搭载在基板10的各设备区域20a的上表面10a上(仰面安装)。此外，如图31所示，半导体芯片CP在设备区域20a的中央部上被配置成半导体芯片CP的平面形状的各边沿着设备区域20a的各边。
在步骤S3中，例如经由环氧类的热固化性树脂等粘结材DB在基板CB上搭载半导体芯片CP。在将具有流动性的浆糊材料用作粘结材DB的情况下，首先在基板CB的上表面CBa上的搭载半导体芯片CP的预定区域涂布浆糊状的粘结材DB之后，将半导体芯片CP的背面CPb经由粘结材DB搭载在基板10的上表面10a上，之后使粘结材DB固化(例如通过热处理来固化)。由此，浆糊状的粘结材DB被固化，半导体芯片CP通过固化的粘结材DB接合在基板CB上而被固定。
另外，在此说明了使用由热固化性树脂构成的浆糊材料作为粘结材DB的情况，但可以适用各种变形例。例如，也可以不使用浆糊材料，而是将双面具有粘结层的带材(膜材)作为粘结材DB预先粘贴在半导体芯片CP的背面CPb上，并经由该带材(粘结材DB)将半导体芯片CP搭载在基板10的设备区域20a的上表面10a上。
接着，如图33～图35所示，进行导线接合工序，在基板CB的多个设备区域20a的每一个上，将搭载在该设备区域20a上的半导体芯片CP的多个焊垫PD与搭载有该半导体芯片CP的设备区域20a的多个端子TE的露出面EX经由多个导线BW分别电连接(图11的步骤S4)。
图33～图35分别对应于上述图30～图32。图33表示示出基板10的上表面10a侧的俯视图，图34表示将图33的一部分(1个设备区域20a)放大后的部分放大俯视图，图35是图34的A3-A3线的位置处的剖视图(与上述图32相同位置处的剖视图)，都表示进行步骤S4的导线接合工序之后的状态。另外，与上述图31同样，在图34中也用虚线表示基板10的下表面10b上所形成的端子TE的外形位置。
以下，具体说明该步骤S4的导线接合工序。
在步骤S4中，在将基板10上的某个设备区域20a上所搭载的半导体芯片CP的多个焊垫PD与该设备区域20a的多个端子TE的露出面EX用导线BW连接之前，在该半导体芯片CP的焊垫PD的表面上形成凸点BP，在该设备区域20a的多个端子TE的露出面EX上形成凸点SB。凸点BP、SB可以应用导线接合技术来形成。
凸点SB例如可以如下形成。图36～图38是说明形成凸点SB的方法的说明图。
首先，如图36所示，将从导线接合装置的毛细管25的末端突出的导线26的一部分放电。由此，在导线26的末端(端部)形成球部(球状的电极)26a。即，通过焊炬在导线26的末端(端部)形成球部26a。之后，如图37所示，将形成在导线26的末端(端部)的球部26a连接(接合)在从基板10的贯通孔SH露出的端子TE的露出面EX上。此时，在通过配置于毛细管25上方的夹持器25a夹持并固定导线26的状态下，通过毛细管25的末端对球部26a施加负荷。即，通过毛细管25将球部26a按压并接合在端子TE的露出面EX上。进一步，通过对毛细管25施加超声波，能够进一步将球部26a和端子TE(的露出面EX)牢固地接合。到此为止与通过所谓逆向接合方式进行导线接合的情况下的对第1接合侧(端子TE侧)进行的工序相同。在形成凸点SB的情况下，接着在毛细管25的末端切断图38所示的球部26a的上端，得到图38所示的凸点(凸块电极)SB。该凸点SB形成在端子TE的露出面EX上。凸点SB由接合在端子TE的露出面EX上而残留的球部26a构成，没有连接导线。
凸点BP也可以与凸点SB同样形成，凸点SB形成在从贯通孔SH露出的端子TE的露出面EX上，而凸点BP形成在焊垫PD的表面上。即，凸点SB和凸点BP所形成的底座不同，但形成法本身相同，因此在此省略凸点BP的形成法的详细说明。
此外，在形成凸点SB、BP时，也可以使用未图示的加热台(heatstage)等对基板10(包括端子TE)和半导体芯片CP(包括焊垫PD)进行加热，由此提高凸点SB、BP2与底座的接合强度。
在作为导线接合工序的对象的设备区域20a中，对该设备区域20a上所搭载的半导体芯片CP的多个焊垫PD分别形成凸点BP，对该设备区域20a上所形成的多个端子TE分别形成凸点SB。此时，既可以先形成凸点SB之后形成凸点BP，或也可以先形成凸点BP之后形成凸点SB，或也可以交替进行凸点SB的形成和凸点BP的形成。
这样，能够形成凸点SB、BP。
在形成凸点SB、BP之后，如图34及图35所示，将半导体芯片CP的多个焊垫PD和多个端子TE经由多个导线BW分别电连接。在本实施方式中，通过逆向接合方式连接导线BW。
参照图39及图40说明通过逆向接合方式形成导线BW的方法。图39及图40是说明逆向接合的方法的说明图。另外，在通过逆向接合方式形成导线BW的情况下，也如图36所示，在导线26的末端(端部)形成球部26a这一点与形成凸点SB的情况相同。
首先，如上述图36所示，在导线26的末端(端部)形成球部26a之后，如上述图37所示，将形成在导线26的末端(端部)的球部26a连接(接合)在从基板10的贯通孔SH露出的端子TE的露出面EX上。此时，在通过配置于毛细管25上方的夹持器25a夹持并固定导线26的状态下，通过毛细管25的末端对球部26a施加负荷。即，通过毛细管25将球部26a按压并接合在端子TE的露出面EX上。进一步，通过对毛细管25施加超声波，能够进一步将球部26a和端子TE(的露出面EX)牢固地接合。到此为止与形成凸点SB的工序相同。之后，在形成凸点SB的情况下，在毛细管25的末端切断球部26a的上端，而在形成导线BW的情况下，不切断球部26a的上端，接着进行如下工序。
即，如图39所示，松开夹持器25a(即成为放开夹持器25a从而不夹持导线26的状态)，一边送出导线26一边使毛细管25朝向端子TE的上方移动。并且，使毛细管25向上方移动某一程度(例如比半导体芯片CP的最表面的钝化膜PV的上表面高的位置)之后，朝向图40所示的第2接合侧即焊垫PD上所形成的凸点BP移动。并且，在导线26的一部分到达形成在焊垫PD上的凸点BP之后，再次用夹持器25a夹持导线26，通过毛细管25的末端将导线26的一部分(与形成了球部26a的端部不同的一部分)擦涂在成为第2接合侧的凸点BP的表面上(一边压溃一边断开)。由此，形成经由凸点BP连接在焊垫PD上的导线BW。导线BW的一个端部为球部26a(该球部26a对应于上述球部BL)，导线BW的另一个端部接合在凸点BP上，经由该凸点BP连接在焊垫PD上。即，导线BW经由与导线BW分别形成的凸点BP与焊垫PD电连接。
此外，在形成导线BW时，也可以使用未图示的加热台等对基板10(包括端子TE)和半导体芯片CP(包括焊垫PD)进行加热，由此提高导线BW的接合强度。
此外，在形成导线BW时，将形成在导线26的末端(端部)的球部26a接合在端子TE的露出面EX上，但避开凸点SB而接合在端子TE的露出面EX上。因此，导线BW的一个端部接合在焊垫PD上的凸点BP上，但导线BW的另一个端部不接合在端子TE的露出面EX上的凸点SB上。形成在焊垫PD的表面上的凸点BP是为了将导线BW连接在焊垫PD上而形成的，但形成在端子TE的露出面EX上的凸点SB不是为了将导线BW连接在端子TE上而形成的。凸点SB是作为用于提高之后形成的密封体MR与端子TE的露出面EX的紧贴性的固定单元而形成的。
如上所述进行步骤S4的导线接合工序。通过进行步骤S4的导线接合工序，得到基板10的各设备区域20a上所搭载的半导体芯片CP的多个焊垫PD与该设备区域20a上所形成的多个端子TE经由多个导线BW分别电连接、并且在各端子TE的露出面EX上形成有凸点SB的状态。
另外，在对某个端子TE的露出面进行凸点SB的形成和导线BW的连接的情况下，先进行哪一个都可以，但是更优选的是，在导线BW的连接之前进行凸点SB的形成。这是为了切实地防止在某个端子TE的露出面EX上形成凸点SB时，损伤连接在该端子TE的露出面EX上的导线BW。
在步骤S4的导线接合工序之后，进行树脂密封工序，如图41～图43所示，形成密封体MR(图11的步骤S5)。
图41～图43分别对应于上述图33～图35。图41表示示出基板10的上表面10a侧的俯视图，图42表示将图41的一部分(1个设备区域20a)放大的部分放大俯视图，图43是图42的A3-A3线的位置处的剖视图(与上述图35相同位置处的剖视图)，都表示进行步骤S5的树脂密封工序之后的状态。另外，与上述图34同样，在图42中，也用虚线表示形成在基板10的下表面10b上的端子TE的外形位置，并且密封在密封体MR内的部件也用虚线表示。
在步骤S5中，如图41～图43所示，用密封体(密封树脂)MR密封半导体芯片CP、多个导线BW及多个端子TE(具体为端子TE的露出面EX)。
以下，说明该步骤S5的树脂密封工序(密封体MR形成工序)。
一般情况下，作为密封半导体芯片等的方法，有所谓传递模塑方式，即，使热固化性树脂在加热室(加热部)中软化(塑化)，并将其压入到加热的成形模具的腔室内进行成形，之后使其加热固化。此外，作为其他方法，有所谓的灌封方式，即，将液状的树脂滴落到密封的区域之后，使其加热固化而形成密封树脂。通过传递模塑方式形成的树脂比通过灌封方式形成的树脂硬，从在施加了外力(尤其是点负荷)时保护半导体芯片CP免受外力破坏的观点考虑，优选传递模塑方式。因此，在本实施方式中，更优选采用传递模塑方式。
在采用了传递模塑方式的步骤S5的树脂密封工序中，首先，准备图44所示的成形模具30(模具准备工序)。图44是采用了传递模塑方式的树脂密封工序的说明图。
成形模具30包括具有下表面(模具面)31a及下表面31a上所形成的腔室(凹部、凹陷部)31b的上模具(模具)31、以及具有与该上模具31的下表面(模具面)31a相对的上表面(模具面)32a的下模具(模具)32。图44是放大剖视图，表示1个腔室31b，但实际上，上模具31的腔室31b形成于基板10的每个设备区域20a。各腔室31b例如具有4个角部被倒角的大致矩形(四边形)的平面形状。
此外，虽然省略图示，但是在上模具31上分别形成有向腔室31b供给密封用树脂的供给口即浇口部及配置在与浇口部不同的位置的通风口部。密封用树脂的供给方式例如可以适用从腔室31b的侧面供给密封用树脂的侧浇口方式，作为其他方式，还可以采用从腔室31b的顶面侧供给密封用树脂的顶浇口方式。
接着，在成形模具30的下模具32上配置基板10(基板配置工序)。在此，与下模具32组合的上模具31上所形成的腔室31b的面积(平面尺寸)比基板10的各设备区域20a的面积(平面尺寸)小，设备区域20a的周缘部在俯视时比腔室31b位于外侧。
接着，将上模具31和下模具32的距离拉近，如图44所示，用上模具31和下模具32夹持基板10并夹紧(夹紧工序)。由此，在形成密封体MR的预定区域的周围，上模具31(上模具31的下表面31a)与基板10的上表面10a紧贴。此外，下模具32(下模具32的上表面32a)与基板10的下表面10b紧贴。腔室31b由于面积(平面尺寸)比基板10的各设备区域20a小，因此设备区域20a中的上表面的一部分(比腔室31b靠外侧的区域)与上模具31的下表面31a紧贴。
接着，向腔室31b内供给密封用树脂(固化前的密封树脂)，并使其固化，从而形成密封体MR(密封体形成工序)。在该工序中，将未图示的加热部上所配置的树脂片加热软化，从成形模具30的浇口部(未图示)向腔室31b内供给密封用树脂。树脂片例如由热固化性树脂即环氧类的树脂构成，在比固化温度低的温度下，通过加热软化，具有流动性提高的特性。因此，例如，若通过未图示的柱塞推入软化的树脂片，则密封用树脂从形成在成形模具30上的浇口部(未图示)流入腔室31b内。腔室31b内的气体通过密封用树脂流入的压力从成形模具30的通风口部(未图示)排出，腔室31b内被密封用树脂填满。其结果，基板10的上表面10a侧所搭载的半导体芯片CP及多个导线BW被密封用树脂覆盖。此外，此时贯通孔SH内也填充有密封用树脂，因此基板10的端子TE(具体地说，从贯通孔SH露出的端子TE的露出面EX)也被密封用树脂覆盖。之后，加热成形模具30，从而将腔室31b内的密封用树脂加热并固化，形成由固化的密封用树脂构成的密封体MR。
接着，从成形模具30取出形成有多个密封体MR的基板10(基板取出工序)。在该工序中，将成形模具30的浇口部(未图示)内的固化有密封用树脂的浇口树脂(浇口内树脂)与腔室31b内的密封体MR分割(浇口切断)之后，将上模具31和下模具32脱离，从而取出基板10。
此外，在从成形模具30取出基板10之后，也可以再次加热密封体MR。在这种情况下，例如将从成形模具30取出的基板10传送到烘箱(未图示)，在烘箱内对基板10(形成有密封体MR的基板10)进行热处理，从而再次对密封体MR进行热处理。由此，将在成形模具30内被加热的密封用树脂(密封体MR)设为树脂中的固化成分的一半以上(例如约70％左右)固化的状态(称为临时固化的状态)，将临时固化的密封体MR在烘箱中再次加热，从而能够进行使全部固化成分固化的最终固化处理。在临时固化的状态下，不是树脂中的所有固化成分固化，而是一半以上的固化成分固化，在该时点，半导体芯片CP及导线BW虽然被密封，但是从密封体MR的强度的稳定性等观点考虑，优选使所有的固化成分完全固化，因此进行最终固化处理。通过这样分2次进行使密封用树脂固化的工序，能够立即对接下来向成形模具30传送的下一个基板10实施密封工序，因此能够提高制造效率。
从成形模具30取出基板10之后，不进行密封体MR的最终固化处理的情况下，可以通过在成形模具30内使密封用树脂充分固化(固化到与最终固化相同的程度)来形成密封体MR。
如上所述进行步骤S5的树脂密封工序(密封体MR形成工序)。
若进行步骤S5的树脂密封工序，则如图41～图43所示，以基板10的多个设备区域20a各自的表面的一部分(即基板10的上表面10a上的设备区域20a的周缘部)露出的方式，对半导体芯片CP及多个导线BW进行密封的密封体(密封树脂)MR形成在基板10的各设备区域20a上。
在步骤S5的树脂密封工序之后，进行单片化工序(图11的步骤S6)。
在步骤S6的单片化工序中，将上述图41所示的基板10沿着设备区域20a切断，分割多个设备区域20a。由此，得到半导体装置PKG。被单片化的各设备区域20a成为半导体装置PKG。此外，被单片化的各设备区域20a的基板10成为构成半导体装置PKG的基板CB。基板10的切断方法没有特别限定，例如可以使用未图示的冲头(切断刀)和冲模(支撑部件)，通过冲压加工来切断。
这样，通过步骤S1～S6制造出半导体装置PKG。
<关于IC卡的制造工序>
接着，说明本实施方式的IC卡1的制造工序。图45～图48是表示IC卡1的制造工序的剖视图。
在制造IC卡1时，首先准备卡主体2和半导体装置PKG。
既可以先准备卡主体2之后准备半导体装置PKG，或也可以先准备半导体装置PKG之后准备卡主体2。或也可以同时准备卡主体2和半导体装置PKG。
接着，如图45所示，在半导体装置PKG的基板CB的上表面CBa的外周部，粘贴片状的粘结用膜(粘结用带、粘结片)4a。粘结用膜4a相当于上述粘结材料4。粘结用膜4a例如可以使用热固化型的粘结膜(粘结片)等。
另外，在此说明了在被单片化的半导体装置PKG的基板CB的上表面CBa的外周部粘贴粘结用膜4a的情况。作为其他方式，也可以在进行上述步骤S5的树脂密封工序来形成密封体MR之后，且进行上述步骤S6的单片化工序之前，在基板CB的上表面CBa上粘贴粘结用膜4a之后，进行上述步骤S6的单片化工序。在任何情况下，都能够得到在半导体装置PKG的基板CB的上表面CBa的外周部粘贴了粘结用膜4a的状态。
粘结用膜4a不粘贴在密封体MR上，而是粘贴在半导体装置PKG的基板CB的上表面CBa的外周部(即没有形成密封体MR的区域的基板CB的上表面CBa)。
接着，如图46所示，在卡主体2的凹部3内配置(容纳)半导体装置PKG。
如上所述，在卡主体2的表面2a上形成有凹部3，该凹部3由凹部3a和在凹部3a内比凹部3a更深地形成的凹部3b形成。
在卡主体2的凹部3内配置半导体装置PKG时，以基板CB的上表面与卡主体2的表面2a相对的朝向，在卡主体2的凹部3内配置半导体装置PKG。由此，半导体装置PKG的基板CB的上表面CBa的外周部上所粘贴的粘结用膜4a配置在凹部3a的底面3c上，半导体装置PKG的密封体MR配置在凹部3b内。此时，半导体装置PKG的基板CB的上表面CBa的外周部上所粘贴的粘结用膜4a与凹部3a的底面3c接触，但半导体装置PKG的密封体MR不与凹部3b的底面3d接触，在凹部3b的底面3d与密封体MR的上表面MRa之间形成中空空间5a。
接着，将半导体装置PKG的基板CB的上表面CBa的外周部经由粘结用膜4a热压接在凹部3a的底面3c上。
此时，例如，如图47所示，用加热工具(加热用夹具)TL1等按压半导体装置PKG的基板CB的下表面CBb的外周部，从而将基板10经由粘结用膜4a向在凹部3a的底面3c按压，并且通过加热工具TL1经由基板10对粘结用膜4a进行加热。由此，粘结用膜4a软化后固化，半导体装置PKG的基板CB的上表面CBa的外周经由粘结用膜4a与凹部3a的底面3c粘结并固定。之后，将加热工具TL1从半导体装置PKG分离。这样，如图48所示，能够将半导体装置PKG容纳在凹部3中而固定于卡主体2。固化的粘结用膜4a成为上述粘结材料4。此外，凹部3b的底面3d与密封体MR的上表面MRa之间的中空空间5a成为上述中空空间5。
这样能够制造出IC卡1。
<分析>
接着，说明本申请实用新型人的分析。
例如，如上述专利文献1那样在由带构成的基材上搭载有半导体芯片的半导体装置即所谓COT封装中，经由形成在基材上的贯通孔，在形成于基材背面的端子的表面(从基材的贯通孔露出的面)上连接导电性部件(例如导线)，经由该导电性部件将端子和半导体芯片电连接，进一步用树脂密封半导体芯片和导电性部件。
在此，端子的面(与基材相对的面)中，与基材接触的部分为了提高与基材的紧贴性而实施了粗糙化处理。而与导电性部件连接的端子的表面为了提高与导电性部件的连接性而实施了平坦化处理。
此外，端子由导电性部件(金属)构成，而树脂(密封体)由绝缘性部件构成，各自的热膨胀系数存在差异。
因此，端子的表面与树脂(密封体)的紧贴性低，存在在端子的表面与树脂(密封体)之间产生剥离的可能性。若在端子的表面与树脂(密封体)之间产生剥离，则大的负荷(应力、损伤)施加到端子的表面上的导电性部件的接合部上，在该接合部处，电特性发生变化(还存在断线的情况)。这会导致半导体装置的可靠性下降。
另外，作为在接合部产生损伤的定时，主要有将半导体装置(COT封装)收纳到卡主体时(即IC卡的组装工序)和使用完成的产品(IC卡)时这两个。
<关于主要特征和效果>
本实施方式的半导体装置PKG包括具有贯通孔SH的绝缘性的基材BS、形成在基材BS的一个主面(下表面BSb)上且一部分从贯通孔SH露出的端子TE(外部端子)、以及搭载在基材BS的另一个主面(上表面BSa)上的半导体芯片CP。半导体芯片CP以与形成有焊垫PD的一侧相反一侧的背面CPb与基材BS的另一个主面(上表面BSa)相对的方式，搭载在基材BS的另一个主面(上表面BSa)上。此外，半导体装置PKG包括将端子TE中从基材BS的贯通孔SH露出的露出面EX与半导体芯片CP的焊垫PD电连接的导电性部件(即导电性连接部件，在此为导线BW)、以及密封体MR，密封体MR密封基材BS的贯通孔SH的内部、半导体芯片CP及导电性连接部件(导线BW)。并且，在基材BS的从贯通孔SH露出的端子TE的露出面EX中除了接合有导电性连接部件(导线BW)的接合部(接合区域)以外的区域(非接合部)，设置有固定单元。
该固定单元发挥提高密封体MR与端子TE(外部端子)的紧贴性的功能。即，与在端子TE的露出面EX上没有设置固定单元的情况相比，在端子TE的露出面EX上设置有固定单元的情况下，能够提高端子TE的露出面EX与密封体MR的紧贴性。
若密封体MR与端子TE的露出面EX的紧贴性低，则存在密封体MR从端子TE的露出面EX剥离的可能性，若密封体MR从端子TE的露出面EX剥离，则大的负荷(应力、损伤)施加到端子TE的露出面EX上的导电性连接部件(例如导线BW)的接合部。该负荷会导致在该接合部电特性发生变化，此外还存在导致断线(焊垫PD与端子TE之间的电连接被切断的现象)的情况。断线的情况下毋庸置疑，在电特性发生变化的情况下，也会导致焊垫PD与端子TE之间的电连接可靠性的降低、以及半导体装置的可靠性的降低。因此，为了提高焊垫PD与端子TE之间的电连接的可靠性，提高半导体装置的可靠性，尽可能不使密封体MR从端子TE的露出面EX剥离是重要的。
因此，在本实施方式中，在从基材BS的贯通孔SH露出的端子TE的露出面EX中除了接合导电性连接部件(导线BW)的接合部以外的区域设置固定单元，通过该固定单元，能够提高密封体MR与端子TE的露出面EX的紧贴性。由此，能够抑制或防止密封体MR从端子TE的露出面EX剥离，因此能够抑制或防止由于密封体MR剥离而引起负荷(应力、损伤)施加到端子TE的露出面EX上的导电性连接部件(例如导线BW)的接合部。因此，能够抑制或防止端子TE的露出面EX上的导电性连接部件(例如导线BW)的接合部的电特性发生变化或断线。因此，能够提高焊垫PD与端子TE的电连接的可靠性。因此，能够提高半导体装置的可靠性。此外，能够提高半导体装置的制造成品率。
将这样在从基材BS的贯通孔SH露出的端子TE的露出面EX上设置固定单元作为主要特征之一，在本实施方式中，作为该固定单元，使用凸点SB。另外，在后述的实施方式2中，作为该固定单元，使用凹部81，在后述的实施方式3中，作为该固定单元，使用粗糙化的区域71。即，在从基材BS的贯通孔SH露出的端子TE的露出面EX中除了接合导电性连接部件(例如导线BW)的接合部以外的区域设置固定单元的情况在本实施方式1和后述的实施方式2、3中共同，但固定单元的具体结构在本实施方式1、后述的实施方式2、后述的实施方式3中不同。
因此，本实施方式1和后述的实施方式2、3中共同的技术思想为，在从基材BS的贯通孔SH露出的端子TE的露出面EX中除了接合导电性连接部件(例如导线BW)的接合部以外的区域，设置固定单元。并且，将该固定单元具体化的方式为本实施方式1和后述的实施方式2、3。
固定单元发挥提高密封体MR与端子TE的紧贴性的功能，因此需要至少在形成密封体MR之前(即端子TE的露出面EX被密封体MR密封之前)，形成端子TE的露出面EX。
另外，在从基材BS的贯通孔SH露出的端子TE的露出面EX中除了接合导电性连接部件(例如导线BW)的接合部以外的区域设置固定单元意味着在端子TE的露出面EX中接合导电性连接部件(例如导线BW)的接合部不设置固定单元。这样做是为了防止，导电性连接部件(例如导线BW)相对于端子TE的露出面EX的切实的连接(接合)因固定单元而受到阻碍。即，在端子TE的露出面EX上有设置有固定单元的区域和不没有设置固定单元的区域，导电性连接部件(例如导线BW)连接(接合)在端子TE的露出面EX中的没有设置固定单元的区域。由于在端子TE的露出面EX中没有设置固定单元的区域连接(接合)了导电性连接部件(例如导线BW)，因此能够确保导电性连接部件相对于端子TE的露出面EX的切实的连接(接合)，并且由于在端子TE的露出面EX上设置有固定单元，因此能够提高密封体MR与端子TE的露出面EX的紧贴性。
因此，在本实施方式1中，在端子TE的露出面EX上没有形成固定单元即凸点SB的位置(即不与凸点SB接触的位置)接合有导电性连接部件(例如导线BW)。此外，在后述的实施方式2中，在端子TE的露出面EX上没有形成固定单元即凹部81的位置(即不与凹部81重叠的位置)接合有导电性连接部件(例如导线BW)。此外，在后述的实施方式3中，在端子TE的露出面EX上不与固定单元即粗糙化的区域71重叠的位置接合有导电性连接部件(例如导线BW)。由此，能够确保导电性连接部件(例如导线BW)相对于端子TE的露出面EX的切实的连接(接合)，并且由于设置有固定单元，因此能够提高密封体MR与端子TE的露出面EX的紧贴性。
另外，在通过逆向接合将导线BW连接在端子TE的露出面EX上的情况下，在导线BW的端部一体地形成有球部BL，因此端子TE的露出面EX中接合导电性连接部件(例如导线BW)的接合部对应于端子TE的露出面EX上接合球部BL的部分。
此外，端子TE的与基材BS相对的一侧的面即基材相对面TEa具有与基材BS的一个面(下表面BSb)相对的接合面BD、以及从基材BS的贯通孔SH露出的露出面EX。并且，优选的是，端子TE的接合面BD的表面粗糙度(算术平均粗糙度Ra)大于端子TE的露出面EX中接合导电性连接部件(导线BW)的接合部的表面粗糙度(算术平均粗糙度Ra)。这在本实施方式1和后述的实施方式2、3、4中过也是共同的。
即，为了提高半导体装置PKG的可靠性，优选的是，端子TE和基材BS的粘结强度高。由此，能够防止端子TE从基材BS剥离。为了提高端子TE与基材BS的粘结强度，有效的是增大端子TE的接合面BD的表面粗糙度。因此优选的是，将端子TE的接合面BD的表面粗糙度(算术平均粗糙度Ra)增大某一程度。即，优选的是，端子TE的接合面BD被粗糙化。
另一方面，优选的是，端子TE的露出面EX中接合导电性连接部件(例如导线BW)的接合部平坦到某一程度。即，优选的是，端子TE的露出面EX中接合导电性连接部件(例如导线BW)的区域不被粗糙化，而是平坦到某一程度。这是因为，在接合导线BW等导电性连接部件的情况下，接合对象的面平坦时容易确保导线BW等导电性连接部件的切实的接合。因此，优选的是，将与端子TE的接合面BD相比表面粗糙度(算术平均粗糙度Ra)小的区域且没有设置固定单元的区域确保为端子TE的露出面EX，并在此接合导线BW等导电性连接部件。
因此，优选的是，端子TE的接合面BD(经由粘结层SE与基材BS粘结的面)的表面粗糙度(算术平均粗糙度Ra)大于端子TE的露出面EX中接合导电性连接部件(导线BW)的接合部的表面粗糙度(算术平均粗糙度Ra)。换言之，优选的是，端子TE的露出面EX中接合导电性连接部件(导线BW)的接合部的表面粗糙度(算术平均粗糙度Ra)小于端子TE的接合面BD(经由粘结层SE与基材BS粘结的面)的表面粗糙度(算术平均粗糙度Ra)。由此，能够提高端子TE与基材BS的粘结强度，并且能够确保导电性连接部件(例如导线BW)相对于端子TE的露出面EX的切实的连接(接合)。
例如，端子TE的接合面BD的表面粗糙度(算术平均粗糙度Ra)可以设为6μm以上。而端子TE的露出面EX中接合导电性连接部件(导线BW)的接合部的表面粗糙度(算术平均粗糙度Ra)可以设为4μm以下。
以下，以本实施方式1的固定单元即凸点SB为中心，更具体地说明本实施方式1的主要特征。
在本实施方式1中，作为端子TE的露出面EX上所设置的固定单元，使用凸点SB。即，在本实施方式1中，在从基材BS的贯通孔SH露出的端子TE的露出面EX上，作为固定单元，形成有凸点SB。通过在端子TE的露出面EX上形成凸点SB，能够提高密封体MR与端子TE的露出面EX的紧贴性。因此，如上所述，能够提高焊垫PD与端子TE的电连接的可靠性。因此，能够提高半导体装置的可靠性。此外，能够提高半导体装置的制造成品率。
通过在端子TE的露出面EX上形成凸点SB能够提高密封体MR与端子TE的露出面EX的紧贴性的原因如下。
由金属材料构成的端子TE的露出面EX与由金属材料构成的凸点SB之间的粘结强度(粘结力)能够大于由金属材料构成的端子TE的露出面EX与树脂(密封体MR)之间的粘结强度(粘结力)。因此，与没有形成凸点SB的情况相比，在形成有凸点SB的情况下，成为将端子TE的露出面EX所接触的树脂面积(密封体MR的面积)的一部分置换为相对于端子TE的露出面EX的粘结强度比树脂(密封体MR)高的凸点SB的情况。并且，凸点SB为形成在端子TE的露出面EX上的凸部(突起部)，因此与凸点SB和端子TE的露出面EX的接触面积相比，凸点SB与密封体MR的接触面积增大。因此，与没有形成凸点SB的情况下的密封体MR与端子TE的露出面EX的紧贴性相比，能够提高形成有凸点SB的情况下的密封体MR与端子TE的露出面EX及凸点SB的表面的紧贴性。因此，与没有形成凸点SB的情况相比，形成有凸点SB的情况下，密封体MR难以从端子TE的露出面EX剥离。
此外，凸点SB例如是通过在由金构成的导线的末端(端部)形成球部(球状的电极)，并用毛细管(省略图示)将该球部按压接合在端子TE的露出面EX上来形成的，由压溃成扁平形状的球部(球状的电极)形成。因此，如图49所示，与端子TE的露出面EX大致垂直的剖面上的凸点SB的剖面形状成为大致椭圆形状(与露出面EX大致垂直的方向上的尺寸小于与露出面EX大致平行的方向上的尺寸的椭圆状)。在此，图49是示意地表示端子TE的露出面EX上所形成的凸点SB的剖视图。
就凸点SB的与端子TE的露出面EX大致平行的平面上的截面积而言，与凸点SB的高度方向的下部(凸点SB与露出面EX的接合面)相比，凸点SB的高度方向的中间部大。即，在图49中，尺寸L3大于尺寸L4(即L3>L4)。在此，图49中的尺寸L3及尺寸L4相当于与端子TE的露出面EX大致平行的平面上的凸点SB的剖面的直径，其中的尺寸L3是凸点SB的高度方向的下部(凸点SB与露出面EX的接合面)的直径，尺寸L4是凸点SB的高度方向的中间部的直径。
另外，凸点SB的高度方向是指，以端子TE的露出面EX为基准，凸点SB从凸点SB所接合的露出面EX突出的突出方向，对应于与端子TE的露出面EX大致垂直的方向。以凸点SB与露出面EX的接合面为基准，从该接合面起向凸点SB的突出方向远离的方向为高的一侧或上侧。因此，凸点SB的高度方向的中间部位于比凸点SB与露出面EX的接合面高的位置，且位于比凸点SB的最顶部(最远离凸点SB与露出面EX的接合面的部分)低的位置。
即，凸点SB在比凸点SB与露出面EX的接合面高的位置(凸点SB的高度方向的中间部)，具有与端子TE的露出面EX大致平行的平面上的凸点SB的剖面比凸点SB与露出面EX的接合面大的部分。由此，在凸点SB的高度方向上观察时得到在凸点SB的一部分与端子TE的露出面EX之间夹持有密封体MR的一部(图49中用标有标号YG的箭头表示的部分)的状态。在这样的状态下，密封体MR难以从凸点SB剥离，因此在凸点SB作为固定单元而发挥功能的方面，是优选的。
即，更优选的是，在凸点SB的高度方向上观察时，在凸点SB的一部分与端子TE的露出面EX之间夹持有密封体MR的一部分(图49中用标有标号YG的箭头表示的部分)。换言之，更优选的是，在凸点SB的高度方向上观察时，在凸点SB的一部分的正下方存在密封体MR的一部分(图49中用标有标号YG的箭头表示的部分)。由此，密封体MR难以从凸点SB剥离，因此能够进一步提高密封体MR与凸点SB的紧贴性。因此，能够更切实地抑制或防止密封体MR剥离。因此，能够更切实地提高焊垫PD与端子TE的电连接的可靠性。此外，能够更切实地提高半导体装置的可靠性。此外，能够更切实地提高半导体装置的制造成品率。
此外，在本实施方式中，在端子TE的露出面EX上形成凸点SB作为固定单元，在上述图6中，作为例子，表示了在端子TE的露出面EX上在3个部位形成有凸点SB的情况(即合计形成有3个凸点SB的情况)。然而，在端子TE的露出面EX上形成的凸点SB的数量不限于此，能够进行各种变更。即使在端子TE的露出面EX上在1个部位形成有凸点SB的情况(即合计形成有1个凸点SB的情况)下，与没有形成凸点SB的情况相比，所形成的凸点SB也能够作为固定单元发挥功能，从而抑制或防止密封体MR剥离。因此，能够提高焊垫PD与端子TE的电连接的可靠性。此外，能够提高半导体装置的可靠性。此外，能够提高半导体装置的制造成品率。
然而，更优选的是，在端子TE的露出面EX上，在多个部位形成凸点SB(即形成多个凸点SB)。由此，能够进一步提高密封体MR与端子TE的露出面EX及凸点SB的表面的紧贴性，能够更切实地抑制或防止密封体MR从端子TE的露出面EX剥离。
此外，即使在端子TE的露出面EX上任意位置形成有凸点SB的情况下，与在端子TE的露出面EX上没有形成凸点SB的情况相比，也能够得到抑制或防止密封体MR剥离的效果。但是，凸点SB形成在端子TE的露出面EX中除了接合导电性连接部件(例如导线BW)的接合部以外的区域。
然而，在端子TE的露出面EX上，若在容易成为密封体MR剥离的起点的区域形成凸点SB，则能够进一步提高抑制或防止密封体MR剥离的效果。从这一观点考虑，更优选的是，在端子TE的露出面EX上，与接合导电性连接部件(例如导线BW)的接合部相比，在靠近贯通孔SH的内壁的位置形成凸点SB(参照图6)。这是因为，在端子TE的露出面EX上，容易成为密封体MR剥离的起点的是端子TE的露出面EX上的周缘部(对应于图50中标有点阴影的区域51)。
在此，图50是表示从基材BS的贯通孔SH露出的端子TE的露出面EX的俯视图。图50是俯视图，在容易成为密封体MR剥离的起点的区域51(即最初容易产生密封体MR剥离的区域)标有点阴影。
如图50所示，在端子TE的露出面EX上，容易成为密封体MR剥离的起点的区域51是端子TE的露出面EX上的周缘部(靠近贯通孔SH的内壁的区域)。若在该区域51产生密封体MR的剥离，则以该处为起点，密封体MR的剥离发展起来，负荷施加到端子TE的露出面EX上接合有导电性连接部件(例如导线BW)的接合部。
因此，优选的是，固定单元(在此为凸点SB)形成在容易成为密封体MR剥离的起点的区域51或靠近该区域51的位置，因此优选的是，形成在端子TE的露出面EX上的周缘部或靠近该周缘部的位置(即与贯通孔SH的内壁靠近某一程度的位置)。由此容易抑制或防止产生密封体MR剥离。
另一方面，用于将焊垫PD和端子TE之间电连接的导电性连接部件(例如导线BW)在端子TE的露出面EX上接合于从贯通孔SH的内壁分离某一程度的位置时，容易形成该导电性连接部件(例如导线BW)。这是因为，用于将焊垫PD和端子TE之间电连接的导电性连接部件(例如导线BW)从端子TE的露出面EX延伸到焊垫PD，因此难以形成在端子TE的露出面EX上靠近贯通孔SH的内壁。而凸点SB不需要延伸到焊垫PD，因此与导线BW相比，这种形成上的制约小。
因此，在端子TE的露出面EX上，与接合导电性连接部件(例如导线BW)的接合部相比，更优选的是，在靠近贯通孔SH的内壁的位置形成凸点SB。即，更优选的是，如图6所示，在端子TE的露出面EX上，将凸点SB与贯通孔SH的内壁之间的距离(间隔)L2设为小于接合导电性连接部件(例如导线BW)的接合部与贯通孔SH的内壁之间的距离(间隔)L1(即L2<L1)。由此，能够更切实地抑制或防止产生密封体MR剥离，并且能够容易且切实地形成用于将焊垫PD与端子TE之间电连接的导电性连接部件(例如导线BW)。因此，能够更切实地提高半导体装置的可靠性，并且容易制造半导体装置。
另外，优选的是，凸点SB与贯通孔SH的内壁之间的距离(间隔)L2确保形成凸点SB时所使用的上述毛细管25不与贯通孔SH的内壁接触的程度的距离。
此外，在图5及图6中也表示过的那样，优选的是，在端子TE的露出面EX上，接合导电性连接部件(例如导线BW)的接合部位于不与端子TE的露出面EX的中心重合的位置。这是因为，端子TE的露出面EX的中心比周缘部容易挠曲。
另外，在图6中，标注标号CT来表示端子TE的露出面EX的中心，此外在图5中，标注标号CL来表示通过端子TE的露出面EX的中心CT且与端子TE的露出面EX大致垂直的中心线。如图5及图6所示，在端子TE的露出面EX上，接合导线BW的接合部位于不与端子TE的露出面EX的中心CT及中心线CL重合的位置，即位于与端子TE的露出面EX的中心CT及中心线CL分离的位置。
通过在端子TE的露出面EX上，将导电性连接部件(例如导线BW)接合在不与端子TE的露出面EX的中心CT重合的位置，容易抑制由于端子TE的露出面EX挠曲而导致负荷(应力、损伤)施加到导电性连接部件(例如导线BW)的接合部。由此，能够进一步切实地提高半导体装置的可靠性。
此外，在端子TE的露出面EX上，接合导电性连接部件(例如导线BW)的接合部偏离端子TE的露出面EX的中心CT，但优选的是，向远离半导体装置PKG的中心的方向偏离。这是因为，在将半导体装置PKG组装到卡主体2中的情况下，只有半导体装置PKG的周缘部(基板CB的周缘部)支撑于卡主体2(具体地说，经由粘结材料4固定在上述凹部3a的底面3c上)，因此半导体装置PKG的中心比半导体装置的周缘部容易挠曲。
因此，通过在端子TE的露出面EX上，将接合导电性连接部件(例如导线BW)的接合部的位置设为从端子TE的露出面EX的中心CT向第1方向偏离，容易抑制由于半导体装置PKG挠曲而导致负荷(应力、损伤)施加到导电性连接部件(例如导线BW)的接合部。由此，能够更切实地提高半导体装置的可靠性。在此，上述第1方向是远离半导体装置PKG的中心的方向。若更详细地说明该第1方向，则该第1方向更优选为，在俯视(在与基板CB的上表面CBa大致平行的平面上观察的情况)中将端子TE的露出面EX的中心与半导体装置PKG的中心(大致对应于基板CB的中心)连结的直线上的方向、且远离半导体装置PKG的中心的方向。
此外，更优选的是，在端子TE的露出面EX上，导电性连接部件(例如导线BW)的接合部在俯视时被多个凸点SB包围。由此，能够更切实地抑制或防止由于密封体MR剥离而引起的负荷施加到导电性连接部件(例如导线BW)的接合部。由此，能够进一步提高半导体装置的可靠性。
此外，在基材BS的下表面BSb上形成有多个端子TE的情况下，若对这些多个端子TE中的至少1个端子TE的露出面EX设置固定单元，则在设置有该固定单元的端子TE的露出面EX上能够抑制或防止密封体MR剥离。由此，与完全没有设置固定单元的情况相比，能够提高半导体装置的可靠性。
然而，在基材BS的下表面BSb上形成有多个端子TE的情况下，更优选的是，对这些多个端子TE各自的露出面EX设置固定单元，由此能够抑制或防止在设置有固定单元的多个端子TE的各露出面EX上密封体MR剥离。由此，能够进一步提高半导体装置的可靠性。
但是，还存在如下情况，即在基材BS的下表面BSb上形成有多个端子TE，并且接合有用于将焊垫PD与端子TE之间电连接的导电性连接部件(例如导线BW)的端子TE以及没有接合导电性连接部件的端子TE都有的情况。在这种情况下，对于接合有导电性连接部件(例如导线BW)的端子TE，优选的是对该端子TE的露出面EX设置固定单元，但是对于没有接合导电性连接部件(例如导线BW)的端子TE的露出面EX，既可以设置固定单元，也可以不设置固定单元。这是因为，对于没有连接用于将焊垫PD与端子TE之间电连接的导电性连接部件(例如导线BW)的端子TE的露出面EX，即使密封体MR从该端子TE的露出面EX剥离，也不需要考虑对该端子TE与焊垫PD之间的电连接产生的影响。
另外，对于没有接合导电性连接部件(例如导线BW)的端子TE的露出面EX，若不设置固定单元，则能够缩短半导体装置的制造时间，此外能够获得能够提高产量的优点。
因此，在上述图2及图3的情况下，形成有8个端子TE，其中在端子GND、I/O、VCC、RST、CLK的各露出面EX上分别连接有导线BW，在端子NC1、NC2、NC3的各露出面EX上都没有连接导线BW，这种情况下可以如下设置。
即，在连接有导线BW的端子GND、I/O、VCC、RST、CLK中，在至少1个端子的露出面EX上设置固定单元，更优选的是，对于连接有导线BW的所有端子GND、I/O、VCC、RST、CLK，在各露出面EX上设置固定单元。而对于没有连接导线BW的端子NC1、NC2、NC3，在各露出面EX上既可以设置固定单元，也可以不设置固定单元，或也可以混合存在设置有固定单元的情况和没有设置固定单元的情况，但是在不设置的情况下，能够缩短半导体装置的制造时间，此外能够获得能够提高产量的优点。
<实施方式1的第1变形例>
接着，说明本实施方式1的第1变形例。
图51及图52是表示本实施方式1的半导体装置PKG的第1变形例的剖视图，分别对应于上述图4及图5。图52表示图51中用虚线包围的区域RG1的放大图。
在上述图4及图5的情况下，通过逆向接合方式连接导线BW，但是在图51及图52的第1变形例的情况下，通过正向接合方式连接导线BW。
即，在图51及图52的第1变形例的情况下，如下经由导线BW电连接半导体芯片CP的焊垫PD与基板CB的端子TE的露出面EX。
首先，如上述图36所示在导线26的末端(端部)形成球部26a之后，将形成在导线26的末端(端部)的上述球部26a连接(接合)在半导体芯片CP的焊垫PD上。此时，在焊垫PD上，没有形成上述凸点BP。之后松开上述夹持器25a，一边送出上述导线26一边使上述毛细管25朝向焊垫PD的上方移动某一程度之后，朝向成为第2接合侧的端子TE的露出面EX移动。并且，用上述夹持器25a再次夹持上述导线26，通过上述毛细管25的末端将导线26的一部分(与形成了球部26a的端部不同的一部分)擦涂在成为第2接合侧的端子TE的露出面EX上(一边压溃一边断开)。由此，如图51及图52所示，形成一个端部连接在焊垫PD上，另一个端部连接在端子TE的露出面EX上的导线BW。
因此，在图51及图52的第1变形例的情况下，不需要与导线BW一体形成的上述球部BL接合在半导体芯片CP的焊垫PD上，在焊垫PD上设置上述凸点BP。此外，导线BW不经由上述球部BL接合在端子TE的露出面EX上。
图51及图52的第1变形例的其他结构及制造工序与上述实施方式1中所说明的情况相同，因此在此省略其重复说明。
在图51及图52的第1变形例的情况下，也能够获得与实施方式1中所说明的效果相同的效果。
此外，在通过正向接合方式连接导线BW的情况下，与通过逆向接合方式连接的情况相比，导线BW与端子TE的露出面EX的粘结强度降低。因此，就由于密封体MR的剥离而导致负荷(应力、损伤)施加到导线BW与端子TE的露出面EX的接合部时的不良影响(电特性的变化及断线等)而言，与通过逆向接合方式连接导线BW的情况相比，通过正向接合方式连接的情况下大。然而，即使在通过正向接合方式连接导线BW的情况下，通过在端子TE的露出面EX上设置固定单元，也能够抑制或防止密封体MR剥离，因此能够抑制或防止由于密封体MR剥离而导致负荷(应力、损伤)施加到导线BW与端子TE的露出面EX的接合部。因此，在通过逆向接合方式连接导线BW的情况下当然不言而喻，即使在通过正向接合方式连接的情况下，也能够提高焊垫PD与端子TE的电连接的可靠性，能够提高半导体装置的可靠性。此外，在通过正向接合方式连接导线BW的情况下，不需要在焊垫PD上形成上述凸点BP，因此能够简化半导体装置的制造工序(例如导线接合工序)。
另外，该第1变形例还能够适用于后述第2变形例、后述实施方式2、3(包括变形例)。
<实施方式1的第2变形例>
接着，说明本实施方式1的第2变形例。
图53是表示本实施方式1的半导体装置PKG的第2变形例的部分放大剖视图，对应于上述图5。
在图53所示的第2变形例中，在端子TE的露出面EX上形成有凸点SB，将多个凸点SB重叠。即，多个凸点SB层叠。这能够通过在上述的导线接合工序中在端子TE的露出面EX上形成凸点SB之后，在该凸点SB上进一步形成(接合)其他凸点SB来实现。
另外，在图53中，重叠有2个凸点SB，但是作为其他方式，也可以重叠3个以上的凸点SB。在如图53所示重叠有2个凸点SB的情况下，所重叠的2个凸点SB的整体高度(与露出面EX导致垂直的方向上的尺寸)例如为10μm以上。
通过如第2变形例那样在端子TE的露出面EX上形成重叠了多个的凸点SB，能够进一步提高凸点SB的固定效果(密封体MR的剥离防止效果)。由此，能够进一步提高焊垫PD与端子TE的电连接的可靠性，能够进一步提高半导体装置的可靠性。
另外，在端子TE的露出面EX上，在1个部位以上，更优选在多个部位形成凸点SB。在端子TE的露出面EX上在多个部位形成凸点SB时适用第2变形例的情况下，可以在所有该多个部位重叠配置多个凸点SB，或在该多个部位中也可以使重叠配置有多个凸点SB的部位和不重叠地配置有1个凸点SB的部位混合存在。
(实施方式2)
图54及图55是本实施方式2的半导体装置的说明图，图54对应于上述实施方式1的上述图6。即，图54是表示从基材BS的贯通孔SH露出的端子TE的露出面EX和连接在此处的导线BW的俯视图。图55对应于和图54相同区域的俯视图，图55表示刚要将导线BW连接在端子TE的露出面EX上之前的阶段。
在上述实施方式1中，作为端子TE的露出面EX上所设置的固定单元，使用了形成在端子TE的露出面EX上的凸点SB。在本实施方式2中，如图54及图55所示，作为端子TE的露出面EX上所设置的固定单元，使用形成在端子TE的露出面EX上的凹部(凹陷部)81。凹部81是端子TE的露出面EX凹陷的部分。在凹部81内填充有密封体MR的材料(密封体MR的一部分)。凹部81的深度例如可以设为4μm以上。
作为端子TE的露出面EX上所设置的固定单元，代替形成在端子TE的露出面EX上的凸点SB，使用形成在端子TE的露出面EX上的凹部81，除此以外，本实施方式2的半导体装置也与上述实施方式1的半导体装置PKG相同，因此在此省略其重复说明。
若在端子TE的露出面EX上形成凹部81，则在凹部81内填充密封体MR的材料，凹部81的内表面与密封体MR接触，因此能够增大包括凹部81的内表面在内的端子TE的露出面EX与密封体MR的接触面积。即，与没有形成凹部81的情况相比，形成有凹部81的情况下，能够增大端子TE的露出面EX与密封体MR的接触面积。因此，与没有形成凹部81的情况下的密封体MR与端子TE的露出面EX的紧贴性相比，能够提高形成有凹部81的情况下的密封体MR与端子TE的露出面EX的紧贴性。因此，与没有形成凹部81的情况相比，形成有凹部81的情况下，密封体MR难以从端子TE的露出面EX剥离。
这样，在本实施方式2中，形成在端子TE的露出面EX上的凹部81作为固定单元发挥功能，由此能够抑制或防止密封体MR从端子TE的露出面EX剥离。因此，能够提高焊垫PD与端子TE的电连接的可靠性，能够提高半导体装置的可靠性。此外，能够提高半导体装置的制造成品率。
能够将与上述实施方式1中的凸点SB的形成位置及形成的数量等相关的记载也适用于凹部81的形成位置及形成的数量等。此外，凹部81的平面形状能够进行各种变更。
接着，参照图56～图60说明凹部81的形成法的一例。图56～图60是表示本实施方式2中的基板10的制造工序的剖视图。其中，图56及图58表示与上述图13～图21相同区域的剖视图，图57表示图56中用虚线包围的区域RG4的放大图，图59表示图58中用虚线包围的区域RG4的放大图。此外，图60表示与图59相同的区域中不同的工序阶段的剖视图。
首先，与上述实施方式1同样进行上述步骤S1a～S1h的工序，得到图56及图57的构造。即，到进行上述步骤S1h的蚀刻工序来将从基材11的贯通孔SH露出的铜箔13的主面13a平坦化为止，本实施方式2中的基板10的制造工序也与上述实施方式1中的基板10的制造工序相同。因此，图56及图57的构造与进行上述步骤S1h的蚀刻之后的上述图21及图23的构造相同。
接着，在本实施方式2中，如图58所示，将具有尖锐的末端部的工具(夹具)TL2的末端部对从基材11的贯通孔SH露出的铜箔13的主面13a进行按压。由此，如图59所示，能够在从基材11的贯通孔SH露出的铜箔13的主面13a上形成凹部(凹陷部)81a。凹部81a是铜箔13的主面13a凹陷而成的部分。
之后，与上述实施方式1同样进行上述步骤S1i，在铜箔13的露出面上形成上述镀膜16、17。图60表示进行该步骤S1i而形成有镀膜16、17的阶段，表示镀膜17(对应于上述镀层TE3)形成在从贯通孔SH露出的铜箔13(对应于上述铜层TE1)的主面13a(对应于上述上表面TE1a)上的状态。
镀膜17相对于底座的面(即从基材11的贯通孔SH露出的铜箔13的主面13a)同样地(Conformal)形成。因此，若在从基材11的贯通孔SH露出的铜箔13的主面13a上形成凹部81a，则在镀膜17的表面上与凹部81a对应地形成凹部81。由此，能够在镀膜17的表面即端子TE的露出面EX上形成凹部81。
此外，在此说明了在形成镀膜17之前在从基材11的贯通孔SH露出的铜箔13的主面13a上形成凹部81a来在镀膜17的成膜时在镀膜17的表面上形成凹部81的情况。作为其他方式，也可以与上述实施方式1同样进行步骤S1a～S1i之后将工具TL2的末端部对镀膜17的表面进行按压来在镀膜17的表面(即端子TE的露出面EX)上形成凹部81。
此外，在本实施方式2中，作为端子TE的露出面EX上所设置的固定单元，使用形成在端子TE的露出面EX上的凹部81。作为其他方式，作为端子TE的露出面EX上所设置的固定单元，也可以使用形成在端子TE的露出面EX上的凸部(突起部)。即使固定单元不是凹部81，而是凸部，也能够增大密封体MR与端子TE的露出面EX的接触面积，因此能够提高密封体MR与端子TE的露出面EX的紧贴性，能够得到抑制或防止密封体MR从端子TE的露出面EX剥离的效果。上述实施方式1的凸点SB由于从端子TE的露出面EX突出，因此也可以看做形成在端子TE的露出面EX上的凸部(突起部)。
(实施方式3)
图61及图62是本实施方式3的半导体装置的说明图，图61对应于上述实施方式1的上述图6。即，图61是表示从基材BS的贯通孔SH露出的端子TE的露出面EX和连接在此处的导线BW的俯视图。图62对应于和图61相同区域的俯视图，图62表示刚要将导线BW连接在端子TE的露出面EX上之前的阶段。另外，图61及图62是俯视图，但是为了容易判别端子TE的露出面EX上的区域71和区域72，对区域71和区域72标注彼此不同的朝向的阴影。
在上述实施方式1中，作为端子TE的露出面EX上所设置的固定单元，使用形成在端子TE的露出面EX上的凸点SB，在上述实施方式2中，使用形成在端子TE的露出面EX上的凹部81。在本实施方式3中，如图61及图62所示，作为端子TE的露出面EX上所设置的固定单元，使用端子TE的露出面EX上的被粗糙化的区域71。
在本实施方式3中，端子TE的露出面EX具有被粗糙化的区域71和比该区域71平坦的区域72。即，端子TE的露出面EX具有表面粗糙度大的区域71和表面粗糙度小的区域72。区域71的表面粗糙度(算术平均粗糙度Ra)大于区域72的表面粗糙度(算术平均粗糙度Ra)。换言之，区域72的表面粗糙度(算术平均粗糙度Ra)小于区域71的表面粗糙度(算术平均粗糙度Ra)。此外，可以认为表面粗糙度越小，平坦性越高，因此也可以说区域72与区域71相比平坦性高，区域71与区域72相比平坦性低。在此，区域71、72的表面粗糙度指算术平均粗糙度Ra。
列举区域71、72的表面粗糙度的一例，表面粗糙度大的区域71的表面粗糙度(算术平均粗糙度Ra)例如可以设为6μm以上，表面粗糙度小的区域72的表面粗糙度(算术平均粗糙度Ra)例如可以设为4μm以下。即，在本实施方式3中，区域71的表面粗糙度(算术平均粗糙度Ra)与端子TE的接合面BD的表面粗糙度(算术平均粗糙度Ra)相同，是没有进行图12所示的步骤S1h的蚀刻的状态。
另外，为了提高端子TE的露出面EX与密封体MR的紧贴性，也可以对该区域71追加实施粗糙化处理，以使区域71的表面粗糙度(算术平均粗糙度Ra)大于端子TE的接合面BD的表面粗糙度(算术平均粗糙度Ra)。
在本实施方式3中，如图61及图62所示，端子TE的露出面EX具有表面粗糙度大的区域71和表面粗糙度小的区域72。若关注端子TE的露出面EX和密封体MR之间的粘结强度与端子TE的露出面EX的表面粗糙度的关系，则端子TE的露出面EX的表面粗糙度增大时，端子TE的露出面EX与密封体MR的接触面积增大，端子TE的露出面EX与密封体MR之间的粘结强度升高。因此，在本实施方式3中，通过使端子TE的露出面EX具有表面粗糙度大的区域71，该表面粗糙度大的区域71与密封体MR接触，从而提高端子TE的露出面EX与密封体MR之间的粘结强度，提高端子TE的露出面EX与密封体MR的紧贴性。由此，能够抑制或防止密封体MR从端子TE的露出面EX剥离。
然而，若与本实施方式3不同，端子TE的露出面EX整体的表面粗糙度大，则难以将导电性连接部件(例如导线BW)切实地连接(接合)在端子TE的露出面EX上。即，优选的是，在端子TE的露出面EX中，接合导线BW等导电性连接部件的区域的表面粗糙度小。
因此，在本实施方式3中，如图61及图62所示，端子TE的露出面EX具有表面粗糙度大的区域71和表面粗糙度小的区域72，用于将焊垫PD与端子TE之间电连接的导电性连接部件(例如导线BW)不连接(接合)在表面粗糙度大的区域71上，而是连接(接合)在表面粗糙度小的区域72上。通过将导电性连接部件(例如导线BW)连接(接合)在表面粗糙度小的区域72上，能够将该导电性连接部件(例如导线BW)容易且切实地连接(接合)在端子TE的露出面EX上。此外，能够提高该导电性连接部件(例如导线BW)与端子TE的露出面EX之间的粘结强度。
这样，在本实施方式3中，在从基材BS的贯通孔SH露出的端子TE的露出面EX中除了接合导电性连接部件(例如导线BW)的接合部以外的区域，作为固定单元设置了表面粗糙度大的区域71(被粗糙化的区域71)。端子TE的露出面EX上的表面粗糙度大的区域71(被粗糙化的区域71)作为固定单元发挥功能，从而能够抑制或防止密封体MR从端子TE的露出面EX剥离。因此，能够提高焊垫PD与端子TE的电连接的可靠性，能够提高半导体装置的可靠性。此外，能够提高半导体装置的制造成品率。
此外，优选的是，端子TE的接合面BD(与基材BS粘结的面)的表面粗糙度(算术平均粗糙度Ra)大于端子TE的露出面EX中的表面粗糙度小的区域72的表面粗糙度(算术平均粗糙度Ra)。由此，能够提高端子TE与基材BS的粘结强度，因此能够更切实地防止端子TE从基材BS剥离。因此，能够进一步提高半导体装置的可靠性。
此外，在通过后述的图61～图70的工序制造基板10的情况下，端子TE的露出面EX中表面粗糙度大的区域71的表面粗糙度(算术平均粗糙度Ra)成为与端子TE的接合面BD(与基材BS粘结的面)的表面粗糙度(算术平均粗糙度Ra)大致相同的程度。
此外，如参照上述图50所说明的那样，在端子TE的露出面EX上，容易成为密封体MR剥离的起点的区域51为端子TE的露出面EX上的周缘部(靠近贯通孔SH的内壁的区域)。因此，优选的是，固定单元(在此为区域71)形成在容易成为密封体MR剥离的起点的区域51或靠近该区域51的位置，因此优选的是，形成在端子TE的露出面EX上的周缘部或靠近该周缘部的位置(即与贯通孔SH的内壁靠近某一程度的位置)。由此容易抑制或防止产生密封体MR剥离。
因此，如图61及图62所示，优选的是，在端子TE的露出面EX上，在周缘部侧(例如与贯通孔SH的内壁相邻的环状)设置表面粗糙度大的区域71，优选在其内侧(露出面EX的中心侧)设置表面粗糙度小的区域72。即，优选的是，在端子TE的露出面EX上，与贯通孔SH的内壁相邻的区域设为表面粗糙度大的区域71，表面粗糙度小的区域72被表面粗糙度大的区域71包围，在表面粗糙度小的区域72与贯通孔SH的内壁之间夹设表面粗糙度大的区域71。由此，容易抑制或防止产生密封体MR剥离，并且容易在端子TE的露出面EX上连接(接合)像导线BW这样的导电性连接部件。
作为端子TE的露出面EX上所设置的固定单元，代替形成在端子TE的露出面EX上的凸点SB，使用端子TE的露出面EX的被粗糙化的区域71(表面粗糙度大的区域71)，除此以外，本实施方式3的半导体装置也与上述实施方式1的半导体装置PKG相同，因此在此省略其重复说明。
此外，关于在端子TE的露出面EX上将接合导线BW这样的导电性连接部件的接合部的位置设为不与露出面EX的中心(CT)重合的位置、以及使该接合部从露出面EX的中心(CT)偏离的方向，上述实施方式2及本实施方式3也与上述实施方式1相同。
接着，参照图61～图70说明具备具有表面粗糙度大的区域71和表面粗糙度小的区域72的端子TE的露出面EX的基板10的制造法的一例。
图61～图70是表示本实施方式3中的基板10的制造工序的剖视图。其中，图63、图65及图67表示与上述图13～图21相同区域的剖视图，图64表示图63中用虚线包围的区域RG4的放大图，图66表示图65中用虚线包围的区域RG4的放大图，图69表示图68中用虚线包围的区域RG4的放大图。图67表示与图66相同区域中不同工序阶段的剖视图，图70表示与图69相同区域中不同工序阶段的剖视图。
首先，与上述实施方式1同样进行上述步骤S1a～S1g的工序，得到图63及图64的构造。即，到进行上述步骤S1g的铜箔13的图案形成工序为止，本实施方式3中的基板10的制造工序也与上述实施方式1中的基板10的制造工序相同。因此，图63及图64的构造与进行上述步骤S1h的蚀刻之前的上述图21及图22的构造相同。
接着，在本实施方式3中，如图65及图66所示，在从基材11的贯通孔SH露出的铜箔13的主面13a上形成掩模层73。该掩模层73在之后进行的上述步骤S1h的蚀刻中作为蚀刻掩模发挥功能。掩模层73在从基材11的贯通孔SH露出的铜箔13的主面13a中不形成在整体上，而是形成在一部分上。形成掩模层73的平面区域是与上述图62中表面粗糙度大的区域71大致一致的区域。
接着，如图67所示，进行上述步骤S1h的蚀刻工序，对从基材11的贯通孔SH露出的铜箔13的主面13a进行蚀刻。
关于上述步骤S1h的蚀刻工序，本实施方式3与上述实施方式1不同之处在于，由于掩模层73作为蚀刻掩模发挥功能，因此从基材11的贯通孔SH露出的铜箔13的主面13a中没有被掩模层73覆盖的部分被蚀刻，但是被掩模层73覆盖的部分不被蚀刻。图66表示刚要进行步骤S1h的蚀刻之前的状态，图67表示进行步骤S1h的蚀刻之后的状态。在进行步骤S1h的蚀刻之后去除掩模层73，并去除了掩模层73的状态示于图68及图69。
若进行上述步骤S1h的蚀刻工序，则从基材11的贯通孔SH露出的铜箔13的主面13a中没有被掩模层73覆盖的部分被蚀刻，从而平坦性升高。然而，即使进行步骤S1h的蚀刻工序，铜箔13的主面13a中经由粘结材料层12与基材11的主面11a粘结的区域(即从贯通孔SH露出的部分以外的铜箔13的主面13a)、以及被掩模层73覆盖的区域不被蚀刻，平坦性不变化。除此以外，关于上述步骤S1h的蚀刻工序，本实施方式3也与上述实施方式1基本相同。
如图66所示，在进行步骤S1h的蚀刻之前，就铜箔13的主面13a的平坦性而言，从贯通孔SH露出的区域、被掩模层73覆盖的区域、以及经由粘结材料层12与基材11的主面11a粘结的区域都具有大致相同的平坦性，表面粗糙度大致相同。然而，若进行步骤S1h的蚀刻，则如图66所示，就铜箔13的主面13a的平坦性而言，从贯通孔SH露出的区域中没有被掩模层73覆盖的区域的平坦性比经由粘结材料层12与基材11的主面11a粘结的区域的平坦性及被掩模层73覆盖的区域的平坦性高。即，若进行步骤S1h的蚀刻，则就铜箔13的主面13a的表面粗糙度而言，从贯通孔SH露出的区域中没有被掩模层73覆盖的区域比经由粘结材料层12与基材11的主面11a粘结的区域及被掩模层73覆盖的区域小。
之后，与上述实施方式1同样进行上述步骤S1i，在铜箔13的露出面上形成上述镀膜16、17。图70表示进行该步骤S1i而形成有镀膜16、17的阶段，表示镀膜17(对应于上述镀层TE3)形成在从贯通孔SH露出的铜箔13(对应于上述铜层TE1)的主面13a(对应于上述上表面TE1a)上的状态。
镀膜17相对于底座的面(即从基材11的贯通孔SH露出的铜箔13的主面13a)同样地形成。因此，若在从基材11的贯通孔SH露出的铜箔13的主面13a上形成表面粗糙度大的区域(被掩模层73覆盖的区域)和表面粗糙度小的区域(没有被掩模层73覆盖的区域)，则镀膜17的表面粗糙度成为与底座的铜箔13的主面13a的表面粗糙度对应的大小。即，从基材11的贯通孔SH露出的铜箔13的主面13a中，在表面粗糙度大的区域上形成表面粗糙度大的镀膜17，在表面粗糙度小的区域上，形成表面粗糙度小的镀膜17。由表面粗糙度大的镀膜17形成上述的表面粗糙度大的区域71，由表面粗糙度小的镀膜17形成上述的表面粗糙度小的区域72。
这样，能够在镀膜17的表面即端子TE的露出面EX上设置表面粗糙度大的区域71和表面粗糙度小的区域72。
此外，在此表示了在端子TE的露出面EX上设置表面粗糙度大的区域71和表面粗糙度小的区域72的方法的一例，但也可以使用其他方法。
此外，在此说明了在从基材11的贯通孔SH露出的铜箔13的主面13a整体上形成镀膜17的情况。作为其他方式，在连接(接合)导电性连接部件(例如导线BW)的区域以外，也可以不形成镀膜17(即上述镀层TE3)。例如，还有在上述的表面粗糙度小的区域72上形成镀膜17(即上述镀层TE3)，而在上述的表面粗糙度大的区域71不形成镀膜17(即上述镀层TE3)的情况。
(实施方式1～3的变形例)
在上述实施方式1～3中，使用了在基材BS的下表面BSb上形成有端子TE、而在基材BS的上表面BSa上没有形成金属图案(端子或布线等)的基板CB。在上述实施方式1～3(包括变形例)中，也可以将在基材BS的下表面BSb上形成有端子TE、在基材BS的芯片搭载侧的主面即上表面BSa上也形成有金属图案(端子或布线等)的所谓双重基板用作基板CB。
在本变形例中，说明将双重基板适用于基板CB的情况的例子。图71是本变形例的半导体装置PKG的俯视图，对应于上述实施方式1的上述图3。与上述图3同样，在图71中也表示半导体装置PKG的上表面侧的俯视图(即上表面图)，表示将密封体MR透视的俯视透视图，用双点划线表示密封体MR的外形位置。另外，在本变形例中，也在基板CB的下表面CBb上形成有上述图2及图3所示的端子TE，但是在图71中没有图示。此外，图71是俯视图，为了容易观察附图，在金属图案91上表上阴影线。
图71的半导体装置PKG与上述实施方式1的半导体装置PKG不同之处在于，在基板CB的上表面CBa侧即基材BS的上表面BSa上形成有金属图案91(具体地说是金属图案91a及端子91b)的情况、以及用导线BW等导电性部件电连接端子91b与半导体芯片CP的焊垫PD之间的情况。除此以外，图71的半导体装置PKG与上述实施方式1的半导体装置PKG相同。
在图71的本变形例的半导体装置PKG的情况下，在基板CB的上表面CBa侧即基材BS的上表面BSa上，形成有金属图案91，该金属图案91包括金属图案91a和端子91b。端子91b与半导体芯片CP的焊垫PD经由导线BW电连接，端子91b的一部分(包括导线BW与端子91b的连接部)被密封体MR密封，端子91b的另一部分没有被密封体MR覆盖而是露出。端子91b中从密封体MR露出的部分能够作为图71的半导体装置PKG的外部端子发挥功能。因此，图71的半导体装置PKG在基板CB的下表面CBb侧作为外部端子具有上述端子TE(图71中未图示)，在基板CB的上表面CBa侧作为外部端子具有端子91b。此外，端子91b兼作为端子和布线。因此，图71的半导体装置PKG的基板CB在下表面CBb侧，作为外部端子具有上述端子TE(图71中未图示)，在基板CB的上表面CBa侧具有布线或端子用的金属图案。
金属图案91a形成为在贯通孔SH的周围包围贯通孔SH。金属图案91a是在制造工序上形成的，但也可以没有。
另外，图71中表示基板CB的上表面CBa侧即基材BS的上表面BSa上所形成的金属图案91的一例，金属图案91的形状及用途可以进行各种变更。
本变形例能够适用于上述实施方式1～3(包括变形例)中的任一个上。即，在上述实施方式1～3(包括变形例)中的任一个上都能够使用图71所示的基板CB(双重基板)。
接着，参照图72～图81说明制造上述基板10作为本变形例中所使用的双重基板的情况的制造法的一例。
图72～图81是表示本变形例中的基板10的制造工序的剖视图，表示和上述图13～图21相同区域的剖视图。
首先，如图72所示，准备在一个主面11b上粘贴有铜箔(铜层)18的基材(基材层、带基材)11。在此，也可以在通过上述步骤S1a准备的基材11的主面11b上粘贴铜箔18。铜箔18经由粘结材料层(省略图示)粘贴在基材11的主面11b上。
接着，在上述步骤S1b中，如图73所示，在基材11的主面11a上形成粘结材料层12。
接着，在上述步骤S1c中，如图74所示，在基材11上形成贯通孔SH。贯通孔SH除了贯通基材11以外，还贯通铜箔18和粘结材料层12。
接着，在上述步骤S1d中，如图75所示，在基材11的主面11a上经由粘结材料层12粘贴铜箔(铜层)13。
接着，在上述步骤S1e中，如图76所示，在铜箔13上形成光致抗蚀层(光致抗蚀膜)14，在铜箔18上形成(粘贴)光致抗蚀层(光致抗蚀膜)19。作为光致抗蚀层14、19分别粘贴的光致抗蚀膜，例如可以使用光致抗蚀干膜。
接着，在上述步骤S1f中，对光致抗蚀层14、19进行曝光处理和显影处理，从而将光致抗蚀层14、19分别图案化。
将该光致抗蚀层14、19分别图案化的工序例如可以如下进行。即，首先，如图77所示，在光致抗蚀层14上形成或配置曝光用的掩模15之后，将该掩模15用作遮光掩模来对光致抗蚀层14进行曝光。此外，在光致抗蚀层19上形成或配置曝光用的掩模15a之后，将该掩模15a用作遮光掩模来对光致抗蚀层19进行曝光。并且，对光致抗蚀层14、19进行显影处理，从而如图78所示，能够将光致抗蚀层14、19分别图案化。也可以在进行光致抗蚀层14和光致抗蚀层19中的一方的曝光/显影处理之后，进行另一方的曝光/显影处理。
通过曝光/显影而图案化的光致抗蚀层14形成在形成有上述端子TE的区域，而通过曝光/显影而图案化的光致抗蚀层19形成在形成有上述金属图案91的区域。
但是，为了在之后用于将铜箔18图案化的蚀刻工序中，防止经由贯通孔SH蚀刻铜箔13，在曝光/显影处理后也用光致抗蚀层19覆盖贯通孔SH。即，在基材11的主面11b侧，为了防止贯通孔SH露出，在与贯通孔SH重叠的位置，以比贯通孔SH稍大的图案保留光致抗蚀层19。在该部分的光致抗蚀层19的下方，在贯通孔SH的周围保留铜箔18，由此形成上述金属图案91a。
接着，在上述步骤S1g中，如图79所示，将光致抗蚀层14作为蚀刻掩模，对铜箔13进行蚀刻来进行图案化，此外将光致抗蚀层19作为蚀刻掩模，对铜箔18进行蚀刻来进行图案化。由此，铜箔13和铜箔18被图案化为预定的图案。被图案化的铜箔13成为上述端子TE的铜层TE1。被图案化的铜箔18成为作为上述金属图案91的主体的铜层。在蚀刻之后，如图80所示，去除光致抗蚀层14、19。
接着，在上述步骤S1h中，对从基材11的贯通孔SH露出的铜箔13的主面13a进行蚀刻。该蚀刻是为了将从基材11的贯通孔SH露出的铜箔13的主面13a平坦化而进行的平坦化处理，因此防止从基材11的贯通孔SH露出的铜箔13被过多地蚀刻而在贯通孔SH的底部在铜箔13上开设孔。
接着，在上述步骤S1i中，如图81所示，在铜箔13的露出面上形成上述镀膜16、17，在铜箔18的露出面上形成镀膜17c。由铜箔13和镀膜16、17形成上述端子TE，由铜箔18和镀膜17c形成上述金属图案91(具体地说是金属图案91a及端子91b)。镀膜17c与镀膜16、17同样例如可以是由镍镀膜和该镍镀膜上的镀金膜的层叠膜，在这种情况下，镀金膜成为最表面膜。
这样，能够将基板10制造成双重基板。
进一步，在不脱离上述实施方式1～3(包括变形例)中所说明的技术思想要旨的范围内，能够将上述实施方式1～3及其变形例彼此组合起来适用。
以上，根据实施方式具体说明了本申请实用新型人的实用新型，但本实用新型不限于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
此外，以下记载实施方式中所记载的内容的一部分。
(项1)一种半导体装置的制造方法，包括以下工序：(a)准备基板，该基板包括具有第1面及与上述第1面相反一侧的第2面的绝缘性的基材、形成在上述基材的上述第2面上的外部端子、以及以露出上述外部端子的一部的方式从上述基材的上述第1面及上述第2面中的一个面朝向另一面形成的贯通孔；(b)将具有主面、形成在上述主面上的焊垫、及与上述主面相反一侧的背面的半导体芯片以上述背面与上述基材的上述第1面相对的方式搭载在上述基材的上述第1面上；(c)经由导电性部件将上述外部端子中的从上述基材的上述贯通孔露出的露出面与上述半导体芯片的上述焊垫电连接；以及(d)形成将上述基材的上述贯通孔的内部、上述半导体芯片及上述导电性部件密封的密封体，
在此，在上述露出面中除了接合上述导电性部件的接合部以外的区域，设置有固定单元。

Claims (18)

1.一种半导体装置，其特征在于，包括：
绝缘性的基材，具有第1面、与上述第1面相反一侧的第2面、以及从上述第1面及上述第2面中的一个面朝向另一个面形成的贯通孔；
外部端子，形成在上述基材的上述第2面上；
半导体芯片，具有主面、形成在上述主面上的焊垫、及与上述主面相反一侧的背面，该半导体芯片以上述背面与上述基材的上述第1面相对的方式搭载在上述基材的上述第1面上；
导电性部件，电连接上述外部端子中从上述基材的上述贯通孔露出的露出面与上述半导体芯片的上述焊垫；以及
密封体，密封上述基材的上述贯通孔的内部、上述半导体芯片及上述导电性部件，
在上述露出面中上述导电性部件所接合的接合部以外的区域，设置有固定单元。
2.根据权利要求1所述的半导体装置，其中，
上述固定单元是形成在上述露出面上的凸点。
3.根据权利要求2所述的半导体装置，其中，
在上述露出面的多个部位分别形成有上述凸点。
4.根据权利要求2所述的半导体装置，其中，
在上述凸点的高度方向上观察时，在上述凸点的一部分的正下方存在上述密封体的一部分。
5.根据权利要求2所述的半导体装置，其中，
在上述露出面上重叠有多个上述凸点。
6.根据权利要求2所述的半导体装置，其中，
在上述露出面上，与上述接合部和上述贯通孔的内壁之间的距离相比，上述凸点和上述贯通孔的内壁之间的距离小。
7.根据权利要求2所述的半导体装置，其中，
上述导电性部件是导线。
8.根据权利要求7所述的半导体装置，其中，
上述导线和上述凸点由相同材料形成。
9.根据权利要求1所述的半导体装置，其中，
在上述露出面上，上述接合部位于不与上述露出面的中心重合的位置。
10.根据权利要求1所述的半导体装置，其中，
在上述露出面上，上述接合部的位置从上述露出面的中心向第1方向偏移，
上述第1方向是在俯视时从上述半导体装置的中心远离的方向。
11.根据权利要求1所述的半导体装置，其中，
上述固定单元是形成在上述露出面上的凹部。
12.根据权利要求1所述的半导体装置，其中，
上述固定单元是形成在上述露出面上的凸部。
13.根据权利要求1所述的半导体装置，其中，
上述固定单元是上述露出面上的被粗糙化的区域。
14.根据权利要求13所述的半导体装置，其中，
上述露出面具有上述被粗糙化的区域和表面粗糙度比上述被粗糙化的区域的表面粗糙度小的区域，
在上述表面粗糙度小的区域有上述接合部。
15.根据权利要求14所述的半导体装置，其中，
上述被粗糙化的区域位于上述露出面的周缘部，
上述表面粗糙度小的区域在上述露出面上位于上述被粗糙化的区域的内侧。
16.根据权利要求1所述的半导体装置，其中，
上述外部端子具有与上述基材的上述第2面相对的一侧的基材相对面、以及与上述外部端子的上述基材相对面相反一侧的端子面，
上述外部端子的上述基材相对面具有与上述基材的上述第2面相对的接合面、以及从上述基材的上述贯通孔露出的上述露出面。
17.根据权利要求16所述的半导体装置，其中，
上述接合面的表面粗糙度比上述露出面中上述导电性部件所接合的上述接合部的表面粗糙度大。
18.一种半导体装置，其特征在于，包括：
绝缘性的基材，具有第1面、与上述第1面相反一侧的第2面、以及从上述第1面及上述第2面中的一个面朝向另一个面形成的贯通孔；
外部端子，形成在上述基材的上述第2面上；
半导体芯片，具有主面、形成在上述主面上的焊垫、及与上述主面相反一侧的背面，该半导体芯片以上述背面与上述基材的上述第1面相对的方式搭载在上述基材的上述第1面上；
导电性部件，电连接上述外部端子中从上述基材的上述贯通孔露出的露出面与上述半导体芯片的上述焊垫；以及
密封体，密封上述基材的上述贯通孔的内部、上述半导体芯片及上述导电性部件，
上述露出面具有第1区域和表面粗糙度比上述第1区域的表面粗糙度大的第2区域，
上述导电性部件接合在上述第1区域上。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218017A (zh) * 2013-05-31 2014-12-17 瑞萨电子株式会社 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362254B1 (en) * 2015-02-12 2016-06-07 Nanya Technology Corporation Wire bonding method and chip structure
JP6279339B2 (ja) * 2014-02-07 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102015102453A1 (de) * 2015-02-20 2016-08-25 Heraeus Deutschland GmbH & Co. KG Bandförmiges Substrat zur Herstellung von Chipkartenmodulen, Chipkartenmodul, elektronische Einrichtung mit einem derartigen Chipkartenmodul und Verfahren zur Herstellung eines Substrates
US20170039462A1 (en) * 2015-08-03 2017-02-09 Johnson Electric S.A. Contact Smart Card and Method of Forming Such
WO2017094185A1 (ja) 2015-12-04 2017-06-08 ルネサスエレクトロニクス株式会社 半導体チップおよび半導体装置並びに電子装置
US9881870B2 (en) 2015-12-30 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN107025481B (zh) * 2016-02-02 2021-08-20 上海伯乐电子有限公司 柔性印制电路板及应用其的智能卡模块和智能卡
KR102521893B1 (ko) * 2016-09-23 2023-04-14 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
IT201700089965A1 (it) * 2017-08-03 2019-02-03 St Microelectronics Srl Procedimento di produzione di componenti elettronici e corrispondente componente elettronico
JP2019186326A (ja) * 2018-04-05 2019-10-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020101484A (ja) * 2018-12-25 2020-07-02 セイコーエプソン株式会社 慣性センサー、電子機器および移動体
TWI785619B (zh) * 2021-05-21 2022-12-01 德商Ｓｅｓ Ｒｆｉｄ解決方案有限公司 晶片封裝結構、用以製造一晶片封裝結構的方法及無線識別標籤

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11163204A (ja) 1997-11-28 1999-06-18 Fujitsu Ltd 半導体装置及びその実装構造
JP3181243B2 (ja) * 1997-06-25 2001-07-03 富士通株式会社 半導体装置及びその製造方法
JP3506002B2 (ja) * 1997-07-28 2004-03-15 松下電工株式会社 プリント配線板の製造方法
US6117704A (en) * 1999-03-31 2000-09-12 Irvine Sensors Corporation Stackable layers containing encapsulated chips
US6271057B1 (en) * 1999-11-19 2001-08-07 Advanced Semiconductor Engineering, Inc. Method of making semiconductor chip package
DE10325566A1 (de) * 2003-06-05 2005-01-13 Infineon Technologies Ag Chipkartenmodul
JP4361828B2 (ja) * 2004-04-30 2009-11-11 富士通マイクロエレクトロニクス株式会社 樹脂封止型半導体装置
US20050253245A1 (en) * 2004-05-12 2005-11-17 Mark Lynch Package design and method for electrically connecting die to package
JP4528100B2 (ja) * 2004-11-25 2010-08-18 新光電気工業株式会社 半導体装置及びその製造方法
JP2006156574A (ja) * 2004-11-26 2006-06-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP2007188489A (ja) * 2005-12-21 2007-07-26 Infineon Technologies Ag スマートカードモジュール
FR2895548B1 (fr) 2005-12-26 2008-03-21 Oberthur Card Syst Sa Procede de fabrication d'une carte a microcircuit, et carte a microcircuit associee
JP4503039B2 (ja) 2006-04-27 2010-07-14 三洋電機株式会社 回路装置
JP2008066331A (ja) * 2006-09-04 2008-03-21 Renesas Technology Corp 半導体装置の製造方法
US7573131B2 (en) * 2006-10-27 2009-08-11 Compass Technology Co., Ltd. Die-up integrated circuit package with grounded stiffener
KR100932680B1 (ko) * 2007-02-21 2009-12-21 가부시키가이샤 신가와 반도체 장치 및 와이어 본딩 방법
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
JP2009038145A (ja) 2007-07-31 2009-02-19 Toshiba Components Co Ltd リード端子型半導体装置
TWI358816B (en) * 2008-03-19 2012-02-21 Chipmos Technologies Inc Chip package structure
JP2010040902A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体装置
US20100059883A1 (en) * 2008-09-05 2010-03-11 Freescale Semiconductor, Inc. Method of forming ball bond
JP5116643B2 (ja) 2008-11-27 2013-01-09 京セラ株式会社 発光装置
KR101113891B1 (ko) 2009-10-01 2012-02-29 삼성테크윈 주식회사 리드 프레임 및 리드 프레임 제조 방법
JP2011210936A (ja) * 2010-03-30 2011-10-20 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
TW201209971A (en) * 2010-08-17 2012-03-01 Powertech Technology Inc Semiconductor package with bonding wires in window encapsulated by underfill material and method fabricated for the same
TWI416682B (zh) * 2010-09-01 2013-11-21 Unimicron Technology Corp 封裝結構
US8991711B2 (en) * 2012-07-19 2015-03-31 Infineon Technologies Ag Chip card module
JP6125332B2 (ja) * 2013-05-31 2017-05-10 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104218017A (zh) * 2013-05-31 2014-12-17 瑞萨电子株式会社 半导体装置
CN104218017B (zh) * 2013-05-31 2018-12-18 瑞萨电子株式会社 半导体装置

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