KR102521893B1 - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

패키지 기판은 도전판, 절연판, 및 적어도 하나의 캐필러리 채널을 포함할 수 있다. 상기 절연판은 상기 도전판 상에 배치될 수 있다. 상기 절연판은 반도체 칩이 실장되는 실장 영역, 및 주변 영역을 가질 수 있다. 상기 캐필러리 채널은 상기 절연판의 주변 영역에 형성되어, 상기 반도체 칩을 덮는 몰딩 부재의 두께를 줄이기 위해 상기 몰딩 부재의 확산 흐름을 유도할 수 있다. 따라서, 프레임이 휘어지더라도, 몰딩 부재가 프레임과 접촉하는 것이 방지될 수 있다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 패키지 기판 및 이를 포함하는 반도체 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 스마트 카드용 반도체 패키지에 사용되는 패키지 기판, 및 이러한 패키지 기판을 포함하는 스마트 카드용 반도체 패키지에 관한 것이다.
일반적으로, 스마트 카드는 반도체 패키지를 포함할 수 있다. 반도체 패키지는 패키지 기판, 반도체 칩, 도전성 와이어 및 몰딩 부재를 포함할 수 있다. 반도체 칩은 패키지 기판에 실장될 수 있다. 도전성 와이어는 반도체 칩과 패키지 기판을 전기적으로 연결시킬 수 있다. 몰딩 부재는 패키지 기판에 형성되어 도전성 와이어와 반도체 칩을 덮을 수 있다.
관련 기술들에 따르면, 스마트 카드는 얇은 두께 및 넓은 면적을 가질 수 있다. 따라서, 스마트 카드는 휨에 취약한 구조를 갖고 있다. 스마트 카드가 휘어지면, 몰딩 부재가 스마트 카드의 일부와 접촉할 수 있다. 몰딩 부재와 스마트 카드의 일부의 접촉 부위에 스트레스가 집중되어, 반도체 칩이 손상될 수 있다.
본 발명은 스트레스 집중을 억제할 수 있는 패키지 기판을 제공한다.
또한, 본 발명은 상기된 패키지 기판을 포함하는 반도체 패키지도 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 도전판, 상기 도전판 상에 배치되되, 실장 영역 및 주변 영역을 포함하는 절연판, 및 상기 절연판의 주변 영역에 형성되는 적어도 하나의 캐필러리 채널을 포함하는 패키지 기판, 상기 절연판의 실장 영역에 실장되는 반도체 칩, 및 상기 반도체 칩을 덮으며 상기 적어도 하나의 캐필러리 채널을 따라 확산되는 몰딩 부재를 포함할 수 있다.
본 발명의 다른 견지에 따른 패키지 기판은 도전판, 절연판, 및 복수의 캐필러리 채널들을 포함할 수 있다. 상기 절연판은 상기 도전판 상에 배치될 수 있다. 상기 절연판은 반도체 칩이 실장되는 실장 영역, 및 상기 실장 영역을 둘러싸는 주변 영역을 가질 수 있다. 상기 복수의 캐필러리 채널들은 상기 절연판의 주변 영역에 형성되어, 상기 반도체 칩을 덮는 몰딩 부재의 두께를 줄이기 위해 상기 몰딩 부재의 확산 흐름을 유도할 수 있다.
본 발명의 또 다른 견지에 따른 반도체 패키지는 반도체 칩, 도전성 와이어, 몰딩 부재, 패키지 기판 및 프레임을 포함할 수 있다. 상기 도전성 와이어는 상기 반도체 칩으로부터 연장될 수 있다. 상기 몰딩 부재는 상기 도전성 와이어를 덮을 수 있다. 상기 반도체 칩은 상기 패키지 기판에 실장될 수 있다. 상기 패키지 기판은 상기 도전성 와이어에 의해 상기 반도체 칩과 연결될 수 있다. 상기 패키지 기판은 상기 몰딩 부재의 두께를 줄이기 위해 상기 몰딩 부재의 확산 흐름을 유도하는 적어도 하나의 캐필러리 채널을 가질 수 있다. 상기 프레임에 상기 패키지 기판이 고정될 수 있다. 상기 프레임은 상기 반도체 칩과 상기 도전성 와이어 및 상기 몰딩 부재를 수용하는 수용홈을 가질 수 있다.
삭제
상기된 본 발명에 따르면, 몰딩 부재가 패키지 기판의 캐필러리 채널을 따라 확산되므로, 몰딩 부재의 두께가 줄어들 수 있다. 따라서, 프레임이 휘어지더라도, 몰딩 부재가 프레임과 접촉하는 것이 방지될 수 있다. 결과적으로, 반도체 칩으로 스트레스가 집중되는 것이 억제되어, 반도체 칩의 손상을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1에 도시된 반도체 패키지의 패키지 기판을 나타낸 평면도이다.
도 3 및 도 4는 도 1에 도시된 반도체 패키지의 몰딩 부재를 형성하는 공정을 순차적으로 나타낸 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1에 도시된 반도체 패키지의 패키지 기판을 나타낸 평면도이며, 도 3 및 도 4는 도 1에 도시된 반도체 패키지의 몰딩 부재를 형성하는 공정을 순차적으로 나타낸 단면도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 반도체 패키지는 패키지 기판(100), 반도체 칩(200), 도전성 와이어(300), 몰딩 부재(400) 및 프레임(500)을 포함할 수 있다.
본 실시예의 반도체 패키지는 스마트 카드에 채용될 수 있다. 그러나, 본 실시예의 반도체 패키지는 스마트 카드뿐만 아니라 다른 전자 디바이스들에도 채용될 수 있다.
패키지 기판(100)은 도전판(110), 절연판(120) 및 적어도 하나의 캐필러리 채널(130)을 포함할 수 있다.
도전판(110)은 대략 직사각형 형상을 가질 수 있다. 따라서, 도전판(110)은 4개의 외측면들을 가질 수 있다. 도전판(110)은 도전 물질을 포함할 수 있다. 예를 들어서, 도전판(110)은 구리, 알루미늄 등과 같은 금속판을 포함할 수 있다.
절연판(120)은 도전판(110)의 상부면에 배치될 수 있다. 절연판(120)은 도전판(110)의 형상과 크기와 실질적으로 동일한 형상 및 크기를 가질 수 있다. 절연판(120)은 실장 영역(M)과 주변 영역(P)을 가질 수 있다. 실장 영역(M)은 절연판(120)의 중앙 영역일 수 있다. 주변 영역(P)은 실장 영역(M)을 둘러싸는 절연판(120)의 가장자리 영역일 수 있다. 절연판(120)은 도전성 와이어(300)가 통과하는 개구부들을 가질 수 있다. 반도체 칩(200)은 실장 영역(M) 상에 실장될 수 있다. 절연판(120)은 폴리머와 같은 절연성 물질을 포함할 수 있다. 또한, 절연판(120)은 글래스 파이버(glass fiber)를 포함할 수 있다.
캐필러리 채널(130)은 절연판(120)의 주변 영역(P)에 형성될 수 있다. 캐필러리 채널(130)은 몰딩 부재(400)의 확산을 유도하여, 몰딩 부재(400)의 두께를 줄일 수 있다. 특히, 몰딩 부재(400)가 프레임(500)의 수용홈(510) 내측면과 접촉할 확률이 가장 높은 절연판(120)으로부터 몰딩 부재(400)의 최상단까지의 높이가 캐필러리 채널(130)에 의해 줄어들 수 있다.
구체적으로, 반도체 칩(200)을 절연판(120)의 실장 영역(M)에 실장시킬 수 있다. 도전성 와이어(300)가 반도체 칩(200)을 도전판(110)과 전기적으로 연결시킬 수 있다. 도 3에 도시된 바와 같이, 액상의 몰딩 물질을 절연판(120) 상에 떨어뜨려서, 반도체 칩(200)과 도전성 와이어(300)를 액상의 몰딩 물질로 덮을 수 있다. 액상의 몰딩 물질은 대략 반구 형상을 가질 수 있다.
도 4에 도시된 바와 같이, 액상의 몰딩 물질은 모세관 현상에 의해서 캐필러리 채널(130)을 따라 확산될 수 있다. 따라서, 액상의 몰딩 물질의 두께가 줄어들 수 있다. 액상의 몰딩 물질을 가열한 이후, 가열된 몰딩 물질을 경화시켜서 몰딩 부재(400)를 형성할 수 있다. 몰딩 부재(400)의 일부가 캐필러리 채널(130) 내에 수용되어 있으므로, 몰딩 부재(400)는 도 3에 도시된 액상의 몰딩 물질의 두께보다 얇은 두께를 가질 수 있다. 몰딩 부재(400)와 프레임(500)의 수용홈(510)의 내측면 사이에 충분한 간격이 확보되어, 몰딩 부재(400)가 수용홈(510)의 내측면과 접촉하는 것이 방지될 수 있다. 결과적으로, 몰딩 부재(400)와 수용홈(510)의 내측면 사이의 접촉으로 야기되는 스트레스 집중이 방지되므로, 스트레스 집중에 의한 크랙과 같은 손상이 반도체 칩(200)에 발생되는 것을 방지할 수 있다.
본 실시예에서, 캐필러리 채널(130)은 하나일 수 있다. 캐필러리 채널(130)은 절연판(120)의 주변 영역(P) 중 좌측 하부 모서리에 인접한 영역 내에 배치될 수 있다. 일부 실시예들에 있어서, 캐필러리 채널(130)은 절연판(120)의 좌측 하부 모서리를 제외한 모서리들 중 어느 하나에 인접한 주변 영역(P)에 배치될 수 있다. 캐필러리 채널(130)은 절연판(120)의 실장 영역(M)으로부터 절연판(120)의 모서리를 향해 연장된 직선 형상을 가질 수 있다. 따라서, 캐필러리 채널(130)은 절연판(130)의 실장 영역(M)을 향하는 내측 단부(130a), 및 내측 단부(130a)의 반대측으로서 절연판(130)의 모서리를 향하는 외측 단부(130b)를 가질 수 있다. 캐필러리 채널(130)은 내측 단부(130a)로부터 외측 단부(130b)를 향해서 동일한 폭을 가질 수 있다.
다른 실시예로서, 캐필러리 채널(130)은 절연판(120)의 실장 영역(M)으로부터 절연판(120)의 외측면을 향해 연장될 수도 있다. 또한, 캐필러리 채널(130)은 곡선, 굴곡진 형상 등 다른 여러 가지 형상들을 가질 수도 있다.
캐필러리 채널(130)은 절연판(120)의 상부면을 절삭 공구로 가공해서 형성할 수 있다. 캐필러리 채널(130)의 체적이 너무 크면, 많은 양의 몰딩 부재(400)가 캐필러리 채널(130) 내에 수용될 수 있다. 이러한 경우, 몰딩 부재(400)의 두께가 너무 얇아져서, 도전성 와이어(300)가 노출될 수 있다. 따라서, 캐필러리 채널(130)의 체적은 도전성 와이어(300)를 덮을 정도의 두께를 몰딩 부재(400)에 부여하는 것에 의해 결정될 수 있다.
반도체 칩(200)은 절연판(120)의 실장 영역(M)에 실장될 수 있다. 반도체 칩(200)은 본딩 패드(210)를 포함할 수 있다. 본딩 패드(210)는 반도체 칩(200)의 상부면 양측 가장자리에 배치될 수 있다.
도전성 와이어(300)는 반도체 칩(200)의 본딩 패드(210)에 연결된 상단을 가질 수 있다. 도전성 와이어(300)의 하단은 절연판(120)의 개구부들을 통해서 도전판(110)에 연결될 수 있다.
몰딩 부재(400)는 절연판(120)의 상부면에 형성되어, 반도체 칩(200)과 도전성 와이어(300)를 덮을 수 있다. 전술한 바와 같이, 몰딩 부재(400)의 일부는 캐필러리 채널(130) 내에 수용될 수 있다.
프레임(500)은 수용홈(510)을 포함할 수 있다. 수용홈(510)은 적어도 몰딩 부재(400)를 수용할 수 있다. 예를 들면, 수용홈(510)은 패키지 기판(100), 반도체 칩(200), 도전성 와이어(300) 및 몰딩 부재(400)를 수용할 수 있다. 수용홈(510)은 프레임(500)의 하부면으로부터 위를 향해 형성될 수 있다. 본 실시예에서, 수용홈(510)은 대략 직사각형 형상을 가질 수 있다. 프레임(500)은 스마트 카드의 일부일 수 있다. 즉, 스마트 카드에 수용홈(510)을 형성하여, 패키지 기판(100), 반도체 칩(200) 및 몰딩 부재(00)를 포함하는 반도체 패키지를 지지하는 프레임(500) 구조를 형성할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 5를 참조하면, 본 실시예의 패키지 기판(100a)은 한 쌍의 제 1 및 제 2 캐필러리 채널(140, 142)들을 포함할 수 있다.
제 1 캐필러리 채널(140)과 제 2 캐필러리 채널(142)은 절연판(120)의 좌측 하부 모서리와 우측 상부 모서리를 연결하는 대각선을 따라 연장되며 서로 이격될 수 있다. 즉, 제 1 캐필러리 채널(140)과 제 2 캐필러리 채널(142)은 180°각도 간격을 두고 배치될 수 있다.
제 1 캐필러리 채널(140)은 절연판(120)의 주변 영역(P) 중 좌측 하부 모서리에 인접한 영역 내에 배치될 수 있다. 제 2 캐필러리 채널(142)은 절연판(120)의 주변 영역(P) 중 우측 상부 모서리와 인접한 영역 내에 배치될 수 있다. 제 1 캐필러리 채널(140)은 절연판(120)의 좌측 하부 모서리를 향해 연장될 수 있다. 제 2 캐필러리 채널(142)은 절연판(120)의 우측 상부 모서리를 향해 연장될 수 있다. 따라서, 제 1 캐필러리 채널(140)과 제 2 캐필러리 채널(142)은 절연판(120)의 실장 영역(M)을 중심으로 대칭을 이룰 수 있다. 일부 실시예들에 있어서, 제 1 캐필러리 채널(140)은 절연판(120)의 주변 영역(P) 중 좌측 상부 모서리에 인접한 영역 내에 배치될 수 있고, 제 2 캐필러리 채널(142)은 절연판(120)의 주변 영역(P) 중 우측 하부 모서리와 인접한 영역 내에 배치될 수 있다. 일부 실시예들에 있어서, 제 1 캐필러리 채널(140)과 제 2 캐필러리 채널(142)은 절연판(120)의 양측 측면들 각각에 인접한 절연판(120)의 주변 영역(P) 내에 배치될 수 있고, 실장 영역(M)으로부터 절연판(120)의 각각의 측면으로 연장될 수도 있다.
제 1 및 제 2 캐필러리 채널(140, 142)들은 도 2에 도시된 캐필러리 채널(130)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 따라서, 제 1 및 제 2 캐필러리 채널(140, 142)들의 형상에 대한 반복 설명은 생략할 수 있다.
몰딩 부재(400)는 대칭적으로 배치된 제 1 및 제 2 캐필러리 채널(140, 142)들을 따라 확산되므로, 몰딩 부재(400)의 두께는 균일하게 감소될 수 있다. 즉, 몰딩 부재(400)의 최상단이 절연판(120)의 중심으로부터 연장된 수직선 상에 위치할 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 6을 참조하면, 본 실시예의 패키지 기판(100b)은 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들을 포함할 수 있다.
제 1 캐필러리 채널(140)과 제 2 캐필러리 채널(142)은 절연판(120)의 좌측 하부 모서리와 우측 상부 모서리를 연결하는 대각선을 따라 연장되고 서로 이격될 수 있다. 제 3 캐필러리 채널(144)과 제 4 캐필러리 채널(146)은 절연판(120)의 좌측 상부 모서리와 우측 하부 모서리를 연결하는 대각선을 따라 연장되고 서로 이격될 수 있다. 즉, 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들은 90°의 각도 간격을 두고 배치될 수 있다.
제 1 캐필러리 채널(140)은 절연판(120)의 주변 영역(P) 중 좌측 하부 모서리와 인접한 영역 내에 배치될 수 있다. 제 2 캐필러리 채널(142)은 절연판(120)의 주변 영역(P) 중 우측 상부 모서리와 인접한 영역 내에 배치될 수 있다. 제 3 캐필러리 채널(144)은 절연판(120)의 주변 영역(P) 중 좌측 상부 모서리와 인접한 영역 내에 배치될 수 있다. 제 4 캐필러리 채널(146)은 절연판(120)의 주변 영역(P) 중 우측 하부 모서리와 인접한 영역 내에 배치될 수 있다. 제 1 캐필러리 채널(140)은 절연판(120)의 좌측 하부 모서리를 향해 연장될 수 있다. 제 2 캐필러리 채널(142)은 절연판(120)의 우측 상부 모서리를 향해 연장될 수 있다. 제 3 캐필러리 채널(144)은 절연판(120)의 좌측 상부 모서리를 향해 연장될 수 있다. 제 4 캐필러리 채널(146)은 절연판(120)의 우측 하부 모서리를 향해 연장될 수 있다. 따라서, 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들은 절연판(120)의 실장 영역(M)을 중심으로 대칭을 이룰 수 있다.
제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들은 도 2에 도시된 캐필러리 채널(130)의 형상과 실질적으로 동일한 형상을 가질 수 있다. 따라서, 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들의 형상에 대한 반복 설명은 생략할 수 있다.
몰딩 부재(400)는 대칭적으로 배치된 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들을 따라 확산되므로, 몰딩 부재(400)의 두께는 더욱 균일하게 감소될 수 있다. 즉, 몰딩 부재(400)의 최상단이 절연판(120)의 중심 또는 반도체 칩(200)의 중심으로부터 연장된 수직선 상에 위치할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 7을 참조하면, 본 실시예의 패키지 기판(100c)은 제 1 내지 제 4 캐필러리 채널(150, 152, 154, 156)들을 포함할 수 있다.
제 1 캐필러리 채널(150)은 절연판(120)의 주변 영역(P) 중 좌측 하부 모서리와 인접한 영역 내에 배치될 수 있다. 제 2 캐필러리 채널(152)은 절연판(120)의 주변 영역(P) 중 우측 상부 모서리와 인접한 영역 내에 배치될 수 있다. 제 3 캐필러리 채널(154)은 절연판(120)의 주변 영역(P) 중 좌측 상부 모서리와 인접한 영역 내에 배치될 수 있다. 제 4 캐필러리 채널(156)은 절연판(120)의 주변 영역(P) 중 우측 하부 모서리와 인접한 영역 내에 배치될 수 있다.
제 1 내지 제 4 캐필러리 채널(150, 152, 154, 156)들 각각은 복수개, 본 실시예에서는 3개의 분기 채널(150a, 150b, 150c)들을 포함할 수 있다. 제 1 내지 제 4 캐필러리 채널(150, 152, 154, 156)들이 포함하는 분기 채널(150a, 150b, 150c)들은 동일한 구조를 가지므로, 여기에서는 제 1 캐필러리 채널(150)의 분기 채널(150a, 150b, 150c)들에 대해서만 설명한다.
분기 채널(150a, 150b, 150c)들은 하나의 내측 단부로부터 방사 형태로 연장될 수 있다. 분기 채널(150a, 150b, 150c)들은 절연판(120)의 실장 영역(M)을 향하는 하나의 내측 단부로부터 방사 형태로 연장될 수 있다. 따라서, 분기 채널(150a, 150b, 150c)들은 실질적으로 동일한 각도를 두고 배열될 수 있다. 다른 실시예로서, 분기 채널(150a, 150b, 150c)들은 평행하게 배열될 수도 있다. 또한, 분기 채널(150a, 150b, 150c)들은 균일한 폭을 가질 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 8을 참조하면, 본 실시예의 패키지 기판(100d)은 복수개의 캐필러리 채널(160)들을 포함할 수 있다.
캐필러리 채널(160)들은 절연판(120)의 실장 영역(M)을 중심으로 방사 형태로 배열될 수 있다. 특히, 캐필러리 채널(160)들은 절연판(120)의 주변 영역(P) 전체에 걸쳐서 일정한 간격을 두고 배열될 수 있다. 따라서, 캐필러리 채널(160)들 사이의 각도는 대략 30° 이하의 예각일 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 9를 참조하면, 본 실시예의 패키지 기판(100e)은 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 148)들을 포함할 수 있다.
제 1 내지 제 3 캐필러리 채널(140, 142, 144)들은 도 6에 도시된 제 1 내지 제 3 캐필러리 채널(140, 142, 144)들의 형상과 배치 위치와 실질적으로 동일한 형상과 배치 위치를 가질 수 있다. 따라서, 제 1 내지 제 3 캐필러리 채널(140, 142, 144)들에 대한 반복 설명은 생략할 수 있다.
제 4 캐필러리 채널(148)의 내측 단부(148a)의 폭은 제 1 내지 제 3 캐필러리 채널(140, 142, 144)의 폭과 실질적으로 동일할 수 있다. 반면에, 제 4 캐필러리 채널(148)의 외측 단부(148b)의 폭은 내측 단부(148a)의 폭과 상이할 수 있다. 본 실시예에서, 제 4 캐필러리 채널(148)은 내측 단부(148a)로부터 외측 단부(148b)로 가면서 점진적으로 늘어나는 폭을 가질 수 있다. 따라서, 내측 단부(148a)의 폭은 외측 단부(148b)의 폭보다 좁을 수 있다. 결과적으로, 제 4 캐필러리 채널(148)은 제 1 내지 제 3 캐필러리 채널(140, 142, 144) 각각의 체적보다 넓은 체적을 가질 수 있다.
제 4 캐필러리 채널(148)의 체적이 제 1 캐필러리 채널(140)보다 넓으므로, 제 4 캐필러리 채널(148) 내에 수용된 몰딩 부재(400)의 양이 제 1 캐필러리 채널(140)에 수용된 몰딩 부재(400)의 양보다 상대적으로 많을 수 있다.
이러한 제 4 캐필러리 채널(148)의 형상은 액상의 몰딩 물질의 유동성을 조절할 수 있다. 액상의 몰딩 물질의 유동성은 최종적으로 몰딩 부재(400)의 외형을 결정하므로, 제 4 캐필러리 채널(148)의 형상은 원하는 몰딩 부재(400)의 외형을 조절할 수가 있다. 따라서, 제 4 캐필러리 채널(148)의 형상은 제 2 캐필러리 채널(142) 및/또는 제 3 캐필러리 채널(144)에도 적용될 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 10을 참조하면, 본 실시예의 패키지 기판(100f)은 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 149)들을 포함할 수 있다.
제 1 내지 제 3 캐필러리 채널(140, 142, 144)들은 도 9에 도시된 제 1 내지 제 3 캐필러리 채널(140, 142, 144)들의 형상과 배치 위치와 실질적으로 동일한 형상과 배치 위치를 가질 수 있다. 따라서, 제 1 내지 제 3 캐필러리 채널(140, 142, 144)들에 대한 반복 설명은 생략할 수 있다.
제 4 캐필러리 채널(149)의 외측 단부(149b)의 폭은 제 1 내지 제 3 캐필러리 채널(140, 142, 144)의 폭과 실질적으로 동일할 수 있다. 반면에, 제 4 캐필러리 채널(149)의 내측 단부(149a)의 폭은 외측 단부(149b)의 폭과 상이할 수 있다. 본 실시예에서, 제 4 캐필러리 채널(149)은 내측 단부(149a)로부터 외측 단부(149b)로 가면서 점진적으로 줄어드는 폭을 가질 수 있다. 따라서, 내측 단부(149a)의 폭은 외측 단부(149b)의 폭보다 넓을 수 있다. 결과적으로, 제 4 캐필러리 채널(149)은 제 1 내지 제 3 캐필러리 채널(140, 142, 144) 각각의 체적보다 넓은 체적을 가질 수 있다.
제 4 캐필러리 채널(149)의 체적이 제 1 캐필러리 채널(140)보다 넓으므로, 제 4 캐필러리 채널(149) 내에 수용된 몰딩 부재(400)의 양이 제 1 캐필러리 채널(140)에 수용된 몰딩 부재(400)의 양보다 상대적으로 많을 수 있다.
제 4 캐필러리 채널(149)은 도 9에 도시된 제 4 캐필러리 채널(148)의 기능과 유사한 기능을 가질 수 있다. 따라서, 제 4 캐필러리 채널(149)의 기능에 대한 반복 설명은 생략할 수 있다. 제 4 캐필러리 채널(149)의 형상은 제 2 캐필러리 채널(142) 및/또는 제 3 캐필러리 채널(144)에도 적용될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
본 실시예의 패키지 기판(100g)은 스토핑 홈을 더 포함한다는 점을 제외하고는 도 6에 도시된 패키지 기판(100b)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 11을 참조하면, 스토핑 홈(170)은 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)의 외측 단부들을 연결하는 형상을 가질 수 있다. 따라서, 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)들은 스토핑 홈(170)을 통해서 서로 연통될 수 있다. 본 실시예의 스토핑 홈(170)은 대략 원 형상을 가질 수 있다. 다른 실시예로서, 스토핑 홈(170)은 서로 분리된 복수개로 이루어질 수도 있다.
액상의 몰딩 물질이 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146) 내로 과다하게 확산되면, 액상의 몰딩 물질은 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)로부터 범람될 수 있다. 범람된 몰딩 물질은 반도체 패키지를 프레임에 조립하는데 장애가 될 수 있다. 스토핑 홈(170)은 과다하게 확산된 몰딩 물질을 수용하여, 몰딩 물질이 제 1 내지 제 4 캐필러리 채널(140, 142, 144, 146)로부터 범람하는 것을 방지할 수 있다.
스토핑 홈(170)은 도 2에 도시된 패키지 기판(100), 도 5에 도시된 패키지 기판(100a), 도 7에 도시된 패키지 기판(100c), 도 8에 도시된 패키지 기판(100d), 도 9에 도시된 패키지 기판(100e) 또는 도 10에 도시된 패키지 기판(100f)에 적용될 수도 있다.
도 12는 본 발명의 또 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
본 실시예의 패키지 기판(100h)은 스토핑 홈의 형상을 제외하고는 도 11에 도시된 패키지 기판(100f)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 12를 참조하면, 본 실시예의 스토핑 홈(172)은 대략 직사각형 형상을 가질 수 있다. 직사각형의 스토핑 홈(172)에 의해서 제 1 내지 제 2 캐필러리 채널(140, 142, 144, 146)들이 서로 연결될 수 있다. 다른 실시예로서, 스토핑 홈(172)은 서로 분리된 복수개로 이루어질 수도 있다.
스토핑 홈(172)은 도 2에 도시된 패키지 기판(100), 도 5에 도시된 패키지 기판(100a), 도 7에 도시된 패키지 기판(100c), 도 8에 도시된 패키지 기판(100d), 도 9에 도시된 패키지 기판(100e) 또는 도 10에 도시된 패키지 기판(100f)에 적용될 수도 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예의 반도체 패키지는 프레임을 제외하고는 도 1에 도시된 반도체 패키지의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 13을 참조하면, 본 실시예의 프레임(500a)의 수용홈(512) 내측면은 몰딩 부재(400)의 외면과 균일한 간격을 이루는 형상을 가질 수 있다. 몰딩 부재(400)가 대략 반구 형상을 가지므로, 수용홈(512)의 내측면도 대략 반구 형상을 가질 수 있다.
수용홈(512)의 내측면과 몰딩 부재(400) 사이의 간격이 균일하므로, 몰딩 부재(400)가 수용홈(512)의 내측면과 접촉하는 것이 억제될 수 있다. 따라서, 스트레스 집중으로 인한 반도체 칩(200)의 파손이 방지될 수 있다.
본 실시예의 반도체 패키지는 도 2에 도시된 패키지 기판(100) 외에 도 5에 도시된 패키지 기판(100a), 도 6에 도시된 패키지 기판(100b), 도 7에 도시된 패키지 기판(100c), 도 8에 도시된 패키지 기판(100d), 도 9에 도시된 패키지 기판(100e), 도 10에 도시된 패키지 기판(100f), 도 11에 도시된 패키지 기판(100g) 또는 도 12에 도시된 패키지 기판(100h)을 포함할 수도 있다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예의 반도체 패키지는 완충 부재를 더 포함한다는 점을 프레임을 제외하고는 도 13에 도시된 반도체 패키지의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 14를 참조하면, 완충 부재(600)가 몰딩 부재(400)와 수용홈(512)의 내측면 사이에 개재될 수 있다. 특히, 완충 부재(600)는 절연판(120)의 중심 또는 반도체 칩(200)의 중심으로부터 연장된 수직선 상에 위치한 몰딩 부재(400)의 최상단과 수용홈(512)의 내측면 사이에 배치될 수 있다.
완충 부재(600)는 프레임(500a)으로부터 몰딩 부재(400)로 전파되는 스트레스를 완화시키는 스트레서 완화 부재로 작용하여, 반도체 칩(200)의 손상을 방지할 수 있다. 완충 부재(600)는 젤(gel), 에어 캡 등을 포함할 수 있다.
다른 실시예로서, 프레임(500a)은 도 1에 도시된 수용홈(510)의 내측면 형상을 가질 수도 있다.
본 실시예의 반도체 패키지는 도 2에 도시된 패키지 기판(100) 외에 도 5에 도시된 패키지 기판(100a), 도 6에 도시된 패키지 기판(100b), 도 7에 도시된 패키지 기판(100c), 도 8에 도시된 패키지 기판(100d), 도 9에 도시된 패키지 기판(100e), 도 10에 도시된 패키지 기판(100f), 도 11에 도시된 패키지 기판(100g) 또는 도 12에 도시된 패키지 기판(100h)을 포함할 수도 있다.
상기된 본 실시예들에 따르면, 몰딩 부재가 패키지 기판의 캐필러리 채널을 따라 확산되므로, 몰딩 부재의 두께가 줄어들 수 있다. 따라서, 프레임이 휘어지더라도, 몰딩 부재가 프레임과 접촉하는 것이 방지될 수 있다. 결과적으로, 반도체 칩으로 스트레스가 집중되는 것이 억제되어, 반도체 칩의 손상을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 ; 패키지 기판 110 ; 도전판
120 ; 절연판 130 ; 캐필러리 채널
200 ; 반도체 칩 300 ; 도전성 와이어
400 ; 몰딩 부재 500 ; 프레임
510 ; 수용홈 600 ; 완충 부재
140 ; 제 1 캐필러리 채널 142 ; 제 2 캐필러리 채널
144 ; 제 3 캐필러리 채널 146 ; 제 4 캐필러리 채널
170 ; 스토핑 홈

Claims (20)

  1. 도전판, 상기 도전판 상에 배치되고 실장 영역 및 상기 실장 영역을 둘러싸는 주변 영역을 가지며, 상기 주변 영역에 상기 반도체 칩과 상기 도전판을 전기적으로 연결시키는 도전성 와이어가 통과하는 개구부들이 형성된 절연판, 및 상기 절연판의 주변 영역에 형성된 적어도 하나의 캐필러리 채널을 포함하는 패키지 기판;
    상기 절연판의 상기 실장 영역에 실장된 반도체 칩; 및
    상기 반도체 칩을 덮도록 상기 절연판 상에 배치되고, 상기 적어도 하나의 캐필러리 채널을 따라 확산되는 몰딩 부재를 포함하고,
    상기 실장 영역은 상기 절연판의 중앙부를 포함하고, 상기 주변 영역은 상기 실장 영역을 둘러싸는 상기 절연판의 가장자리부를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 적어도 하나의 캐필러리 채널은 상기 절연판의 실장 영역으로부터 상기 절연판의 가장자리부를 향하는 방향을 따라 연장된 반도체 패키지.
  3. 제 2 항에 있어서, 상기 적어도 하나의 캐필러리 채널은 상기 절연판의 모서리를 향해 연장된 반도체 패키지.
  4. 제 1 항에 있어서, 상기 적어도 하나의 캐필러리 채널은 상기 실장 영역을 중심으로 대칭을 이루는 적어도 하나의 한 쌍으로 이루어진 반도체 패키지.
  5. 제 4 항에 있어서, 상기 적어도 한 쌍의 캐필러리 채널들 각각은 상기 실장 영역을 향하는 내측 단부로부터 분기된 복수개의 분기 채널들을 포함하는 반도체 패키지.
  6. 제 4 항에 있어서, 상기 적어도 한 쌍의 캐필러리 채널들의 외측 단부들을 서로 연결하여, 상기 몰딩 부재의 과잉 확산을 방지하기 위한 스토핑 홈을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 적어도 하나의 캐필러리 채널은
    상기 실장 영역을 향하는 제 1 내측 단부와 상기 제 1 내측 단부의 반대측인 제 1 외측 단부를 포함하고, 상기 제 1 내측 단부의 폭이 상기 제 1 외측 단부의 폭과 동일한 제 1 캐필러리 채널; 및
    상기 실장 영역을 향하는 제 2 내측 단부와 상기 제 2 내측 단부의 반대측인 제 2 외측 단부를 포함하고, 상기 제 2 내측 단부의 폭이 상기 제 2 외측 단부의 폭과 상이한 제 2 캐필러리 채널을 포함하는 반도체 패키지.
  8. 도전판;
    상기 도전판 상에 배치되고, 반도체 칩이 실장되는 실장 영역, 및 상기 실장 영역을 둘러싸는 주변 영역을 가지며, 상기 주변 영역에 상기 반도체 칩과 상기 도전판을 전기적으로 연결시키는 도전성 와이어가 통과하는 개구부들이 형성된 절연판; 및
    상기 절연판의 주변 영역에 배치되어, 상기 반도체 칩을 덮는 몰딩 부재의 두께를 줄이기 위해 상기 몰딩 부재의 확산 흐름을 유도하는 복수의 캐필러리 채널들을 포함하고,
    상기 실장 영역은 상기 절연판의 중앙부를 포함하고, 상기 주변 영역은 상기 실장 영역을 둘러싸는 상기 절연판의 가장자리부를 포함하는 패키지 기판.
  9. 제 8 항에 있어서, 상기 복수의 캐필러리 채널들은 동일한 각도를 두고 배열된 패키지 기판.
  10. 제 8 항에 있어서, 상기 복수의 캐필러리 채널들 각각은 상기 실장 영역을 향하는 내측 단부로부터 분기된 복수개의 분기 채널들을 포함하는 패키지 기판.
  11. 제 8 항에 있어서, 상기 복수의 캐필러리 채널들 각각은 상기 실장 영역을 향하는 내측 단부와 상기 내측 단부의 반대측인 외측 단부를 갖고, 상기 복수의 캐필러리 채널들 중 적어도 하나의 캐필러리 채널의 상기 내측 단부의 폭은 상기 외측 단부의 폭과 상이한 패키지 기판.
  12. 제 11 항에 있어서, 상기 적어도 하나의 캐필러리 채널의 내측 단부의 폭은 상기 외측 단부의 폭보다 좁은 패키지 기판.
  13. 제 8 항에 있어서, 상기 복수의 캐필러리 채널들의 외측 단부들을 서로 연결하여, 상기 몰딩 부재의 과잉 확산을 방지하기 위한 스토핑 홈을 더 포함하는 패키지 기판.
  14. 반도체 칩;
    상기 반도체 칩에 연결된 도전성 와이어;
    상기 반도체 칩 및 상기 반도체 칩을 덮는 몰딩 부재;
    도전판, 절연판 및 적어도 하나의 캐필러리 채널을 포함하고, 상기 절연판은 상기 도전판 상에 배치되며, 상기 절연판은 상기 반도체 칩이 실장되는 실장 영역 및 주변 영역을 가지며, 상기 주변 영역에 상기 도전성 와이어가 통과하는 개구부들이 형성되고, 상기 캐필러리 채널은 상기 절연판의 주변 영역에 형성되어 상기 몰딩 부재의 두께를 줄이기 위해 상기 몰딩 부재의 확산 흐름을 유도하는 패키지 기판; 및
    상기 패키지 기판이 고정되고, 적어도 상기 몰딩 부재를 수용하는 수용홈을 갖는 프레임을 포함하고,
    상기 실장 영역은 상기 절연판의 중앙부를 포함하고, 상기 주변 영역은 상기 실장 영역을 둘러싸는 상기 절연판의 가장자리부를 포함하는 반도체 패키지.
  15. 삭제
  16. 제 14 항에 있어서, 상기 적어도 하나의 캐필러리 채널은 상기 절연판의 주변 영역에 배열된 복수의 캐필러리 채널들을 포함하는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 복수의 캐필러리 채널들은 동일한 각도를 두고 배열된 반도체 패키지.
  18. 제 14 항에 있어서, 상기 수용홈의 내측면은 상기 몰딩 부재의 외면과 동일한 간격을 이루는 형상을 갖는 반도체 패키지.
  19. 제 14 항에 있어서, 상기 프레임은 스마트 카드의 일부인 반도체 패키지.
  20. 제 14 항에 있어서, 상기 수용홈의 내측면과 상기 몰딩 부재 사이에 개재된 완충 부재를 더 포함하는 반도체 패키지.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600432A (zh) * 2019-05-27 2019-12-20 华为技术有限公司 一种封装结构及移动终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349203A (ja) * 1999-06-07 2000-12-15 Nec Corp 回路装置、その製造方法
JP2001291795A (ja) * 2000-04-07 2001-10-19 Mitsui High Tec Inc 基板及びこれを用いた半導体装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255108B1 (en) * 1997-06-18 2000-05-01 Samsung Electronics Co Ltd Chip card
JPH11203441A (ja) 1998-01-13 1999-07-30 Toppan Printing Co Ltd 耐衝撃性ｉｃモジュールを搭載したｉｃカード
JP2003308505A (ja) 2002-04-16 2003-10-31 Dainippon Printing Co Ltd Ｉｃカードとｉｃカードの製造方法
DE10227059A1 (de) * 2002-06-17 2004-01-15 Infineon Technologies Ag Verpackung für Halbleiter-Bauelemente und Verfahren zum Herstellen derselben
JP3997903B2 (ja) * 2002-11-29 2007-10-24 富士通株式会社 回路基板および半導体装置
KR100579019B1 (ko) 2003-11-10 2006-05-12 (주)이.씨테크날리지 콤비카드 제조방법
JP2007103733A (ja) * 2005-10-05 2007-04-19 Nec Electronics Corp 基板およびそれを用いた半導体装置
KR100891330B1 (ko) * 2007-02-21 2009-03-31 삼성전자주식회사 반도체 패키지 장치와, 반도체 패키지의 제조방법과,반도체 패키지 장치를 갖는 카드 장치 및 반도체 패키지장치를 갖는 카드 장치의 제조 방법
US8141786B2 (en) 2008-01-18 2012-03-27 Texas Instruments Incorporated Thin smart card module having strap on carrier
KR101580925B1 (ko) * 2009-04-28 2015-12-30 삼성전자주식회사 칩온 보드 타입의 패키지
KR20110092045A (ko) * 2010-02-08 2011-08-17 삼성전자주식회사 휨 및 보이드를 억제하는 몰디드 언더필 플립칩 패키지
JP2012043341A (ja) 2010-08-23 2012-03-01 Toppan Printing Co Ltd Ｉｃモジュールおよびそれを用いたｉｃカード
KR102010909B1 (ko) * 2012-08-30 2019-08-14 삼성전자주식회사 패키지 기판, 이를 구비하는 반도체 패키지, 및 반도체 패키지의 제조방법
FR3006551B1 (fr) 2013-05-30 2016-12-09 Linxens Holding Procede de fabrication d'un circuit imprime, circuit imprime obtenu par ce procede et module electronique comportant un tel circuit imprime
JP6125332B2 (ja) * 2013-05-31 2017-05-10 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349203A (ja) * 1999-06-07 2000-12-15 Nec Corp 回路装置、その製造方法
JP2001291795A (ja) * 2000-04-07 2001-10-19 Mitsui High Tec Inc 基板及びこれを用いた半導体装置の製造方法

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